JP3897704B2 - リードフレーム - Google Patents

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    • H01L2224/85438Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Description

【0001】
【発明の属する技術分野】
本発明は、リードフレーム、その製造方法、それを用いた半導体装置、およびその製造方法にかかり、特に樹脂封止型半導体装置の外部端子の形成に関する。
【0002】
【従来の技術】
近年、パーソナルコンピュータ、携帯電話に代表される電子機器の小型化に伴う電子部品の高密度実装化が進んでおり、それに伴いダイオード、トランジスタなどの半導体装置においては、実装面積を縮小するため、面実装タイプの半導体装置の使用が増加している。
【0003】
このような面実装タイプの半導体装置においては、製造コスト低減のために、パッケージの形態としては、材料が安く、生産性の良好な樹脂封止型半導体装置が広く使用されている。
【0004】
そして、半導体装置の小型化薄型化への目的から、リードとなる領域に突起を形成したリードフレームを用いて半導体チップを搭載し、電気的接続を行い、樹脂封止を行った後、この突起を残して裏面から樹脂とともにリードフレームを研磨除去し、薄型化するとともに、ダイシングによって個々の半導体装置に分割する技術が提案されている。
【0005】
その一例として、図11に示す半導体装置が提案されている(特許文献1参照)。この半導体装置では、リードフレーム上に半導体チップを固着し、電気的接続を行った後、樹脂封止を行うことにより、リードフレームの裏面から封止をおこないリードフレーム上に半導体チップ72を固着し外部接続用電極となるアイランド61、61Aとそのアイランド61、61Aから延在形成され隣接するアイランド上に固着した半導体チップ72の他の外部接続用電極となる複数のリード端子62、63、62A、63Aとなるフレームが連結バーによって列方向に配置された複数のリードフレームの各アイランド上に導電ペーストを付着して半導体チップ72を固着し、隣接するリード端子と電気的に接続して、半導体チップおよびリード端子を被覆し、アイランドおよびリード端子の裏面を露呈するように、リードフレーム上に樹脂層を形成し、半導体チップが固着されたアイランドと半導体チップとを電気的に接続されたリード端子とを囲む領域で個々に分割する。
【0006】
【特許文献1】
特開平10−313082号公報
【0007】
【発明が解決しようとする課題】
この技術によれば、小型化をはかることは可能であるが、樹脂封止型半導体装置のプリント基板への当接面すなわち、半導体集積回路装置の裏面側は樹脂面と外部端子となるリード端子とが同一平面上にあるため、わずかな寸法ずれによってもプリント基板上の回路パターンとの接続を確実にすることができず、接触不良の原因となっていた。
【0008】
また、リード端子を突出させようとすると、ダイシング後にバンプ(突出部)を形成するめっき工程が必要となり、工数が増大するという問題があった。
【0009】
本発明は、前記実情に鑑みてなされたものであり、製造が容易で、極めて薄くかつ信頼性の高い半導体装置を提供することを目的とする。
【0010】
【課題を解決するための手段】
本発明は、金属製の板状体からなるリードフレーム本体と、前記リードフレーム本体表面のリード形成領域に所望の深さで形成されたリード形成用の溝部と、前記溝部内から、前記リードフレーム本体表面上に突出するように形成され、前記リードフレーム本体と異なる材料で形成された複数のリードを含むリード部とを具備し、前記リードは、前記溝部の前記リードフレーム本体と当接する領域に、ボンディング工程における熱によるリードフレーム本体とリードとの界面反応を抑制するニッケル、チタン、タングステンのいずれかからなるバリア層を具備したことを特徴とする。
【0011】
かかる構成によれば、溝部から突出するようにリード部が形成されているため、封止樹脂からリード部が突出するように実装することができ、プリント基板などへの実装に際し、接触不良のない半導体装置を提供することが可能となり、樹脂封止後めっき工程などを経ることなく、安定な外部端子構造を形成することが可能となる。
【0012】
また、この外部端子は、リードフレーム本体を介して電気的に接続された状態で形成可能であるため、形成時には、リードフレーム本体を電極として電解めっきを用いて形成することができ、高精度に厚さを制御することができ、高効率で信頼性の高い外部端子を形成することができる。
【0013】
また、前記リード部に半導体チップを搭載し、ワイヤボンディングあるいはダイレクトボンディングなどによる電気的接続を行った後、樹脂封止を行い、裏面から前記リードフレーム本体をエッチング除去することにより、薄型で信頼性の高い半導体装置を提供することが可能となる。具体的には従来の半導体装置の4分の3程度の薄型化が可能となる。
【0014】
また、半導体チップの搭載時には、リードフレーム本体にリード部が固定されているため、位置ずれもなく、確実で信頼性の高いボンディングを可能にしつつも、樹脂封止によって確実に固定された後、裏面からリードフレーム本体を除去するため、半導体装置としての変形もない。
【0015】
さらにまた、樹脂封止後、個々の半導体装置に分離するためのダイシングを行うことになるが、ダイシング領域にはリード部が存在しないようにすることができる。従って、ダイシング時にブレードがリード部を切断する必要がないため、ブレードの磨耗も少なく長寿命の処理が可能となる。
【0016】
また、リードは封止樹脂の一主面からのみ導出されており、封止樹脂の側面から導出されることがないため、このリード導出部から空気中の水分が浸入したりすることもなく、信頼性の高いものとなる。
【0017】
加えて、リード部の断面形状も、溝部の断面形状によって自由に設計することができ、高密度でかつ高精度のリード部パターンの形成が容易となる。
【0018】
また、本発明のリードフレームでは、前記リードを、前記溝部内に形成された第1の導体層と、前記第1の導体層の上層に積層された第2の導体層と、前記第2の導体層の上層に形成された第3の導体層とを備え、前記第1の導体層が、実装部材に実装され、前記第3の導体層が、半導体チップのボンディングパッドに実装されるように構成されたことを特徴とする。
【0019】
かかる構成によれば、リードを3層構造で構成し、接続すべき部材に対応した材料で構成するとともに、中心に位置する本体としては安価で導電性の高い材料で構成するのが望ましい。
【0020】
また、本発明のリードフレームでは、前記第1の導体層は、前記溝部の内壁全体を覆うように形成されたことを特徴とする。
【0021】
かかる構成によれば、このリードフレームを用いて半導体装置を形成する際、封止樹脂から露呈するリード部が、前記第1の導体層のみとなるようにすることができる。従って、第1の導体層を、金など、安定で半田と共晶を形成し易い金属で構成すれば、樹脂封止後めっき工程などを経ることなく、安定な外部端子構造を形成することが可能となる。
【0022】
この場合第1の導体層のみを安定で酸化しにくい材料で形成し、第2の導体層は安価で低抵抗となるようにすればよい。又第1および第3の導体層は半田で接合し易い材料で形成すればよい。又第3の導体層は第2の導体層と同一材料で構成してもよい。
【0023】
望ましくは、第1の導体層が溝部の内壁全体を覆いかつ前記溝部周囲の平坦面の一部を覆うようにすれば、実装後に、確実に第2の導体層が露呈しないようにすることができ、より信頼性の高い半導体装置を形成することが可能となる。
【0024】
本発明のリードフレームでは、前記第1および第2の導体層の界面が、前記リードフレーム本体表面よりも上層に位置していることを特徴とする。
【0025】
かかる構成によれば、実装後、第2の導体層は封止樹脂によって完全に封止され、表面に露呈することがないため、上記リードフレームと同様に、安定で長寿命のリードフレームを提供することができる。
【0026】
また、本発明のリードフレームは、前記リードが、前記第1の導体層と、前記溝部との間に、前記リードフレーム本体と前記第1の導体層との反応を抑制するバリア層を具備してなることを特徴とする。
【0027】
かかる構成によれば、ニッケル、チタンなどのバリア層の存在により、ボンディング工程における熱によって第1の導体層とリードフレーム本体との界面反応が生じ、第1の導体層が劣化するのを防止することができる。このバリア層は、薄く形成しておけばよく、また最後にエッチング除去するようにしてもよい。
【0028】
また、本発明のリードフレームは、前記第1の導体層は、半田と共晶を形成し得る金属で構成されていることを特徴とする。
【0029】
かかるリードフレームを用いて実装した半導体装置によれば、プリント基板などへの実装に際し、良好にボンディングを行うことが可能となる。
【0030】
また、本発明のリードフレームによれば、前記第3の導体層が、ワイヤボンディング性の高い金属であることを特徴とする。
【0031】
かかる構成によれば、第3の導体層として、金などのワイヤボンディング性の高い金属を用いることにより、半導体チップの実装が容易となる。
【0032】
また、本発明のリードフレームによれば、前記第3の導体層を、半導体チップのボンディングパッドとのボンディング性の高い金属で構成するようにしたことを特徴とする。
【0033】
かかる構成によれば、ダイレクトボンディングにより、半導体チップを搭載するような場合にも、実装が容易となる。
【0034】
さらにまた、本発明のリードフレームによれば、前記第1および第3の導体層は、膜厚が0.5から2μmであることを特徴とする。
【0035】
かかる構成によれば、全体厚さを十分に小さくすることができ、かつ、第2の導体層の膜厚を十分にとるようにすることができ、全体厚が十分に小さく、かつ低抵抗の外部端子をもつ半導体装置を構成することができる。
【0036】
また、本発明のリードフレームでは、前記第1の導体層は、金層であることを特徴とする。
【0037】
かかる構成によれば、半田と共晶を形成し易く、かつ安定で低抵抗の外部端子を構成することが出来る。
【0038】
さらにまた、本発明のリードフレームでは、前記第3の導体層は、金層であることを特徴とする。
【0039】
かかる構成によれば、半導体チップとの接続性が良好であり、信頼性の高い外部端子を構成することが出来る。
【0040】
また本発明のリードフレームでは、前記第2の導体層は、ニッケルを主成分とする金属層であることを特徴とする。
【0041】
かかる構成によれば、金との密着性が良好でかつ低抵抗のリードを形成することが可能となる。
【0042】
ここでも、第1の導体層を、金など、安定で半田と共晶を形成し易い金属で構成すれば、樹脂封止後めっき工程などを経ることなく、安定な外部端子構造を形成することが可能となる。
【0043】
またこの場合も第1の導体層のみを安定で酸化しにくい材料で形成し、第2の導体層は安価で低抵抗となるようにすればよい。又第1および第3の導体層は半田で接合し易い材料で形成すればよい。又第3の導体層は第2の導体層と同一材料で構成してもよい。
【0044】
また本発明のリードフレームの製造方法によれば、金属製の板状体からなるリードフレーム本体表面に、リード形成領域を開口するようにレジストパターンを形成する工程と、前記レジストパターンをマスクとしてエッチングを施し、リード形成領域に所望の深さのリード形成用の溝部を形成する工程と、前記溝部に、前記溝部内から、前記リードフレーム本体表面上に突出するように、ボンディング工程における熱によるリードフレーム本体とリードとの界面反応を抑制するバリア層を介して前記リードフレーム本体と異なる材料からなるリード部を形成する工程とを具備したことを特徴とする。
【0045】
かかる構成によれば、高精度で信頼性の高いリードフレームを容易に形成することが可能となる。またフォトリソグラフィ工程を用いて微細かつ高精度のリードを形成することができる。
【0046】
また、本発明のリードフレームの製造方法では、前記リード部を形成する工程は、前記レジストパターンをマスクとして前記溝部の内壁に金属膜を形成する電解めっき工程を含むことを特徴とする。
【0047】
かかる構成によれば、リードフレーム本体を電極として用いて電解めっきをすることができ、容易に短時間で低抵抗のリードを形成することが可能となる。また、溝部の形成に用いたレジストパターンをマスクとして電解めっきを行うようにしているため、溝部の内壁に沿って金属膜を形成することができる。これにより、最外層の金属膜で全体を覆う層構造の外部端子を容易に形成することが可能となる。
【0048】
また本発明のリードフレームの製造方法によれば、前記レジストパターンをマスクとして溝部を形成したのち、前記レジストパターンをシュリンクせしめ、前記溝部の周りの前記リードフレーム本体の表面をわずかに露呈せしめるシュリンク工程を含むことを特徴とする。
【0049】
かかる構成によれば、溝部の周縁を露呈させることができるため、溝部の内壁から平坦部にのし上がるように、導電体層を形成することができる。
【0050】
また本発明のリードフレームの製造方法によれば、前記リード部を形成する工程は、前記シュリンク工程でシュリンクされたレジストパターンから露呈する前記溝部およびその周辺部に、第1の導体層を形成する工程と、前記第1の導体層の上層に、前記第1の導体層の端縁を残すように積層された第2の導体層を形成する工程と、前記第2の導体層の上層に第3の導体層を形成する工程とを含むことを特徴とする。
【0051】
かかる構成によれば、溝部の内部から平坦部にのし上がるように第1の導体層を形成した後、第1の導体層の端縁を残すように第2および第3の導体層を積層するようにしているため、外部端子の表面全体が第1の導体層で被覆された外部端子構造を容易に形成することが出来る。
【0052】
また本発明のリードフレームの製造方法は、前記第2の導体層を形成する工程は、前記第1の導体層の上層に導電性薄膜を形成する工程と、前記導電性薄膜を異方性エッチングによりエッチバックする工程とを含むことを特徴とする。
第1の導体層を溝部の内壁に形成した後、第2の導体層を形成し、エッチバックすれば、第2の導体層全体が第1の導体層で被覆された構造を形成することが可能となる。
【0053】
また、本発明のリードフレームの製造方法では、前記リード部を形成する工程は、前記溝部に、順次第1乃至第3の導体層を形成する工程を含み、前記第1および第2の導体層の界面が、前記リードフレーム本体表面よりも上層に位置するようにしたことを特徴とする。
【0054】
かかる構成によれば、外部端子として封止樹脂から露呈する半導体装置表面が第1の導体層で被覆された形状を得ることの出来るリードフレームを容易に形成することが出来る。
【0055】
また、本発明のリードフレームの製造方法では、前記リード部を形成する工程は、前記第1の導体層と、前記溝部との間に、前記リードフレーム本体と前記第1の導体層との反応を抑制するバリア層を形成する工程を含むことを特徴とする。
【0056】
かかる方法によれば、バリア層が一連のめっき工程などで容易に形成できるため、製造が極めて容易である。
【0057】
また、本発明のリードフレームの製造方法では、前記溝部を形成する工程は、深さ0.5〜2.5μm程度の矩形溝を形成する異方性エッチング工程を含むことを特徴とする。
【0058】
かかる方法によれば、パターン精度の良好な微細リードの形成が可能となる。0.5μmに満たないと、十分に低抵抗化をはかることができない。また、2.5μm程度を越えると、半導体装置としての薄型化をはばむことになる。
【0059】
また、本発明の半導体装置は、半導体チップと、前記半導体チップに接続されたリード部と、封止樹脂とを具備し、前記リード部は、前記封止樹脂の一主面から、前記リード部の裏面の一部が突出するように形成され、後に除去されるリードフレーム本体に形成された溝部に、ボンディング工程における熱によるリードフレーム本体とリードとの界面反応を抑制するバリア層を介して外面側から内面側に向かって成膜された薄膜であることを特徴とする。
【0060】
かかる構成によれば、プリント基板などの実装部材への実装面となるリード部の外表面が成膜時のベース側となっているため、配向性が良好で、緻密かつ良好な表面状態を維持しており、信頼性の高い接続が可能となる。
【0061】
また、本発明の半導体装置では、前記リードは、第1の導体層と、前記第1の導体層の内側に積層された第2の導体層と、前記第2の導体層の内側に形成された第3の導体層とを備え、前記封止樹脂から露呈する前記リードの表面全体が第1の導体層で被覆されていることを特徴とする。
【0062】
かかる構成によれば、封止樹脂から露呈するリード部が、前記第1の導体層のみとなるようにすることができるため、樹脂封止後めっき工程などを経ることなく、安定な外部端子構造を形成することが可能となる。
【0063】
また、本発明の半導体装置では、前記リードは、前記第1および第2の導体層の界面が、前記封止樹脂の表面よりも内側に位置していることを特徴とする。
【0064】
かかる構成によれば、実装後、第2の導体層は封止樹脂によって完全に封止され、表面に露呈することがないため、上記半導体装置と同様に、安定で長寿命のリードフレームを提供することができる。
【0065】
また、本発明の半導体装置では、前記第1の導体層は、半田と共晶を形成し得る金属で構成されていることを特徴とする。
【0066】
また、本発明の半導体装置では、前記第3の導体層は、ワイヤボンディングし得る金属であることを特徴とする。
【0067】
また、本発明の半導体装置では、前記第3の導体層は、半導体チップのボンディングパッドとボンディングし得る金属であることを特徴とする。
【0068】
また、本発明の半導体装置では、前記第1および第3の導体層は、膜厚が0.5から2μmであることを特徴とする。
【0069】
また、本発明の半導体装置では、前記第1の導体層は、金層であることを特徴とする。
【0070】
また、本発明の半導体装置では、前記第3の導体層は、金層であることを特徴とする。
【0071】
また、本発明の半導体装置では、前記第2の導体層は、ニッケルを主成分とする金属層であることを特徴とする。
【0072】
また、本発明の半導体装置の製造方法は、金属製の板状体からなるリードフレーム本体と、前記リードフレーム本体表面のリード形成領域に所望の深さで形成されたリード形成用の溝部と、前記溝部内から、ボンディング工程における熱によるリードフレーム本体とリードとの界面反応を抑制するバリア層を介して前記リードフレーム本体表面上に突出するように形成され、前記リードフレーム本体と異なる材料で形成されたリード部とを具備したリードフレームを用意し、前記リードフレームに、半導体チップを搭載し、前記リード部に電気的接続を行う半導体チップ搭載工程と、前記半導体チップを覆うように封止樹脂で被覆する樹脂封止工程と、前記リードフレーム本体をエッチング除去する工程と、個々の半導体装置にダイシングするダイシング工程とを具備したことを特徴とする。
【0073】
かかる構成によれば、半導体チップの搭載時には、リードフレーム本体にリード部が固定されているため、位置ずれもなく、確実で信頼性の高いボンディングを可能にしつつも、樹脂封止によって確実に固定された後、裏面からリードフレーム本体を除去するため、半導体装置としての変形もない。
【0074】
また、溝部から突出するようにリード部が形成されているため、封止樹脂からリード部が突出した状態が、樹脂封止後めっき工程などを経ることなく、安定な外部端子構造を形成することができ、プリント基板などへの実装に際し、接触不良のない半導体装置を提供することが可能となる。
【0075】
また、容易に薄型で信頼性の高い半導体装置を提供することが可能となる。
【0076】
さらにまた、樹脂封止後、個々の半導体装置に分離するためのダイシングを行うことになるが、ダイシング領域にはリード部が存在しないようにすることができ、ダイシング時にブレードがリード部を切断する必要がないため、ブレードの磨耗も少なく長寿命の処理が可能となる。
【0077】
加えて、リード部の断面形状も、溝部の断面形状によって自由に設計することができ、高密度でかつ高精度の半導体装置の形成が容易となる。
【0078】
また、本発明の半導体装置の製造方法は、前記リードは、前記溝部内に形成された第1の導体層と、前記第1の導体層の上層に積層された第2の導体層と、前記第2の導体層の上層に形成された第3の導体層とを備え、前記第1の導体層が、プリント基板などの実装部材に実装され、前記第3の導体層が、半導体チップのボンディングパッドに実装されるように構成されたことを特徴とする。
【0079】
かかる構成によれば、容易に安価で信頼性の高い薄型半導体装置を提供することが可能となる。
【0080】
また、本発明の半導体装置の製造方法は、前記リードは、前記溝部の内壁全体を覆うように形成されたことを特徴とする。
【0081】
かかる構成によれば、より信頼性の高い薄型半導体装置を、工数を増大することなく形成することが可能となる。
【0082】
また、本発明の半導体装置の製造方法は、前記第1および第2の導体層の界面が、前記リードフレーム本体表面よりも上層に位置していることを特徴とする。
【0083】
かかる構成によっても、信頼性の高い薄型半導体装置を、工数を増大することなく形成することが可能となる。
【0084】
また、本発明の半導体装置の製造方法は、前記リードは、前記第1の導体層と、前記溝部との間に、前記リードフレーム本体と前記第1の導体層との反応を抑制するバリア層を具備し、樹脂封止後、前記バリア層をエッチング除去する工程を含むことを特徴とする。
【0085】
かかる構成によれば、ボンディング工程における熱による界面反応によって、第1の導体層が劣化するのを防止することができる。
【0086】
【発明の実施の形態】
次に本発明の実施の形態について図面を参照して詳細に説明する。
(第1の実施の形態)
図1(a)乃至(d)は、本発明の第1の実施の形態の半導体装置を示す上面図、A−A断面図、下面図、B−B断面図である。この半導体装置は、バイポーラトランジスタを構成する半導体チップ11をリードフレーム10のダイパッド10aに載置するとともに、コレクタに接続されたパッド、エミッタに接続されたパッドを、リード端子10b、10cとに夫々ボンディングワイヤ12を介して電気的接続を行うとともに、封止樹脂13で封止し、この封止樹脂の裏面からベース端子を構成するダイパッド10a、エミッタ端子およびコレクタ端子を構成するリード端子10b、10cをわずかに突出せしめ、面実装タイプの半導体装置を構成したことを特徴とするものである。
【0087】
このダイパッドおよび、リード端子は、3層構造をなすもので、図2に要部拡大説明図を示すように、膜厚0.0005mmのニッケル層からなるバリア層3aと、このバリア層3aの上層に形成された膜厚0.0015mmの金層からなる第1の導体層3bと、前記第1の導体層の上層に積層された膜厚0.030mmのニッケル層からなる第2の導体層3cと、前記第2の導体層の上層に形成された膜厚0.0007mmの金層からなる第3の導体層3dとを備えたことを特徴とする。
【0088】
そしてこのリードフレームは、図3に要部拡大断面図を示すように、リードフレーム本体1としての銅板の表面に形成された深さ0.008mmの溝部2内に、バリア層3aと、第1の導体層3b、第2の導体層3c、第3の導体層3dが順次積層されており、この第1の導体層が(バリア層3aを介して)溝部2の内壁を覆うように形成されていることを特徴とする。この図ではレジストR除去前の状態を示している。
【0089】
次に、この半導体装置の実装方法について説明する。
まず、このリードフレームの製造方法について説明する。
この方法では、金属製の板状体(銅板)からなるリードフレーム本体表面に、フォトリソグラフィにより、浅い溝部2を形成し、この溝部2内に、電解めっきにより4層構造の金属層からなるリード部を、この溝部内から、前記リードフレーム本体表面上に突出するように形成する。
【0090】
すなわち、図4(a)に示すように、銅板からなるリードフレーム本体1を用意する。
【0091】
そして図4(b)に示すように、レジストRを塗布する。
【0092】
この後図4(c)に示すように、フォトリソグラフィによりレジストRをパターニングし、このレジストRをマスクとして異方性エッチングにより断面矩形深さ0.5〜2.5μm程度の浅い溝2を形成する。
【0093】
この後図5(d)に示すように、レジストRを残したまま、めっき液としてスルホン酸ニッケル水溶液を用いためっき液に浸漬し、電解めっきによりバリア層3aとしてのニッケル層3aを形成する。
【0094】
そして図5(e)に示すように、順次第1の導体層3bとしての金層、第2の導体層3cとしてのニッケル層を電解めっきにより順次積層する。このとき溝部2の内壁全体にバリア層3aとしてのニッケル層および第1の導体層3bとしての金層が形成される。
【0095】
さらに、第3の導体層3dとしての金層を形成する。
【0096】
そして最後に図5(g)に示すようにレジストRを除去し、本発明の第1の実施の形態のリードフレームが形成される。
【0097】
次にこのリードフレームを用いたバイポーラトランジスタの製造方法について説明する。
【0098】
まず図6(h)に示すように、図4(a)乃至図5(g)に示したリードフレームのダイパッド10aに半導体チップ11の裏面が搭載されるように固着し、ボンディングワイヤ12によって半導体チップとリード端子との電気的接続行う。
【0099】
この後、図6(i)に示すように、エポキシ樹脂を用いて樹脂封止を行い、封止樹脂13で固定された半導体装置を形成する。
【0100】
そして最後に図6(j)に示すように、銅板からなるリードフレーム本体1をエッチング除去し、封止樹脂13からバリア層3a、および第1の導体層3bが露呈した半導体装置を得ることが出来る。
【0101】
そして図7(k)に示すように、リード端子3(3a、3b、3c)の露呈面側に粘着テープ14を貼着し、固定する。
【0102】
この後図7(l)に示すように、粘着テープ14の貼着されていない側の面からダイシングブレード16を用いて粘着テープ14に到達するまでダイシング溝15を形成し、分離する。
【0103】
そして、図7(m)に示すように、プリント基板などへの装着時にはこの粘着テープ14から半導体装置を剥離して実装する。
【0104】
なお、ボンディング後、封止工程後のリードフレーム本体とともに、バリア層はエッチング除去しておくようにしてもよい。
【0105】
かかる構成によれば、封止樹脂表面から、リード部が突出して形成されているため、封止樹脂からリード部が突出するように安定して実装することができる。従って、プリント基板などへの実装に際し、接触不良のない半導体装置を提供することが可能となる。このように本実施の形態によれば、樹脂封止後めっき工程などを経ることなく、安定な外部端子構造を形成することが可能となる。
【0106】
また、前記リード部に半導体チップを搭載し、ワイヤボンディングあるいはダイレクトボンディングなどによる電気的接続を行った後、樹脂封止を行い、裏面から前記リードフレーム本体をエッチング除去することにより、薄型で信頼性の高い半導体装置を提供することが可能となるため最大限に薄型化を行うことが可能となる。従来の半導体装置の4分の3程度の薄型化は極めて容易に可能となる。
【0107】
また、半導体チップの搭載時には、リードフレーム本体にリード部が固定されているため、位置ずれもなく、確実で信頼性の高いボンディングを可能にしつつも、樹脂封止によって確実に固定された後、裏面からリードフレーム本体を除去するため、半導体装置としての変形もない。また、バリア層が設けられているため、半導体素子の搭載時あるいはワイヤボンディング時に接続部が高温となった場合にも、リード部の劣化を防止することができる。このバリア層はそのままにしておいてもよいし、最後にエッチング除去するようにしてもよい。エッチングに際しては、樹脂封止後エッチングするようにすれば、他の領域は封止樹脂で被覆されているため、そのままエッチング液に浸漬すればよく、極めて作業性が良好である。
【0108】
さらにまた、樹脂封止後、個々の半導体装置に分離するためのダイシングを行うことになるが、ダイシング領域にはリード部が存在しないため、ダイシング時にブレードがリード部を切断する必要がないため、ブレードの磨耗も少なく長寿命の処理が可能となる。
また、半導体装置の主面からのみリード部が導出されているため、リード部の導出部から空気が浸入したりすることもなく、信頼性の高い半導体装置を得ることが可能となる。
【0109】
加えて、リード部の断面形状も、溝部の断面形状によって自由に設計することができ、高密度でかつ高精度のリード部パターンの形成が容易となる。
【0110】
また、半導体装置の封止樹脂から露呈するリード部が、金層となっているため、樹脂封止後めっき工程などを経ることなく、安定な外部端子構造を形成することが可能となる。
なおこの第1の導体層としては、金、錫、パラジウム半田など、安定で半田と共晶を形成し易い金属で構成すればよい。
【0111】
また、バリア層の存在により、第1の導体層と、リードフレーム本体とがボンディング工程における熱による界面反応によって、第1の導体層が劣化するのを防止することができる。このバリア層は、ニッケルのほかチタン、タングステンなどでもよく、薄く形成しておけばよい。また最後にエッチング除去するようにしてもよい。金−シリコンの共晶半田の場合、400℃程度の高温のボンディング工程が必要となる。一方、金−錫、金−ゲルマニウムなどの350℃程度の比較的低温でボンディング可能なものについては、バリア層の形成は不要となる。
【0112】
また、本発明のリードフレームにおいては、前記第1の導体層は、半田と共晶を形成し易い金などの金属で構成すれば、プリント基板などへの実装に際し、良好にボンディングを行うことが可能となる。
【0113】
また、第3の導体層については、ワイヤボンディング性の高い金属を用いれば、半導体チップの実装が容易となる。
【0114】
このリードフレームは、ワイヤボンディングにもダイレクトボンディングにも適用可能であり、第3の導体層を、半導体チップのボンディングパッドとのボンディング性の高い金属で構成すればよい。
【0115】
さらにまた、第1および第3の導体層は、ボンディングおよび実装性を向上するためのものであり、十分に薄く形成するのが望ましい。
【0116】
これにより、全体厚さを十分に小さくすることができ、かつ、第2の導体層の膜厚を十分にとるようにすることができ、全体厚が十分に小さく、かつ低抵抗の外部端子をもつ半導体装置を構成することができる。
【0117】
なお、前記第1の実施の形態では、バリア層を設けたが、バリア層なしに3層構造のリードを構成するようにしてもよい。
さらに、本実施の形態のリードフレームの製造方法によれば、フォトリソグラフィ工程を経て、高精度で信頼性の高いリードフレームを容易に形成することが可能となる。
【0118】
また、第1の導体層が、(バリア層を介してはいるが、)リードフレーム本体の溝部の内壁全体に形成されているため、樹脂封止後は、第2の導体層は封止樹脂から露呈しないようにすることができる。また、第1および第2の導体層の界面は、溝部の上面よりも上層にくるようにするのが望ましいが、第1および第2の導体層の界面が溝部の上面よりも下層に位置していても、第2の導体層が酸化により劣化されにくいものであればよいことはいうまでもない。
【0119】
また、本発明のリードフレームの製造方法では、前記リード部を形成する工程は、前記レジストパターンをマスクとして前記溝部の内壁に金属膜を形成するようにしているため、容易に短時間で低抵抗のリードを形成することが可能となる。
【0120】
また、溝部の形成に用いたレジストパターンをマスクとしてエッチングを行うようにしているため、溝部の内壁に沿って金属膜などの導電体膜を形成することができ、最外層の導電体膜で全体を覆うような層構造の外部端子を容易に形成することが可能となる。
【0121】
(第2の実施の形態)
次に本発明の第2の実施の形態について説明する。
本実施の形態の半導体装置では、図10に示すように、溝部の内部から平坦部にのし上がるように第1の導体層3c、3dを形成した後、第1の導体層3bの端縁を残すように第2および第3の導体層を積層するようにし、外部端子の表面全体が第1の導体層で被覆された外部端子構造を形成するものである。
なおここでは第1の導体層3bの外層にバリア層3aとしてのニッケル層を形成している。
【0122】
このように、溝部の周縁を露呈させ、溝部の内壁から平坦部にのし上がるように、導電体層を形成する。従ってこの構成では、リード端子の表面全体が第1の導体層で被覆されており、ニッケル層からなる第2の導体層3cは樹脂内に埋め込まれて外気に触れないように構成される。
【0123】
この半導体装置に用いられるリードフレームの製造方法では、リード部の形成に際し、レジストパターンをマスクとして溝部の内壁に金属膜を形成する電解めっき工程を用いている。
【0124】
またこの方法では、溝部の形成に用いたレジストパターンをマスクとして電解めっきを行うようにしているため、溝部の内壁に沿って金属膜などの導電体膜を形成することができ、最外層の導電体膜で全体を覆うような層構造の外部端子を形成する。
【0125】
図8乃至図9は、本発明の第2の実施の形態のリードフレームの製造工程を示す図、図10はこのリードフレームを用いて形成される半導体装置を示す図である。
【0126】
この方法では、特に、レジストパターンをマスクとして溝部を形成したのち、レジストパターンをシュリンクせしめ、この溝部の周りのリードフレーム本体の表面をわずかに露呈せしめるシュリンク工程を含むことを特徴とする。
【0127】
すなわち、溝部2を形成する工程までは、図8(a)乃至(c)に示すように前記第1の実施の形態において図4(a)乃至(c)で説明したのと同様に形成される。そして、図8(d)に示すように、500℃、30分の加熱工程を経て、レジストパターンRをシュリンクさせてレジストパターンRsとし、溝部2の周辺部を露呈させる。
【0128】
この後、図9(e)に示すように、レジストパターンRsを残したまま、スルホン酸ニッケル水溶液を用いためっき液に浸漬し、電解めっきによりバリア層3aとしてのニッケル層3aを形成する。このとき、溝部2の内壁に沿って溝部周辺の平坦部に到達するようにバリア層3aが形成される。
【0129】
そして、図9(f)に示すように、順次第1の導体層3bとしての金層を形成し、異方性エッチングにより、平坦部の第1の導体層を除去する。
さらにこの上層に、図9(g)に示すように第2の導体層3cとしてのニッケル層を電解めっきにより順次積層する。
【0130】
さらに、第3の導体層3dとしての金層を形成する。
そして最後に図9(h)に示すようにレジストパターンRsを除去し、本発明の第2の実施の形態のリードフレームが形成される。
実装に際しては前記第1の実施の形態の半導体装置と同様に形成される。
【0131】
このようにして形成された半導体装置は、図10に示すように、リード端子は表面全体が金層からなる第1の導体層で被覆されているため、ニッケルからなる第2の導体層は表面に露呈していない。従って表面酸化もなく安定で極めて長寿命の半導体装置を形成することが可能となる。
【0132】
又バリア層3aを有しているため高温半田で第3の導体層へのワイヤボンディングがなされても、第1の導体層がリードフレーム本体と反応したりすることもない。
【0133】
なお、前記実施の形態では、バイポーラトランジスタの実装について説明したが、このようなディスクリート素子に限定されることなく、ICやLSIなどにも適用可能であることはいうまでもない。
【0134】
【発明の効果】
以上説明してきたように、本発明のリードフレームによれば、極めて容易に高精度かつ薄型でかつ信頼性の高い半導体装置を形成することが可能となる。
また、本発明のリードフレームの製造方法によれば、金属基板の一部を選択的に軽くエッチングし、この溝部にリード端子を形成するようにしているため、極めて容易に薄型の半導体装置を形成することが可能となる。
さらに本発明の半導体装置によれば、薄型で信頼性の高いものとなる。
また、本発明の半導体装置の製造方法によれば、位置ずれもなく信頼性の高い薄型半導体装置を歩留まりよく実装することが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る半導体装置を示す図であり、(a)は上面図、(b)は(a)のA−A断面図、(c)は下面図、(d)は(a)のB−B断面図である。
【図2】本発明の第1の実施の形態に係るリードフレームの要部拡大断面図である。
【図3】本発明の第1の実施の形態に係る半導体装置の概念説明図である。
【図4】本発明の第1の実施の形態に係るリードフレームの製造工程図である。
【図5】本発明の第1の実施の形態に係るリードフレームの製造工程図である。
【図6】本発明の第1の実施の形態に係る半導体装置の製造工程図である。
【図7】本発明の第1の実施の形態に係る半導体装置の製造工程図である。
【図8】本発明の第2の実施の形態に係るリードフレームの製造工程図である。
【図9】本発明の第2の実施の形態に係るリードフレームの製造工程図である。
【図10】本発明の第2の実施の形態で形成された半導体装置を示す図である。
【図11】従来例の半導体装置を示す図である。
【符号の説明】
1 リードフレーム本体
2 溝部
3a バリア層
3b 第1の導体層
3c 第2の導体層
3d 第3の導体層
10 リードフレーム
10a ダイパッド
10b、10c ボンディングパッド
11 半導体チップ
12 ボンディングワイヤ
13 封止樹脂

Claims (12)

  1. 金属製の板状体からなるリードフレーム本体と、前記リードフレーム本体表面のリード形成領域に所望の深さで形成されたリード形成用の溝部と、前記溝部内から、前記リードフレーム本体表面上に突出するように形成され、前記リードフレーム本体と異なる材料で形成された複数のリードを含むリード部とを具備し、
    前記リードは、前記溝部の前記リードフレーム本体に当接する領域に、ボンディング工程における熱によるリードフレーム本体とリードとの界面反応を抑制するニッケル、チタン、タングステンのいずれかからなるバリア層を具備したことを特徴とするリードフレーム。
  2. 前記リードは、前記溝部に前記バリア層を介して形成された第1の導体層と、前記第1の導体層の上層に積層された第2の導体層と、前記第2の導体層の上層に形成された第3の導体層とを備え、
    前記第1の導体層が実装部材に実装され、
    前記第3の導体層が、半導体チップのダイパッドに実装されるように構成された請求項1に記載のリードフレーム。
  3. 前記第1の導体層は、前記溝部の内壁全体を覆うように形成された請求項2に記載のリードフレーム。
  4. 前記第1および第2の導体層の界面が、前記リードフレーム本体表面よりも上層に位置していることを特徴とする請求項2または3に記載のリードフレーム。
  5. 前記バリア層はニッケルである請求項1乃至4のいずれかに記載のリードフレーム。
  6. 前記第1の導体層は、半田と共晶を形成し得る金属で構成されていることを特徴とする請求項2乃至5のいずれかに記載のリードフレーム。
  7. 前記第1導体層は、膜厚が0.5から2μmであることを特徴とする請求項2乃至6のいずれかに記載のリードフレーム。
  8. 前記第1の導体層は、金層であることを特徴とする請求項2乃至7のいずれかに記載のリードフレーム。
  9. 前記第3の導体層は、金層であることを特徴とする請求項2乃至8のいずれかに記載のリードフレーム。
  10. 前記第2の導体層は、ニッケルを主成分とする金属層であることを特徴とする請求項2乃至9のいずれかに記載のリードフレーム。
  11. 金属製の板状体からなるリードフレーム本体表面に、リード形成領域を開口するようにレジストパターンを形成する工程と
    前記レジストパターンをマスクとしてエッチングを施し、リード形成領域に所望の深さのリード形成用の溝部を形成する工程と、
    前記溝部の前記リードフレーム本体と当接する領域に、ボンディング工程における熱によるリードフレーム本体とリードとの界面反応を抑制するニッケル、チタン、タングステンのいずれかからなるバリア層を介して、前記溝部内から、前記リードフレーム本体表面上に突出するように前記リードフレーム本体と異なる材料からなる金属膜を形成し、複数のリードを含むリード部を形成する工程とを具備したことを特徴とするリードフレームの製造方法。
  12. 前記第1導体層は、膜厚が0.5から2μmであることを特徴とする請求項2乃至6のいずれかに記載のリードフレーム。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101091896B1 (ko) * 2004-09-04 2011-12-08 삼성테크윈 주식회사 플립칩 반도체 패키지 및 그 제조방법
TWI253161B (en) * 2004-09-10 2006-04-11 Via Tech Inc Chip carrier and chip package structure thereof
JP2006093575A (ja) * 2004-09-27 2006-04-06 Hitachi Cable Ltd 半導体装置およびその製造方法
US7863102B2 (en) * 2008-02-22 2011-01-04 Stats Chippac Ltd. Integrated circuit package system with external interconnects within a die platform
KR100983341B1 (ko) 2008-08-05 2010-09-20 (주)하드램 디지털 마이크로미러 디바이스를 이용한 마킹 장치 및 방법
KR101029028B1 (ko) * 2008-09-19 2011-04-19 엘지이노텍 주식회사 반도체 패키지용 다열형 리드리스 프레임 및 이를 이용한 반도체 패키지의 제조방법
KR101001876B1 (ko) * 2008-09-19 2010-12-21 엘지이노텍 주식회사 반도체 패키지용 다열 리드리스 프레임 및 이를 이용한 반도체 패키지의 제조방법
KR101040136B1 (ko) * 2008-09-23 2011-06-09 엘지이노텍 주식회사 반도체 패키지용 다열 리드리스 프레임 및 이를 이용한 반도체 패키지의 제조방법
KR101047603B1 (ko) * 2009-03-10 2011-07-07 엘지이노텍 주식회사 발광 소자 패키지 및 그 제조방법
US8610156B2 (en) 2009-03-10 2013-12-17 Lg Innotek Co., Ltd. Light emitting device package
JP5271949B2 (ja) * 2009-09-29 2013-08-21 ルネサスエレクトロニクス株式会社 半導体装置
JP2012028694A (ja) * 2010-07-27 2012-02-09 Panasonic Corp 半導体装置
CN102569099B (zh) * 2010-12-28 2014-12-10 万国半导体(开曼)股份有限公司 一种倒装芯片的封装方法
US8877555B2 (en) * 2012-11-16 2014-11-04 Alpha & Omega Semiconductor, Inc. Flip-chip semiconductor chip packing method
US20140261661A1 (en) * 2013-03-13 2014-09-18 Gtat Corporation Free-standing metallic article with overplating
JP2015090350A (ja) * 2013-11-07 2015-05-11 旭化成エレクトロニクス株式会社 磁気センサ及び磁気センサ装置、磁気センサの製造方法
JP6681165B2 (ja) * 2014-12-27 2020-04-15 マクセルホールディングス株式会社 半導体装置用基板、半導体装置用基板の製造方法、及び半導体装置
WO2017157753A1 (en) * 2016-03-15 2017-09-21 Philips Lighting Holding B.V. An elongated lead frame and a method of manufacturing an elongated lead frame
CN110970329B (zh) * 2019-11-27 2024-03-29 丽智电子(南通)有限公司 一种基于可溶解的保护膜制备晶体二极管的方法
CN111554653A (zh) * 2020-04-13 2020-08-18 东莞链芯半导体科技有限公司 引线框架制作方法及引线框架
CN113241338B (zh) * 2021-07-09 2021-10-19 东莞市春瑞电子科技有限公司 一种无引线预塑封半导体封装支架制备方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56148846A (en) * 1980-04-22 1981-11-18 Nec Corp Manufacture of circuit pattern
US4935803A (en) * 1988-09-09 1990-06-19 Motorola, Inc. Self-centering electrode for power devices
US5440805A (en) * 1992-03-09 1995-08-15 Rogers Corporation Method of manufacturing a multilayer circuit
JPH06148661A (ja) * 1992-11-12 1994-05-27 Matsushita Electric Ind Co Ltd 表示装置用基板の製法
US5976912A (en) 1994-03-18 1999-11-02 Hitachi Chemical Company, Ltd. Fabrication process of semiconductor package and semiconductor package
US6072239A (en) * 1995-11-08 2000-06-06 Fujitsu Limited Device having resin package with projections
US6376921B1 (en) * 1995-11-08 2002-04-23 Fujitsu Limited Semiconductor device, method for fabricating the semiconductor device, lead frame and method for producing the lead frame
JP3007833B2 (ja) 1995-12-12 2000-02-07 富士通株式会社 半導体装置及びその製造方法及びリードフレーム及びその製造方法
US6329711B1 (en) * 1995-11-08 2001-12-11 Fujitsu Limited Semiconductor device and mounting structure
KR0185512B1 (ko) * 1996-08-19 1999-03-20 김광호 칼럼리드구조를갖는패키지및그의제조방법
JP3877401B2 (ja) 1997-03-10 2007-02-07 三洋電機株式会社 半導体装置の製造方法
JPH1167838A (ja) * 1997-08-22 1999-03-09 Matsushita Electric Ind Co Ltd バンプ付電子部品の製造方法
US6759597B1 (en) * 1998-02-02 2004-07-06 International Business Machines Corporation Wire bonding to dual metal covered pad surfaces
JPH11238840A (ja) 1998-02-19 1999-08-31 Oki Electric Ind Co Ltd リードフレーム
JP3764587B2 (ja) * 1998-06-30 2006-04-12 富士通株式会社 半導体装置の製造方法
JP3455685B2 (ja) * 1998-11-05 2003-10-14 新光電気工業株式会社 半導体装置の製造方法
JP4362163B2 (ja) 1999-04-06 2009-11-11 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP4464527B2 (ja) * 1999-12-24 2010-05-19 大日本印刷株式会社 半導体搭載用部材およびその製造方法
JP2001230345A (ja) 2000-02-17 2001-08-24 Sumitomo Metal Mining Co Ltd 半導体装置及びその製造方法並びにその製造に用いられるリードフレーム
JP3621869B2 (ja) 2000-06-15 2005-02-16 新光電気工業株式会社 半導体装置及びその製造方法
JP2003078094A (ja) * 2001-08-31 2003-03-14 Shinko Electric Ind Co Ltd リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法
JP2007051336A (ja) * 2005-08-18 2007-03-01 Shinko Electric Ind Co Ltd 金属板パターン及び回路基板の形成方法

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