JP4353853B2 - 回路装置の製造方法および板状体 - Google Patents

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Description

本発明は回路装置およびその製造方法、板状体に関し、特に、分離溝により分離された導電パターンを有する回路装置およびその製造方法、板状体に関するものである。
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。
例えば、最近ではＣＳＰ（チップサイズパッケージ）と呼ばれる、チップのサイズと同等のウェハスケールＣＳＰがある。
図１２は、支持基板としてガラスエポキシ基板５を採用した、チップサイズよりも若干大きいＣＳＰ６６を示すものである。ここではガラスエポキシ基板６５にトランジスタチップＴが実装されたものとして説明していく。
このガラスエポキシ基板６５の表面には、第１の電極６７、第２の電極６８およびダイパッド６９が形成され、裏面には第１の裏面電極７０と第２の裏面電極７１が形成されている。そしてスルーホールＴＨを介して、前記第１の電極６７と第１の裏面電極７０が、第２の電極６８と第２の裏面電極７１が電気的に接続されている。またダイパッド６９には前記ベアのトランジスタチップＴが固着され、トランジスタのエミッタ電極と第１の電極６７が金属細線７２を介して接続され、トランジスタのベース電極と第２の電極６８が金属細線７２を介して接続されている。更にトランジスタチップＴを覆うようにガラスエポキシ基板６５に樹脂層７３が設けられている。
前記ＣＳＰ６６は、ガラスエポキシ基板６５を採用するが、ウェハスケールＣＳＰと違い、チップＴから外部接続用の裏面電極７０、７１までの延在構造が簡単であり、安価に製造できるメリットを有する。
しかしながら、上記したＣＳＰ６６は、ガラスエポキシ基板６５をインターポーザとして用いており、このことによりＣＳＰ６６の小型化および薄型化には限界があった。このことからインターポーザを不要にした回路装置８０が開発された（例えば、特許文献１を参照）。
図１３（Ａ）を参照して、回路装置８０は導電パターン８１と、導電パターン８１上に固着された回路素子８２と、回路素子８２と導電パターン８１とを電気的に接続する金属細線８４と、導電パターン８１の裏面を露出させて回路素子８２、回路素子８２および導電パターン８１を被覆する封止樹脂８３とから構成されている。従って、回路装置８０は実装基板を不要にして構成されており、上記ＣＳＰ６６と比較すると、薄型且つ小型に形成されていた。また、上記した回路装置８０は、一枚の導電箔の表面に分離溝８７を設け、回路素子８２の固着および封止樹脂８３の形成を行った後に、分離溝８７に充填された封止樹脂８３が露出するまで導電箔をエッチバックすることにより形成されていた。
図１３（Ｂ）は、試験的に行ったもので、上記エッチバック工程の一例を示している。即ち、電極パターン８１が形成予定の領域が被覆されるようにレジスト９０を導電箔の裏面に形成した後に、エッチングを行うことで、各導電パターン８１を形成する。このような工程にて形成される導電パターン８１の側面は湾曲形状となっていた。
特開２００２−０７６２４６号公報（第７頁、第１図）
上述した回路装置８０の製造方法では、分離溝８７により各導電パターン８１同士が電気的に分離されている。
図１３（Ｂ）を参照して、レジスト９０の界面はサイドエッチングが進み、分離した後に残る電極裏面の面積は、非常に小さくなる問題があった。更にその裏面に半田レジストをカバーし、半田実装の所を開口するが、平らな部分に形成できない問題があった。
また、エッチングの進行のばらつきにより、分離溝８７の箇所に導電箔が残存してしまう恐れがあった。このような場合では、導電パターン８１同士が電気的に短絡してしまう問題が発生する。
更にまた、上記した問題を抑止するためにも、オーバーエッチングが行なわれ、個々の導電パターン８１が過度に薄くなってしまう問題があった。
本発明は上述した問題点を鑑みて成されたものであり、本発明の主な目的は、サイドエッチングを小さくしつつ厚い導電パターンを形成可能な回路装置の製造方法を提供することにある。
本発明の回路装置の製造方法は、導電箔を用意する工程と、前記導電箔の表面に第１の分離溝を形成することで、凸状に突出する導電パターンを形成する工程と、前記第１の分離溝に対応する箇所の前記導電箔の裏面に第２の分離溝を設ける工程と、前記導電パターンに電気的に回路素子を接続する工程と、前記第１の分離溝に充填されて前記回路素子を被覆するように封止樹脂を形成する工程と、前記第１の分離溝に充填された前記封止樹脂が露出するまで前記導電箔の裏面を除去する工程とを具備することを特徴とする。
本発明の回路装置の製造方法は、表面に第１の分離溝により凸状に突出する導電パターンが形成され、前記第１の分離溝に対応する箇所の裏面に第２の分離溝が形成された導電箔を用意する工程と、前記導電パターンに電気的に回路素子を接続する工程と、前記第１の分離溝に充填されて前記回路素子を被覆するように封止樹脂を形成する工程と、前記第１の分離溝に充填された前記封止樹脂が露出するまで前記導電箔の裏面を除去する工程とを具備することを特徴とする。
更に本発明の回路装置の製造方法では、前記第１の分離溝および前記第２の分離溝は、ウェットエッチングにより同時に形成されることを特徴とする。
更に本発明の回路装置の製造方法では、前記導電箔を厚み方向に貫通する貫通孔を設け、前記第１の分離溝、前記第２の分離溝および前記貫通孔は、ウェットエッチングにより同時に形成されることを特徴とする。
更に本発明の回路装置の製造方法では、前記導電箔の裏面の除去は、前記第２の分離溝が露出するように前記導電箔の裏面を選択的に被覆するエッチングマスクを介したウェットエッチングにより行うことを特徴とする。
更に本発明の回路装置の製造方法では、前記導電箔の裏面を全面的にエッチングすることにより、前記第１の分離溝に充填された前記絶縁性樹脂を露出させることを特徴とする。
更に本発明の回路装置の製造方法では、複数個の前記導電パターンにより１つの回路装置を構成するユニットが構成され、前記ユニットは、前記導電箔の表面に複数個が形成され、前記ユニット同士の間に設けられる前記第１の分離溝に対応する領域の前記導電箔の裏面には、複数の前記第２の分離溝を設けることを特徴とする。
更に本発明の回路装置の製造方法では、前記第1の分離溝を含んだ前記導電箔の表面を被覆樹脂にて被覆し、前記被覆樹脂から部分的に露出する前記導電パターンと前記回路素子とを電気的に接続することを特徴とする。
本発明の回路装置は、少なくともアイランドおよび前記アイランドに近接して設けられたパッドを構成する複数の導電パターンと、前記アイランドに実装され、前記パッドと電気的に接続された回路素子と、前記導電パターンの裏面を露出させて前記回路素子および前記導電パターンを封止する絶縁樹脂とを具備する回路装置に於いて、前記導電パターン同士を離間させる分離溝から前記絶縁樹脂が外部に突出し、前記導電パターンの裏面と側面とが連続する角部は滑らかに形成されることを特徴とする。
更に本発明に位階路装置では、前記導電パターンから成る配線部が設けられ、前記配線部の表面には、前記回路素子と電気的に接続されるパッド部が形成され、前記配線部の裏面には、前記パッド部とは平面的に異なる箇所に外部接続電極が形成されることを特徴とする。
更に本発明に位階路装置では、前記導電パターンから成る配線部により電気的に接続される複数個の前記回路素子が内蔵されることを特徴とする。
更に本発明に位階路装置では、前記導電パターンが露出する前記絶縁性樹脂の裏面はレジストにより被覆され、前記レジストに設けた開口部から前記導電パターンの平坦面が露出することを特徴とする。
本発明の板状体は、ハーフエッチングにより形成された第１の分離溝により凸状に突出した導電パターンが一主面に形成され、前記第1の分離溝に対応する領域の他の主面に、第２の分離溝を具備することを特徴とする。
更に本発明の板状体では、複数の前記導電パターンにより１つの回路装置を構成するユニットが形成され、前記一主面には前記ユニットがマトリックス状に配置されることを特徴とする。
更に本発明の板状体では、複数個の前記ユニットから成るブロックが前記一主面に形成され、前記ブロックの内部に前記第1の分離溝により凸状に形成される位置合わせマークが形成されることを特徴とする。
更に本発明の板状体では、前記第２の分離溝は、前記第１の分離溝よりも浅いことを特徴とする。
更に本発明の板状体では、前記第１の分離溝は、実質的に同じ幅で形成されることを特徴とする。
更に本発明の板状体では、パワー系の素子が固着される予定の前記導電パターンに隣接する前記第1の分離溝は、他の第1の分離溝よりも広く形成されることを特徴とする。
本発明によれば、導電箔の裏面に第２の分離溝を設けることにより、各導電パターンの電気的な分離を確実に行うことができる。更に、分離溝に相当する導電箔の厚み方向に優先的にエッチングを進行させることで、分離溝の両側にある各導電パターンを厚く形成することが可能となり、回路装置全体の熱的な特性を向上させることが可能となる。更にまた、第２の分離溝は、第１の分離溝を形成する工程にて同時に形成することが可能なため、工数の増加を抑えて本発明を実現することができる。更には、電極の裏面の面積を確保でき、半田実装部も確保できる。
更に、図８Ａの如くエッチバック処理すると、凸部周囲に位置する角部が丸くなる。このため、裏面に塗る絶縁皮膜は、その角部も含めて実質その膜厚を均一にすることができる。更に、導電パターン１１の裏面の角部が丸みを帯びた形状になることで、導電パターン１１を被覆するレジストの形成を容易にできる利点がある。
＜第1の実施の形態＞
本形態では、本発明の回路装置の一例を説明する。図１を参照して、本形態の回路装置１０Ａの構成を説明する。図１（Ａ）は回路装置１０Ａの平面図であり、図１（Ｂ）はその断面図である。
図１（Ａ）を参照して、本形態の回路装置１０Ａは、導電パターン１１と、この導電パターン１１と電気的に接続された回路素子１２と、導電パターン１１の裏面を露出させて回路素子１２および導電パターン１１を被覆する封止樹脂１３とを具備する。各構成要素を以下にて詳述する。
導電パターン１１はロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔等が採用される。ここでは、導電パターン１１は裏面を露出させて封止樹脂１３に埋め込まれた構造になっており、第1の分離溝４１に充填された封止樹脂より電気的に分離されている。また、封止樹脂１３から露出する導電パターン１１の裏面には半田等のロウ材から成る外部電極１５が設けられている。導電パターン１１はエッチングにより形成され、その側面は湾曲面に形成されている。また、装置の裏面で外部電極１５が設けられない箇所は、レジスト１６で被覆されている。
図面では、分離溝のみにレジスト１６が埋め込まれ、導電パターン裏面の平坦部が露出しているが、導電パターンが大きい場合、平坦部の一部が露出するように裏面をカバーしても良い。また図１３Ａの従来例と異なり、裏面には、第２の分離溝の中に埋め込まれるようにレジスト１６が形成されるので、回路装置裏面において、レジスト１６の密着性が向上する。
回路素子１２としては、トランジスタ、ダイオード、ＩＣチップ等の半導体素子、チップコンデンサ、チップ抵抗等の受動素子が採用できる。また厚みが厚くはなるが、ＣＳＰ、ＢＧＡ等のフェイスダウンの半導体素子も実装できる。ここでは、フェイスアップで実装された回路素子１２は、金属細線１４を介して他の導電パターン１１と電気的に接続されている。
封止樹脂１３は、導電パターン１１の裏面を露出させて回路素子１２、金属細線１４および導電パターン１１を被覆している。封止樹脂１３としては、熱硬化性樹脂または熱可塑性樹脂を採用することができる。また、各導電パターン１１を分離する分離溝４１には封止樹脂１３が充填されている。更に、本発明の回路装置１０は、封止樹脂１３により全体が支持されている。
第1の分離溝４１は、各導電パターン１１間に設けられて、各導電パターン１１同士を電気的に分離する働きを有する。そして、分離溝４１の幅は、基本的にどの箇所でもその幅が均一に形成されている。換言すると、各導電パターン１１は、等間隔に離間されている。尚、この「等間隔」とは、製造工程にて発生するばらつきを含む等間隔であり、厳密にはある程度の誤差が発生する場合がある。
本形態の回路装置１０Ａでは、各導電パターン１１は、表面に形成された第１の分離溝４１Ｂおよび４１Ｃと、裏面から形成された第２の分離溝５１Ｂおよび５１Ｃにより各々が電気的に分離されている。このことから、導電パターン１１の厚みを例えば１００μｍ以上に厚く形成することが可能であり、放熱効果を向上させることができる。
従来は、発明が解決しようとする課題の欄でも説明したように、図１３（Ａ）の分離溝８７に於いて、裏面からエッチングを行っている。しかし分離溝８７の底部は、放物曲線を描くため、電極のショートを防止するため、オーバーエッチングをしていた。よって、電極の裏面は、分離溝の底部よりもパッケージの奥までエッチングされていた。よって電極の膜厚は、薄くなっていた。
図２を参照して他の形態の回路装置１０Ｂの構成を説明する。図２は回路装置１０Ｂの平面図である。この図に示した回路装置１０Ｂでは、導電パターン１１により配線部が形成されている。更に、導電パターン１１同士が離間する距離が、局所的に相違する部分がある。回路装置１０Ｂの他の基本的構成は、図１に示した回路装置１０Ａと同様である。
回路装置１０Ｂでは、２種類の回路素子１２が内蔵されている。１つはＩＣチップである回路素子１２Ａである。もう１つは数アンペア以上の大きな電流のスイッチングを行う半導体素子である回路素子１２Ｂである。回路素子１２Ｂは、回路素子１２Ａから供給される制御信号に基づいたスイッチングを行う半導体素子である。これらの半導体素子の他にも、チップ抵抗やチップコンデンサ等の他の回路素子が回路装置１０Ｂに内蔵されても良い。
配線部１１Ｃは、平面的に異なる箇所に電気的接続領域が形成された導電パターン１１である。例えば、この配線部１１Ｃでは、一方の端部が金属細線１４を介して、ＩＣである回路素子１２Ａと導通されている。更に、配線部１１Ｃの他の端部は、金属細線１４を介して、スイッチング素子である回路素子１２Ｂと導通している。従って、配線部１１Ｃは、回路装置１０Ｂに内蔵される素子同士を導通させる経路の一部として機能している。また、配線部１１Ｃは、金属細線１４の下方を延在している。本形態の回路装置１０Ｂでは、複数個の配線部１１Ｃが形成され、配線部１１Ｃ同士が隣接する場所では、配線部１１Ｃ同士が離間する距離は略同一である。
図１を参照して説明した回路装置１０Ａでは、内蔵される導電パターン１１同士が離間する距離は略同一であったが、図２の回路装置１０Ｂでは、その距離が相違する箇所がある。具体的には、スイッチング素子である回路素子１２Ｂが配置されるランド状の導電パターン１１Ｂと、他の導電パターン１１とが離間する距離が他の箇所よりも長くなっている。ここで、他の導電パターン１１とは、配線部１１Ｃを構成する導電パターン１１、制御用のＩＣである回路素子１２Ａが載置されるランド状の導電パターン１１を含む。例えば、他の導電パターン１１同士が離間する距離（Ｗ１）が１５０μｍ程度で有るのに対し、導電パターン１１Ｂと他の導電パターン１１とが離間する距離は、２５０μｍ程度である。
このように導電パターン１１Ｂを他の導電パターン１１から余分に離間させる理由は、導電パターン１１Ｂの耐圧性を確保するためである。導電パターン１１Ｂには、大電流（例えば２５０Ｖで２Ａ程度）のスイッチングを行う回路素子１２Ｂが、半田等の導電性の接着剤を介して固着されている。従って、回路素子１２Ｂが動作しているときは、導電パターン１１Ｂにも上記した大電流が流れる。それに対して、他の導電パターン１１Ａでは、制御用の小さい電気信号（例えば数Ｖで数十ｍＡ程度）が通過している。このことから、導電パターン１１Ｂと導電パターン１１Ａとの電位差が大きいので、両者を離間させて耐圧性を確保することが重要である。また、導電パターン１１Ｂを通過する大電流が、導電パターン１１Ａを通過する制御信号にノイズを発生させることを抑止することができる。
まとめると、第１の分離溝の深さを均一にする為に、エッチングにより形成される分離溝４１の幅を実質均一にすると、その深さが均一となる。従って、裏面から行われるエッチングによる各導電パターン１１の分離が良好になされる。しかしながら、大電流が通過する導電パターン１１の場合は、他の導電パターン１１との耐圧性を確保するために、所定の距離以上で離間させる必要がある。そこで、耐圧確保の意味で一部の分離溝４１の幅を広く設定することもある。この幅を図２にてＷ２で表現している。
以上、導電箔を用いたパターン図として２種類を説明したが、これ以外のパターンもあるので以下に説明する。
１：ディスクリート型の回路素子等に電気的に接続され、回路素子が固着されるランドの周囲に配置されるボンディングパッドから成るパターン。このパターンは、特に、端子数の少ないＩＣまたはディスクリートのトランジスタが内蔵される回路装置に適用される。
２：ピン数が多い回路素子（例えばＩＣ）と電気的に接続され、回路素子が配置されるランドの周囲にて再配線を行うために引き回されるパターン。回路素子と電気的に接続されるパッドから連続して延在するパターンでもある。
３：ＳＩＰ（System in Package ）であり、トランジスタ、ＩＣ、受動素子またはこれらの集合体が内蔵されており、これらが上記した配線部１１Ｃを介して電気的に接続させている。この配線部１１Ｃの形状としては、図２に示したように、細長に延在する形状の他にも、Ｌ字状に形成された導電パターン１１を配線部１１Ｃとして採用しても良い。
＜第２の実施の形態＞
図３から図９を参照して回路装置１０の製造方法を説明する。
本発明の第１の工程は、図３および図４に示すように、導電箔４０を用意し、第１および第２の分離溝を形成することにより凸状に突出する導電パターン１１を形成することにある。
本工程では、まず図３（Ａ）の如く、シート状の導電箔４０を用意する。この導電箔４０は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔等が採用される。導電箔の厚さは、後のエッチングを考慮すると１０μｍ〜３００μｍ程度が好ましい。
そして、導電箔の裏面および表面の両主面に、第１のレジストＰＲ１および第２のレジストＰＲ２を形成する。更に、分離溝が形成される予定の領域の導電箔が露出するように、両レジストに開口部を形成する。第１のレジストＰＲ１には、第1の開口部３１Ａ〜３１Ｄが形成されており、第２のレジストＰＲ２には、第２の開口部３５Ａ〜３５Ｄが形成されている。
第1の開口部３１Ａは、導電箔４０の導電パターンが形成される側の主面に形成される開口部であり、１つの回路装置を構成するユニット同士を分離するために形成される分離溝である。具体的な開口部３１の幅は、例えば３００μｍ程度である。
第1の開口部３１Ｂおよび３１Ｃは、１つのユニット内の各導電パターン１１同士を分離する分離溝４１を形成するために設けられる開口部である。これらの開口部の幅は、例えば１５０μｍ程度である。
第1の開口部３１Ｄは、導電箔４０を貫通する孔であるガイド孔等を形成するために設けられる開口部であり、その大きさは、直径が２ｍｍ程度の円形である。
導電箔４０の裏面に形成される第２の分離溝３５は、上記した第1の分離溝３１に対応した領域の導電箔４０の裏面を露出させるように第２のレジストＰＲ２に設けた開口部である。第２の開口部３５Ａ〜３５Ｃの幅は、例えば２０μｍから３０μｍ程度である。図面にて最も右側に形成される第２の開口部３５Ｄは、上述したガイド孔を形成するための開口部であることから、その径は２ｍｍ程度の円形である。即ち、第２の分離溝５１Ｄの平面的な大きさは、第1の分離溝４１Ｄと同等である。
図３（Ｂ）を参照して、導電箔４０の表面および裏面を同時にエッチングすることにより、分離溝を形成する。このエッチングは、エッチャントを導電箔４０にシャワーリングすることにより行うことができる。以下の説明では、導電箔４０の表面に形成される分離溝を第１の分離溝と呼び、導電箔４０の裏面に形成される分離溝を第２の分離溝と呼ぶ。また、これら分離溝の断面形状は湾曲した形状であり、後の工程にて封止樹脂との付着強度が強固になるメリットがある。
第１の分離溝４１Ａは、１つの回路装置を構成するユニット同士の境界線に設けられる分離溝であり、他の分離溝と比較するとその幅は広く形成されている。具体的には、第1の分離溝４１Ａの大きさは、例えば、幅が３００μｍであり深さが６０μｍ程度である。
第１の分離溝４１Ｂおよび４１Ｃは、１つのユニットの内部に構成される導電パターン１１同士を電気的に分離するために設けられる分離溝である。第１の分離溝４１Ｂおよび４１Ｃの大きさは、例えば幅が１５０μｍ程度であり深さが６０μｍ程度である。
第２の分離溝５１Ａ１および５１Ａ２は、上述した第１の分離溝４１Ａに対応する領域の導電箔４０の裏面に設けられた分離溝である。これらの分離溝５１Ａ１および５１Ａ２の幅は、導電箔４０の表面に設けられた分離溝よりも小さく形成される。具体的に、第２の分離溝５１Ａ１および５１Ａ２の幅は、例えば２０μｍから３０μｍ程度であり、深さも数十μｍ程度である。
第２の分離溝５１Ｂおよび５１Ｃは、上述した第１の分離溝４１Ｂおよび４１Ｃに対応する領域の導電箔４０の裏面に設けられた分離溝である。これら分離溝５１Ｂおよび５１Ｄの大きさは、上述した第２の分離溝５１Ａ１等と同等でよい。
図面にて右端付近に設けた第１の分離溝４１Ｄおよび第２の分離溝５１Ｄにより、導電箔４０を厚み方向に貫通するガイド孔４４が設けられている。このガイド孔４４は、以降の各工程にて導電箔４０の位置決めを行う際に用いられる。
本工程のエッチングは、ガイド孔４４が貫通される程度に行われる。このことから、第２の分離溝５１を広くした場合を考えると、例えば、第１の分離溝４１Ｃと第２の分離溝５１Ｃとが連通してしまう恐れがある。第１の分離溝４１Ｃと第２の分離溝５１Ｃとが連通してしまうと、各導電パターンが分離されて離散してしまう問題、樹脂封止の工程にて封止樹脂が連通する部分から外部に漏れてしまう問題等が発生する。これらのことから、本形態では、第２の分離溝５１Ａ１〜５１Ｃは、第２の分離溝５１Ｄよりも幅が狭く形成されている。従って、第２の分離溝５１は、第1の分離溝４１よりも浅い方が好適である。
エッチングレジスト３１の開口部３１の幅と、そこに形成される分離溝４１の深さとの関係について説明する。開口部３１の幅が広いと、そこを流れるエッチャントの流速が速くなる。従って、開口部３１の幅が広い箇所に形成される分離溝４１の深さは深くなる。それに対して、開口部３１が開口する幅が狭い場合を考えると、エッチャントの流動が悪くなる。このことから、反応したエッチャントが滞留することでエッチングの進行が阻害されている。また、有る幅以上の開口部３１が形成された場合を考えると、形成される分離溝４１の深さは均一になる。
図３（Ｃ）を参照して、上記エッチングの工程にて形成された導電箔４０の平面的な構成を説明する。短冊状の導電箔４０には、多数のユニットが形成されるブロック４２が４〜５個離間して並べられる。各ブロック４２間にはスリット４３が設けられ、モールド工程等での加熱処理で発生する導電箔４０の応力を吸収する。また導電箔４０の上下周端にはガイド孔４４が一定の間隔で設けられ、各工程での位置決めに用いられる。本工程では、導電路１１を構成するための分離溝の他にも、上述したガイド孔４４およびスリット４３も同時に形成される。
図４を参照して、上記工程により形成された導電パターン１１の詳細を説明する。図４（Ａ）は導電箔４０の断面図であり、図４（Ｂ）は１つのブロック４２の表面を拡大した平面図であり、図４（Ｃ）１つのブロックの裏面を拡大した平面図である。この図に示す導電箔４０は、それ自体が価値を有する板状体である。即ち、エッチング設備を有する工場にてこの状態になるまで導電箔４０の加工を行う。そして、この導電箔４０を他の工場に輸送して下記に示す残りのプロセスを行う。このことにより、エッチング設備を有さない工場にても、下記のプロセスを行うことが可能となる。
図４（Ａ）を参照して、エッチングの工程が終了した後、第１のレジストＰＲ１および第２のレジストＰＲ２は剥離されて、導電箔４０の両主面は全面的に露出している。
図４（Ｂ）を参照して、１つのブロック４２の内部には、１つの回路装置を構成する複数個の導電パターン１１から成るユニット４５が形成されている。具体的には、４つのユニット４５がマトリックス状に２行２列に整列している。更に、格子状にブロック４５の内部を延在する第1の分離溝４１Ａにより各ユニット４５は分離されている。このユニット４５の個数は、ユニットの大きさ等に応じて増減させることができる。１つのユニット４５の内部では、各導電パターン１１は、第１の分離溝３１Ｂ、３１Ｃにより凸状に分離されている。
更に、後のダイシングの工程にて位置合わせを行うために、各ユニット４５の境界に位置する箇所には、合わせマーク４７が形成されている。この合わせマーク４７は、他の導電パターン１１と同様に、分離溝４１が形成されることにより凸状に突出している。そして、後の裏面エッチングを行う工程にて、封止を行う樹脂の裏面から外部に露出して、位置合わせを行うための視覚的認識箇所として用いられる。
図４（Ｃ）を参照して、導電箔４０の裏面には、上述した第1の分離溝よりも幅が狭い第２の分離溝５１等が形成されている。具体的には、各ユニット４５の間を延在するように、第２の分離溝５１Ａ１および５１Ａ２が格子状に延在している。第２の分離溝５１Ａ１および５１Ａ２の平面的な位置は、上述した第１の分離溝４１Ａの位置に対応している。またユニット４５の内部では、上述した第1の分離溝４１Ｂ、４１Ｃに対応した箇所に、第２の分離溝５１Ｂ、５１Ｃが形成されている。
本発明の第２の工程は、図５（Ａ）の断面図および図５（Ｂ）の平面図に示す如く、各ユニット４５の所望の導電パターン１１に回路素子１２を固着し、各ユニット４５の回路素子１２の電極と所望の導電パターン１１とを電気的に接続する接続手段を形成することにある。
回路素子１２としては、トランジスタ、ダイオード、ＩＣチップ等の半導体素子、チップコンデンサ、チップ抵抗等の受動素子である。また厚みが厚くはなるが、ＣＳＰ、ＢＧＡ等のフェイスダウンの半導体素子も実装できる。更に、本工程では、回路素子１２を導電パターン１１とを電気的に接続する金属細線１４を形成する。
本発明の第３の工程は、図６に示す如く、各ユニット４５の回路素子１２を一括して被覆し、分離溝４１に充填されるように封止樹脂１３でモールドすることにある。
本工程では、封止樹脂１３は回路素子１２および複数の導電パターン１１を被覆する。更に、導電パターン１１間の分離溝４１には封止樹脂１３が充填されて導電パターン１１側面の湾曲構造と嵌合して強固に結合する。そして封止樹脂１３により導電パターン１１が支持されている。また本工程では、トランスファーモールド、インジェクションモールド、またはディッピングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
本発明の第４の工程は、図７および図８に示す如く、各導電パターン１１を電気的に分離することにある。具体的には、第1の分離溝４１Ａ、４１Ｂ、４１Ｃに充填された封止樹脂１３が外部に露出するまで、導電箔４０を裏面から除去する。本形態では、ウェットエッチングにより、導電箔４０の除去を行う。導電箔４０の裏面を除去を行うための方法としては、２通りの方法が考えられる。第1の方法は、エッチングマスクとしてのレジストを用いて選択的に被覆してからエッチングを行う方法である。第２の方法は、エッチングマスクを用いずに導電箔４０を裏面からエッチングする方法である。
図７を参照して、上述した第1の方法を詳述する。図７（Ａ）はエッチングを行う前の導電箔４０の状態を示す断面図であり、図７（Ｂ）は本工程のエッチングをおこなった後の導電箔４０の状態を示す断面図である。
図７（Ａ）を参照して、導電箔４０の裏面に選択的にレジストＰＲ３を形成する。レジストＰＲ３には開口部が設けられ、各開口部からは、第２の分離溝５１Ａ１〜５１Ｃおよびその周辺部の導電箔４０の裏面が露出している。即ち、レジストＰＲ３に設けられる開口部の幅は、第２の分離溝よりも広く形成される。
また、第２の分離溝５１Ａ１および５１Ａ２については、レジストＰＲ３に設けた１つの開口部から両方の分離溝が露出している。このことにより、本工程のエッチングにより、１つの一体化した第２の分離溝５１Ａが形成される。しかしながら、個々の分離溝を個別にレジストＰＲ３から露出させることも可能である。
上記の様に形成されたレジストＰＲ３をエッチングマスクとして、導電箔４０のエッチングを行う。同図では、エッチングが進行する様子を点線にて表示している。レジストＰＲ３から露出する導電箔の裏面には、第２の分離溝５１Ａ１〜５１Ｃが形成されている。従って、本工程でのエッチングは、導電箔４０の厚み方向に優先的に進行する。
具体的には、導電箔４０の裏面から進行するエッチングにより、第1の分離溝４１Ａ〜４１Ｃに充填された封止樹脂１３が凸状に露出する。この程度までエッチングを行うことにより、各導電パターン１１の電気的分離を確実に行うことができる。
図７（Ｂ）を参照して、第1の分離溝４１Ａ〜４１Ｃに充填された封止樹脂１３が露出するまで、導電箔４０の裏面のエッチングを行う。本工程では、第２の分離溝５１Ａ１〜５１Ｃを裏面に設けることで、サイドエッチングの量を低減させたエッチングを行うことができる。従って、第２の分離溝５１を形成することが可能となる。このことから、分離溝が形成された箇所にて各導電パターン１１を確実に電気的に分離することが可能と成る。更に、サイドエッチングの量が小さくなることから、導電パターン１１の裏面の面積を大きくすることができる。更にまた、導電パターン１１の裏面に付着して形成される外部電極もまた、大きく形成することができる。更に、本工程により各々が分離された導電パターン１１は、従来例よりも厚く形成することが可能である。具体的には、導電パターン１１を１００μｍ程度以上に厚く形成することができる。
次に図８を参照して、エッチングマスクを用いずに導電箔４０を裏面から除去して各導電パターン１１を電気的に分離する第２の方法を説明する。図８（Ａ）はエッチングを行う前の導電箔４０の状態を示す断面図であり、図８（Ｂ）は本工程のエッチングを行った後の導電箔４０の状態を示す断面図である。
図８（Ａ）を参照して、上述した工程にて予め導電箔４０の裏面には第２の分離溝５１Ａ１〜５１Ｃが形成されている。従って、マスクを用いないで導電箔４０の裏面をエッチングした場合でも、これら第２の分離溝が形成された領域から優先的にエッチングが進行する。同図では、このエッチングが進行する様子を、点線で示している。この点線の状態から、第1の分離溝４１Ａ〜４１Ｃの下方に対応する領域のエッチングの進行量が、他の領域よりも多いことが解る。ここでも、第1の分離溝４１Ａ〜４１Ｃに充填された封止樹脂１２が凸状に露出するまでエッチングが行われる。
図８（Ｂ）を参照して、第1の分離溝４１Ａ〜４１Ｃに充填された封止樹脂が外部に露出するまで、導電箔４０の裏面のエッチングを行う。上述したように、第２の分離溝が設けられた領域からエッチングが優先的に進行することから、第1の分離溝から露出する封止樹脂よりも、導電パターン１１の裏面の方が外部に突出する構成となる。このような第２のエッチング方法でも、上述した第１の方法と同様の効果を奏することができる。また、従来例と比較すると、導電パターン１１の裏面に平坦な面を広く形成することができる。
上述工程が終了した後は、各ユニット４５の裏面をレジスト１６にて被覆した後に、レジスト１６から露出する導電パターン１１の裏面に外部電極１５を形成する。このことにより、図１に示すような断面形状を得る。
本発明の第５の工程は、図９に示す如く、封止樹脂１３を各ユニット４５毎にダイシングにより分離することにある。
本工程では、ダイシングブレード４９で各ユニット４５間のダイシングラインに沿って分離溝４１の封止樹脂１３をダイシングし、個別の回路装置に分離する。本工程では、ダイシングラインには分離溝４１に充填された封止樹脂１３しか存在しないので、ダイシングブレード６９の摩耗は少なく、金属バリも発生せず極めて正確な外形にダイシングできる特徴がある。詳述すると、各ユニット４５間に形成された第２の分離溝４１Ｂの中間部に沿って上記ダイシングは行われる。また、先工程にて形成された合わせマーク４７を視覚的に認識した後に、本工程の分割は行われる。
＜第３の実施の形態＞
本形態では、図１０および図１１を参照して、他の形態の回路装置の製造方法を説明する。本形態の回路装置の製造方法は、上述した第２の実施の形態と基本的には同様であり、相違点は、導電パターン１１および第1の分離溝４１を被覆する被覆樹脂６１が形成される点にある。この相違点を中心に以下にて本形態の回路装置の製造方法を説明する。
図１０（Ａ）を参照して、表面に第1の分離溝４１が形成され、裏面に第２の分離溝４２が形成された導電箔４０を用意する。ここでは、表面に３つの第1の分離溝４１Ａ〜４１Ｃが形成され、これらの第1の分離溝４１の位置に対応した導電箔４０の裏面に第２の分離溝５１が形成されている。これら分離溝の形成方法は、上述した第２の実施の形態と同様である。
図１０（Ｂ）を参照して、第1の分離溝４１を含めた導電箔４０の表面が覆われるように被覆樹脂６１を形成する。被覆樹脂６１の形成方法としては、半固形状の樹脂を導電箔４０の表面に塗布する方法と、シート状の樹脂膜を導電箔４０の表面に積層させる方法との２つの方法が考えられる。更に、電気的接続領域となる領域の導電箔４０の表面が露出するように、開口部６２を形成する。
図１０（Ｃ）を参照して、前工程にて形成された被覆樹脂６１の表面に接着剤を介して回路素子１２を固着する。ここでは、ＬＳＩである１つの回路素子１２が固着されているが、他の種類の回路素子を複数個固着させることも可能である。被覆樹脂６１から露出する部分の導電箔４０の表面は、金属細線１４を介して回路素子１２と電気的に接続される。更に、回路素子１２および金属細線１４が被覆されるように封止樹脂１３を形成する。
続いて、図１１を参照して、導電箔４０を裏面から除去することで、第1の分離溝４１に充填された被覆樹脂６１を外部に露出させて、各導電パターン１１を電気的に分離する。
図１１（Ａ）では、導電箔４０の裏面に選択的にレジストＰＲ３を形成して、導電箔４０のエッチングを行っている。また、図１１（Ｂ）では、マスク無しのエッチングを行うことで、各導電パターン１１の分離を行っている。ここでも、第1の分離溝４１Ａ〜４１Ｃに充填された封止樹脂１２が凸状に露出するまで、導電箔４０のエッチングを行っている。他の工程は、上述した第２の実施の形態と同様である。
本工程に依れば、回路素子１２の下方に電極が設けられる。また、図１や図２に示した回路装置と同様に、金属細線１４の下方を延在する配線部１１Ｃを本形態の製造方法により製造される回路装置に内蔵させることもできる。更に、本形態では、分離溝４１に充填された被覆樹脂６１が裏面から外部に露出している。
本発明の製造方法により製造される回路装置を示す平面図（Ａ）、断面図（Ｂ）である。 本発明の製造方法により製造される回路装置を示す平面図である。 本発明の回路装置の製造方法を示す断面図（Ａ）、断面図（Ｂ）、平面図（Ｃ）である。 本発明の回路装置の製造方法を示す断面図（Ａ）、平面図（Ｂ）、平面図（Ｃ）である。 本発明の回路装置を示す断面図（Ａ）、平面図（Ｂ）である。 本発明の回路装置の製造方法を示す断面図である。 本発明の回路装置の製造方法を示す断面図（Ａ）、断面図（Ｂ）である。 本発明の回路装置の製造方法を示す断面図（Ａ）、断面図（Ｂ）である。 本発明の回路装置の製造方法を示す平面図である。 本発明の回路装置の製造方法を示す断面図（Ａ）、断面図（Ｂ）、断面図（Ｃ）である。 本発明の回路装置の製造方法を示す断面図（Ａ）、断面図（Ｂ）である。 従来の回路装置を示す断面図である。 従来の回路装置を示す断面図（Ａ）、断面図（Ｂ）である。
符号の説明
１０ 回路装置
１１ 導電パターン
１２ 回路素子
１３ 封止樹脂
１４ 金属細線
１５ 外部電極
１６ レジスト
４０ 導電箔
４１Ａ〜４１Ｄ 第1の分離溝
４２ ブロック
４３ スリット
４４ ガイド孔
４５ ユニット
５１Ａ〜５１Ｄ 第２の分離溝

Claims (12)

  1. 導電箔を用意する工程と、
    前記導電箔の表面に、第１の分離溝を形成することで、凸状の導電パターンを形成する工程と、
    前記第１の分離溝に対応する箇所の前記導電箔の裏面に、前記第１の分離溝の幅よりも小さく、且つ前記第１の分離溝の深さよりも浅い第２の分離溝を設ける工程と、
    前記導電パターンに電気的に回路素子を接続する工程と、
    前記第１の分離溝に充填されて前記回路素子を被覆するように封止樹脂を形成する工程と、
    前記第１の分離溝に充填された前記封止樹脂が露出するまで前記導電箔の裏面をウェットエッチングする工程とを有する回路装置の製造方法であり、
    前記第２の分離溝が設けられた所の前記導電箔から、前記導電箔の厚み方向に、優先的に前記ウェットエッチングを進行させる事を特徴とする回路装置の製造方法。
  2. 表面に第１の分離溝により凸状の導電パターンが形成され、前記第１の分離溝に対応する箇所の裏面に第２の分離溝が形成され、前記第２の分離溝の幅は、前記第１の分離溝の幅よりも小さく、且つ前記第２の分離溝の深さは、前記第１の分離溝の深さよりも浅く設けられた導電箔を用意する工程と、
    前記導電パターンに電気的に回路素子を接続する工程と、
    前記第１の分離溝に充填されて前記回路素子を被覆するように封止樹脂を形成する工程と、
    前記第１の分離溝に充填された前記封止樹脂が露出するまで前記導電箔の裏面をウェットエッチングする回路装置の製造方法であり、
    前記第２の分離溝が設けられた所の前記導電箔から、前記導電箔の厚み方向に、優先的に前記ウェットエッチングを進行させる事を特徴とする回路装置の製造方法。
  3. 前記第１の分離溝および前記第２の分離溝は、ウェットエッチングにより同時に形成されることを特徴とする請求項１または請求項２記載の回路装置の製造方法。
  4. 前記導電箔を厚み方向に貫通する貫通孔を設け、
    前記第１の分離溝、前記第２の分離溝および前記貫通孔は、ウェットエッチングにより同時に形成されることを特徴とする請求項１または請求項２記載の回路装置の製造方法。
  5. 前記導電箔の裏面の除去は、前記第２の分離溝が露出するように前記導電箔の裏面を選択的に被覆するエッチングマスクを介したウェットエッチングにより行うことを特徴とする請求項１または請求項２記載の回路装置の製造方法。
  6. 前記導電箔の裏面を全面的にウェットエッチングすることにより、前記第１の分離溝に充填された前記封止樹脂を露出させることを特徴とする請求項１または請求項２記載の回路装置の製造方法。
  7. 複数個の前記導電パターンにより１つの回路装置を構成するユニットが構成され、
    前記ユニットは、前記導電箔の表面に複数個が形成され、
    前記ユニット同士の間に設けられる前記第１の分離溝に対応する領域の前記導電箔の裏面には、複数の前記第２の分離溝を設けることを特徴とする請求項１または請求項２記載の回路装置の製造方法。
  8. 前記第1の分離溝を含んだ前記導電箔の表面を被覆樹脂にて被覆し、
    前記被覆樹脂から部分的に露出する前記導電パターンと前記回路素子とを電気的に接続することを特徴とする請求項１または請求項２記載の回路装置の製造方法。
  9. 少なくともアイランドおよび前記アイランドに近接して設けられたパッドを構成する複数の導電パターンと、前記アイランドに実装され、前記パッドと電気的に接続された回路素子と、前記導電パターンの裏面を露出させて前記回路素子および前記導電パターンを封止する封止樹脂とから成る回路装置に用いられる板状体であり、
    ハーフエッチングにより形成された第１の分離溝により凸状の導電パターンが表面に形成され、
    前記第1の分離溝に対応する領域の裏面に、第２の分離溝を具備し、
    前記第２の分離溝の幅は、前記第１の分離溝の幅よりも小さく、且つ前記第２の分離溝の深さは、前記第１の分離溝の深さよりも浅く設けられる事を特徴とした板状体。
  10. 複数の前記導電パターンにより１つの回路装置を構成するユニットが形成され、
    前記一主面には前記ユニットがマトリックス状に配置されることを特徴とする請求項９記載の板状体。
  11. 前記第１の分離溝は、実質的に同じ幅で形成されることを特徴とする請求項９または請求項１０に記載の板状体。
  12. パワー系の素子が固着される予定の前記導電パターンに隣接する前記第1の分離溝は、他の第1の分離溝よりも広く形成されることを特徴とする請求項９または請求項１０記載の板状体。
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TW094113629A TWI267153B (en) 2004-05-20 2005-04-28 Circuit device and manufacturing method for the same, plate shaped body
KR1020050039160A KR100680666B1 (ko) 2004-05-20 2005-05-11 회로 장치 및 그 제조 방법과 판상체
CNB2005100688436A CN100463127C (zh) 2004-05-20 2005-05-12 电路装置及其制造方法
US11/131,638 US7476972B2 (en) 2004-05-20 2005-05-17 Circuit device, manufacturing method thereof, and sheet-like board member

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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8163604B2 (en) * 2005-10-13 2012-04-24 Stats Chippac Ltd. Integrated circuit package system using etched leadframe
US7537965B2 (en) * 2006-06-21 2009-05-26 Delphi Technologies, Inc. Manufacturing method for a leadless multi-chip electronic module
TWI324815B (en) * 2006-12-28 2010-05-11 Advanced Semiconductor Eng Recyclable stamp device and recyclable stamp process for wafer bond
US7777310B2 (en) * 2007-02-02 2010-08-17 Stats Chippac Ltd. Integrated circuit package system with integral inner lead and paddle
US8018064B2 (en) * 2007-05-31 2011-09-13 Infineon Technologies Ag Arrangement including a semiconductor device and a connecting element
DE102007031490B4 (de) * 2007-07-06 2017-11-16 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleitermoduls
US8274176B2 (en) 2007-07-13 2012-09-25 Samsung Electronics Co., Ltd. Power supply apparatus
US8350407B2 (en) 2007-07-13 2013-01-08 Samsung Electronics Co., Ltd. High voltage power supply apparatus
US7807498B2 (en) * 2007-07-31 2010-10-05 Seiko Epson Corporation Substrate, substrate fabrication, semiconductor device, and semiconductor device fabrication
JP5109740B2 (ja) * 2008-03-18 2012-12-26 株式会社デンソー 電子装置およびその製造方法
KR100977209B1 (ko) * 2008-10-30 2010-08-20 윌테크놀러지(주) 공간 변환기, 공간 변환기를 포함하는 프로브 카드 및 공간변환기의 제조 방법
WO2010070964A1 (ja) * 2008-12-16 2010-06-24 株式会社村田製作所 回路モジュール及びその管理方法
JP5529494B2 (ja) * 2009-10-26 2014-06-25 株式会社三井ハイテック リードフレーム
US20110108966A1 (en) * 2009-11-11 2011-05-12 Henry Descalzo Bathan Integrated circuit packaging system with concave trenches and method of manufacture thereof
TWI420630B (zh) * 2010-09-14 2013-12-21 Advanced Semiconductor Eng 半導體封裝結構與半導體封裝製程
US8519519B2 (en) * 2010-11-03 2013-08-27 Freescale Semiconductor Inc. Semiconductor device having die pads isolated from interconnect portion and method of assembling same
US8501517B1 (en) 2012-04-09 2013-08-06 Freescale Semiconductor, Inc. Method of assembling pressure sensor device
KR101374145B1 (ko) * 2012-04-19 2014-03-19 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US9911685B2 (en) * 2012-11-09 2018-03-06 Amkor Technology, Inc. Land structure for semiconductor package and method therefor
KR20140060390A (ko) 2012-11-09 2014-05-20 앰코 테크놀로지 코리아 주식회사 반도체 패키지의 랜드 및 그 제조 방법과 이를 이용한 반도체 패키지 및 그 제조 방법
US9824958B2 (en) * 2013-03-05 2017-11-21 Infineon Technologies Austria Ag Chip carrier structure, chip package and method of manufacturing the same
KR101665242B1 (ko) 2015-03-20 2016-10-11 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 이의 제조 방법
CN107924883B (zh) * 2015-08-20 2020-07-14 三菱电机株式会社 电力用半导体装置
JP6709313B1 (ja) * 2019-05-31 2020-06-10 アオイ電子株式会社 半導体装置および半導体装置の製造方法
US11887916B2 (en) 2020-09-09 2024-01-30 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1122778A3 (en) * 2000-01-31 2004-04-07 Sanyo Electric Co., Ltd. Circuit device and manufacturing method of circuit device
JP3778773B2 (ja) 2000-05-09 2006-05-24 三洋電機株式会社 板状体および半導体装置の製造方法
JP2001250884A (ja) * 2000-03-08 2001-09-14 Sanyo Electric Co Ltd 回路装置の製造方法
JP3883784B2 (ja) 2000-05-24 2007-02-21 三洋電機株式会社 板状体および半導体装置の製造方法
JP3561683B2 (ja) * 2000-09-04 2004-09-02 三洋電機株式会社 回路装置の製造方法
JP3600131B2 (ja) 2000-09-04 2004-12-08 三洋電機株式会社 回路装置の製造方法
JP3609737B2 (ja) * 2001-03-22 2005-01-12 三洋電機株式会社 回路装置の製造方法
DE10341186A1 (de) * 2003-09-06 2005-03-31 Martin Michalk Verfahren und Vorrichtung zum Kontaktieren von Halbleiterchips

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