JP2001250884A - 回路装置の製造方法 - Google Patents

回路装置の製造方法

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foil
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則明 坂本
Yoshiyuki Kobayashi
義幸 小林
Junji Sakamoto
純次 阪本
Shigeaki Mashita
茂明 真下
Katsumi Okawa
克実 大川
Eiju Maehara
栄寿 前原
Yukitsugu Takahashi
幸嗣 高橋
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Abstract

(57)【要約】 【課題】 プリント基板、セラミック基板、フレキシブ
ルシート等が支持基板として回路素子が実装された回路
装置がある。しかしこれらの支持基板は、本来必要でな
く余分な材料である。しかも支持基板の厚みが、回路装
置を大型化にする問題もあった。 【解決手段】 第１の導電箔６０Ａに分離溝５４を形成
した後、回路素子を実装し、この積層導電箔６０を支持
基板として絶縁性樹脂５０を被着し、反転した後、今度
は絶縁性樹脂５０を支持基板として第２の導電箔６０Ｂ
をエッチングして導電路として分離している。従って支
持基板を採用することなく、導電路５１、回路素子５２
が絶縁性樹脂５０に支持された回路装置が実現できる。
しかも回路には絶対必要となる配線の抜けも防止でき
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、回路装置の製造方
法に関し、特に薄型の回路装置の製造方法に関するもの
である。
【０００２】
【従来の技術】従来、電子機器にセットされる回路装置
は、携帯電話、携帯用のコンピューター等に採用される
ため、小型化、薄型化、軽量化が求められている。
【０００３】例えば、回路装置として半導体装置を例に
して述べると、一般的な半導体装置として、従来通常の
トランスファーモールドで封止されたパッケージ型半導
体装置がある。この半導体装置１は、図２４のように、
プリント基板ＰＳに実装される。
【０００４】またこのパッケージ型半導体装置１は、半
導体チップ２の周囲を樹脂層３で被覆し、この樹脂層３
の側部から外部接続用のリード端子４が導出されたもの
である。
【０００５】しかしこのパッケージ型半導体装置１は、
リード端子４が樹脂層３から外に出ており、全体のサイ
ズが大きく、小型化、薄型化および軽量化を満足するも
のではなかった。
【０００６】そのため、各社が競って小型化、薄型化お
よび軽量化を実現すべく、色々な構造を開発し、最近で
はＣＳＰ（チップサイズパッケージ）と呼ばれる、チッ
プのサイズと同等のウェハスケールＣＳＰ、またはチッ
プサイズよりも若干大きいサイズのＣＳＰが開発されて
いる。
【０００７】図２５は、支持基板としてガラスエポキシ
基板５を採用した、チップサイズよりも若干大きいＣＳ
Ｐ６を示すものである。ここではガラスエポキシ基板５
にトランジスタチップＴが実装されたものとして説明し
ていく。
【０００８】このガラスエポキシ基板５の表面には、第
１の電極７、第２の電極８およびダイパッド９が形成さ
れ、裏面には第１の裏面電極１０と第２の裏面電極１１
が形成されている。そしてスルーホールＴＨを介して、
前記第１の電極７と第１の裏面電極１０が、第２の電極
８と第２の裏面電極１１が電気的に接続されている。ま
たダイパッド９には前記ベアのトランジスタチップＴが
固着され、トランジスタのエミッタ電極と第１の電極７
が金属細線１２を介して接続され、トランジスタのベー
ス電極と第２の電極８が金属細線１２を介して接続され
ている。更にトランジスタチップＴを覆うようにガラス
エポキシ基板５に樹脂層１３が設けられている。
【０００９】前記ＣＳＰ６は、ガラスエポキシ基板５を
採用するが、ウェハスケールＣＳＰと違い、チップＴか
ら外部接続用の裏面電極１０、１１までの延在構造が簡
単であり、安価に製造できるメリットを有する。
【００１０】また前記ＣＳＰ６は、図２４のように、プ
リント基板ＰＳに実装される。プリント基板ＰＳには、
電気回路を構成する電極、配線が設けられ、前記ＣＳＰ
６、パッケージ型半導体装置１、チップ抵抗ＣＲまたは
チップコンデンサＣＣ等が電気的に接続されて固着され
る。
【００１１】そしてこのプリント基板で構成された回路
は、色々なセットの中に取り付けられる。
【００１２】つぎに、このＣＳＰの製造方法を図２６お
よび図２７を参照しながら説明する。尚、図２７では、
中央のガラエポ／フレキ基板と題するフロー図を参照す
る。
【００１３】まず基材（支持基板）としてガラスエポキ
シ基板５を用意し、この両面に絶縁性接着剤を介してＣ
ｕ箔２０、２１を圧着する。（以上図２６Ａを参照）続
いて、第１の電極７，第２の電極８、ダイパッド９、第
１の裏面電極１０および第２の裏面電極１１対応するＣ
ｕ箔２０、２１に耐エッチング性のレジスト２２を被覆
し、Ｃｕ箔２０、２１をパターニングする。尚、パター
ニングは、表と裏で別々にしても良い（以上図２６Ｂを
参照）続いて、ドリルやレーザを利用してスルーホール
ＴＨのための孔を前記ガラスエポキシ基板に形成し、こ
の孔にメッキを施し、スルーホールＴＨを形成する。こ
のスルーホールＴＨにより第１の電極７と第１の裏面電
極１０、第２の電極８と第２の裏面電極１０が電気的に
接続される。（以上図２６Ｃを参照）更に、図面では省
略をしたが、ボンデイングポストと成る第１の電極７，
第２の電極８にＮｉメッキを施すと共に、ダイボンディ
ングポストとなるダイパッド９にＡｕメッキを施し、ト
ランジスタチップＴをダイボンディングする。
【００１４】最後に、トランジスタチップＴのエミッタ
電極と第１の電極７、トランジスタチップＴのベース電
極と第２の電極８を金属細線１２を介して接続し、樹脂
層１３で被覆している。（以上図２６Ｄを参照）そして
必要により、ダイシングして個々の電気素子として分離
している。図２６では、ガラスエポキシ基板５に、トラ
ンジスタチップＴが一つしか設けられていないが、実際
は、トランジスタチップＴがマトリックス状に多数個設
けられている。そのため、最後にダイシング装置により
個別に分離されている。
【００１５】以上の製造方法により、支持基板５を採用
したＣＳＰ型の電気素子が完成する。この製造方法は、
支持基板としてフレキシブルシートを採用しても同様で
ある。
【００１６】一方、セラミック基板を採用した製造方法
を図２７左側のフローに示す。支持基板であるセラミッ
ク基板（グリーンシート）を用意した後、スルーホール
を形成し、その後、導電ペーストを使い、表と裏の電極
を印刷し、焼結している。その後、前製造方法の樹脂層
を被覆するまでは図２６の製造方法と同じであるが、セ
ラミック基板は、非常にもろく、フレキシブルシートや
ガラスエポキシ基板と異なり、直ぐに欠けてしまうため
金型を用いたモールドができない問題がある。そのた
め、封止樹脂をポッティングし、硬化した後、封止樹脂
を平らにする研磨を施し、最後にダイシング装置を使っ
て個別分離している。
【００１７】
【発明が解決しようとする課題】図２５に於いて、トラ
ンジスタチップＴ、接続手段７〜１２および樹脂層１３
は、外部との電気的接続、トランジスタの保護をする上
で、必要な構成要素であるが、これだけの構成要素で小
型化、薄型化、軽量化を実現する電気回路素子を提供す
るのは難しかった。
【００１８】また、支持基板となるガラスエポキシ基板
５は、前述したように本来不要なものである。しかし製
造方法上、電極を貼り合わせるため、支持基板として採
用しており、このガラスエポキシ基板５を無くすことが
できなかった。
【００１９】そのため、このガラスエポキシ基板５を採
用することによって、コストが上昇し、更にはガラスエ
ポキシ基板５が厚いために、回路装置として厚くなり、
小型化、薄型化、軽量化に限界があった。
【００２０】更に、ガラスエポキシ基板やセラミック基
板では必ず両面の電極を接続するスルーホール形成工程
が不可欠であり、製造工程も長くなる問題もあった。
【００２１】図２８は、ガラスエポキシ基板、セラミッ
ク基板または金属基板等に形成されたパターン図を示す
ものである。このパターンは、一般にＩＣ回路が形成さ
れており、トランジスタチップ２１、ＩＣチップ２２、
チップコンデンサ２３および／またはチップ抵抗２４が
実装されている。このトランジスタチップ２１やＩＣチ
ップ２２の周囲には、配線２５と一体となったボンディ
ングパッド２６が形成され、金属細線２８を介してチッ
プ２１、２２とボンディングパッド２６が電気的に接続
されている。また配線２９は、外部リードパッド３０と
一体となり形成されている。これらの配線２５、２９
は、基板の中を曲折しながら延在され、必要によっては
ＩＣチップの中で一番細く形成されている。従って、こ
れらの細い配線は、基板との接着面積が非常に狭く、配
線が剥がれたり、反ったりする問題があった。またボン
ディングパッド２６は、パワー用のボンディングパッド
と小信号用のボンディングパッドがあり、特に小信号用
のボンディングパッドは、接着面積が小さく、膜剥がれ
の原因となっていた。
【００２２】更には、外部リードパッド３０には、外部
リードが固着されるが、外部リードに加えられる外力に
より、外部リードパッド３０が剥がれる問題もあった。
【００２３】
【課題を解決するための手段】本発明は、前述した多く
の課題に鑑みて成され、第１に、所定の形状にパターニ
ングされた導電路を導電箔で支持し、所望の回路素子を
所望の前記導電路上に電気的に接続して固着し、前記回
路素子および前記導電路を絶縁性樹脂で被覆し、少なく
とも前記導電路に対応する部分を除いた前記導電箔を除
去することで解決するものである。
【００２４】本製造方法により、スルーホールを不要に
できると同時に、導電箔を支持基板且つ導電路となるよ
うに活用し、構成要素を最小限にし、且つ導電路が前記
絶縁性樹脂から抜けない構造としている。
【００２５】第２に、第１の導電箔の裏面に第２の導電
箔が積層された積層導電箔を用意する工程と、少なくと
も導電路と成る領域を除いた前記第１の導電箔に分離溝
を形成して第１の導電路を形成する工程と、所望の回路
素子を所望の前記第１の導電路上に電気的に接続して固
着する工程と、前記回路素子および前記第１の導電路を
被覆し、前記分離溝に充填されるように絶縁性樹脂でモ
ールドする工程と、前記分離溝に対応する部分の前記第
２の導電箔を除去し、前記第１の導電路の裏面に第２の
導電路を形成する工程とを具備することで解決するもの
である。
【００２６】第２の導電箔を第１の導電路を形成する際
のエッチングストッパーとして活用すると共に第１の導
電路がバラバラになることを防止している。しかも最終
的には第２の導電路として使用している。また分離溝に
充填された絶縁性樹脂により導電路を一体に支持し、導
電路の抜けを防止している。もちろんスルーホールも不
要にできる。
【００２７】第３に、第１の導電箔の裏面に第２の導電
箔が積層された積層導電箔を用意する工程と、前記第１
の導電箔表面の少なくとも導電路となる領域に耐食性の
導電被膜を形成する工程と、少なくとも導電路となる領
域を除いた前記第１の導電箔に分離溝を形成して第１の
導電路を形成する工程と、所望の回路素子を所望の前記
第１の導電路上に固着する工程と、前記回路素子の電極
と前記第１の導電路を電気的に接続する接続手段を形成
する工程と前記回路素子、前記接続手段および前記第１
の導電路を被覆し、前記分離溝に充填されるように絶縁
性樹脂でモールドする工程と、前記分離溝を設けていな
い前記第２の導電箔を除去し、前記第１の導電路の裏面
に第２の導電路を形成する工程とを具備することで解決
するものである。
【００２８】第２の導電箔を第１の導電路を形成する際
のエッチングストッパーとして活用すると共に第１の導
電路がバラバラになることを防止している。しかも最終
的には第２の導電路として使用している。また導電被膜
を採用することで導電路の表面にひさしを形成し、この
ひさしを被覆し且つ分離溝に充填される絶縁性樹脂によ
り、導電路の抜けを防止している。もちろんスルーホー
ルも不要にできる。
【００２９】第４に、第１の導電箔の裏面に第２の導電
箔が積層された積層導電箔を用意する工程と、少なくと
も導電路と成る領域を除いた前記第１の導電箔に、分離
溝を形成して導電路を形成する工程と、所望の回路素子
を所望の前記導電路上に固着する工程と、前記回路素子
の電極と前記第１の導電路を電気的に接続する接続手段
を形成する工程と前記回路素子、前記接続手段および前
記第１の導電路を被覆し、前記分離溝に充填されるよう
に絶縁性樹脂でモールドする工程と、前記分離溝を設け
ていない前記第２の導電箔を除去し、前記第１の導電路
の裏面に第２の導電路を形成する工程と、前記絶縁性樹
脂を切断して個別の回路装置に分離する工程とを具備す
ることで解決するものである。
【００３０】第５に、第１の導電箔の裏面に第２の導電
箔が積層された積層導電箔を用意する工程と、前記第１
の導電箔表面の少なくとも導電路となる領域に耐食性の
導電被膜を形成する工程と、少なくとも導電路と成る領
域を除いた前記第１の導電箔に、分離溝を形成して導電
路を形成する工程と、所望の回路素子を所望の前記導電
路上に固着する工程と、前記回路素子の電極と前記第１
の導電路を電気的に接続する接続手段を形成する工程と
前記回路素子、前記接続手段および前記第１の導電路を
被覆し、前記分離溝に充填されるように絶縁性樹脂でモ
ールドする工程と、前記分離溝を設けていない前記第２
の導電箔を除去し、前記第１の導電路の裏面に第２の導
電路を形成する工程と、前記絶縁性樹脂を切断して個別
の回路装置に分離する工程とを具備することで解決する
ものである。
【００３１】
【発明の実施の形態】回路装置を説明する第１の実施の
形態まず本発明の回路装置について図１を参照しながら
その構造について説明する。
【００３２】図１には、絶縁性樹脂５０に埋め込まれた
導電路５１を有し、前記導電路５１上には回路素子５２
が固着され、前記絶縁性樹脂５０で導電路５１を支持し
て成る回路装置５３が示されている。
【００３３】本構造は、回路素子５２Ａ、５２Ｂ、複数
の第１の導電路５１Ａ〜５１Ｃと、この第１の導電路５
１Ａ〜５１Ｃを埋め込む絶縁性樹脂５０の３つの材料で
主に構成され、第１の導電路５１Ａ〜５１Ｃの間には、
この絶縁性樹脂５０で充填された分離溝５４が設けられ
る。そして絶縁性樹脂５０により前記第１の導電路５１
Ａ〜５１Ｃが支持されている。更に詳しくは、前記導電
路５１の実質殆どは、積層構造で成り、第１の導電路５
１Ａと第２の導電路５１Ｓ、第１の導電路５１Ｂと第２
の導電路５１Ｔおよび第１の導電路５１Ｃと第２の導電
路５１Ｕが積層されている。
【００３４】絶縁性樹脂としては、エポキシ樹脂等の熱
硬化性樹脂、ポリイミド樹脂、ポリフェニレンサルファ
イド等の熱可塑性樹脂を用いることができる。また絶縁
性樹脂は、金型を用いて固める樹脂、ディップ、塗布を
して被覆できる樹脂であれば、全ての樹脂が採用でき
る。
【００３５】また積層導電箔は、上層の第１の導電路が
Ｃｕ（またはＡｌ）を主材料とし、下層の第２の導電路
がＡｌ（またはＣｕ）を主材料とする構造が一例として
あげられる。
【００３６】また回路素子５２の接続手段は、金属細線
５５Ａ、ロウ材から成る導電ボール、扁平する導電ボー
ル、半田等のロウ材５５Ｂ、Ａｇペースト等の導電ペー
スト５５Ｃ、導電被膜または異方性導電性樹脂等であ
る。これら接続手段は、回路素子５２の種類、回路素子
５２の実装形態で選択される。例えば、ベアの半導体素
子であれば、表面の電極と導電路５１との接続は、金属
細線が選択され、ＣＳＰ、フリップチップ等であれば半
田ボールや半田バンプが選択される。またチップ抵抗、
チップコンデンサは、半田５５Ｂが選択される。またパ
ッケージされた回路素子、例えばＢＧＡやパッケージ型
の半導体素子等を導電路５１に実装しても問題はなく、
これを採用する場合、接続手段は半田が選択される。
【００３７】また回路素子と導電路５１Ａとの固着は、
電気的接続が不要であれば、絶縁性接着剤が選択され、
また電気的接続が必要な場合は、導電被膜が採用され
る。ここでこの導電被膜は、少なくとも一層あればよ
い。
【００３８】この導電被膜として考えられる材料は、Ｎ
ｉ、Ａｇ、Ａｕ、ＰｔまたはＰｄ等であり、蒸着、スパ
ッタリング、ＣＶＤ等の低真空、または高真空下の被
着、メッキまたは導電ペーストの焼結等により被覆され
る。
【００３９】例えばＡｇは、Ａｕと接着するし、ロウ材
とも接着する。よってチップ裏面にＡｕ被膜が被覆され
ていれば、そのままＡｇ被膜、Ａｕ被膜、半田被膜を導
電路５１Ａに被覆することによってチップを熱圧着で
き、また半田等のロウ材を介してチップを固着できる。
ここで、前記導電被膜は複数層に積層された導電被膜の
最上層に形成されても良い。例えば、Ｃｕの導電路５１
Ａの上には、Ｎｉ被膜、Ａｕ被膜の二層が順に被着され
たもの、Ｎｉ被膜、Ｃｕ被膜、半田被膜の三層が順に被
着されたもの、Ａｇ被膜、Ｎｉ被膜の二層が順に被覆さ
れたものが形成できる。尚、これら導電被膜の種類、積
層構造は、これ以外にも多数あるが、ここでは省略をす
る。
【００４０】本回路装置は、回路素子５２を被覆し且つ
前記導電路５１Ａ〜５１Ｃの間の前記分離溝５４に充填
されて一体に支持する絶縁性樹脂５０を有している。
【００４１】この導電路５１間は、分離溝５４となり、
ここに絶縁性樹脂５０が充填されることで、お互いの絶
縁がはかれるメリットを有する。
【００４２】また、回路素子５２を被覆し且つ導電路５
１Ａ〜５１Ｃの間の分離溝５４に充填され第２の導電路
５１Ｓ〜５１Ｕを露出して一体に支持する絶縁性樹脂５
０を有している。
【００４３】この第２の導電路を露出することにより、
第２の導電路の裏面が外部との接続を可能にし、図２５
の如き従来構造のスルーホールＴＨを不要にできる特徴
を有する。
【００４４】しかも回路素子がロウ材、Ａｕ、Ａｇ等の
導電被膜を介して直接固着されているため、回路素子５
２Ａから発生する熱を導電路５１Ａを介して実装基板に
伝えることができる。特に放熱により、駆動電流の上昇
等の特性改善が可能となる半導体チップに有効である。
【００４５】図１は、複数の回路素子でＩＣ回路を構成
するものであり、特に回路素子と回路素子を接続する導
電路は、配線として機能しているが、図１Ｂの如く、実
質ランド状の形状となっている。しかし実際の形状は、
図２や図２８の如く、より複雑なものである。回路装置
を説明する第２の実施の形態次に図２に示された回路装
置５３を説明する。
【００４６】本構造は、導電路５１として配線Ｌ１〜Ｌ
３が形成されており、それ以外は、図１の構造と実質同
一である。よってこの配線Ｌ１〜Ｌ３について説明す
る。
【００４７】前述したように、ＩＣ回路には、小規模の
回路から大規模な回路まである。しかしここでは、図面
の都合もあり、小規模な回路を図２Ａに示す。この回路
は、オーディオの増幅回路に多用され、差動増幅回路と
カレントミラー回路が接続されたものである。前記差動
増幅回路は、図２Ａの如く、ＴＲ１とＴＲ２で構成さ
れ、前記カレントミラー回路は、ＴＲ３とＴＲ４で主に
構成されている。
【００４８】図２Ｂは、図２Ａの回路を本回路装置に実
現した時の平面図であり、図２Ｃは、図２ＢのＡ−Ａ線
に於ける断面図、図２Ｄは、Ｂ−Ｂ線に於ける断面図で
ある。図２Ｂの左側には、ＴＲ１とＴＲ３が実装される
ダイパッド５１Ａが設けられ、右側にはＴＲ２とＴＲ４
が実装されるダイパッド５１Ｄが設けられている。この
ダイパッド５１Ａ、５１Ｄの上側には、外部接続用の電
極５１Ｂ、５１Ｅ〜５１Ｇが設けられ、下側には、５１
Ｃ、５１Ｈ〜５１Ｊが設けられている。尚、Ｂ、Ｅは、
ベース電極、エミッタ電極を示すものである。そしてＴ
Ｒ１のエミッタとＴＲ２のエミッタが共通接続されてい
るため、配線Ｌ２が電極５１Ｅ、５１Ｇと一体となって
形成されている。またＴＲ３のベースとＴＲ４のベー
ス、ＴＲ３のエミッタとＴＲ４のエミッタが共通接続さ
れているため、配線Ｌ１が電極５１Ｃ、５５Ｊと一体と
なって設けられ、配線Ｌ３が電極５５Ｈ、５５Ｉと一体
となって設けられている。
【００４９】この配線Ｌ１〜Ｌ３は、特徴を有し、図２
８で説明すれば、配線２５、配線２９がこれに該当する
ものである。この配線は、本回路装置の集積度により異
なるが、幅は、２５μｍ〜と非常に狭いものである。
尚、この２５μｍの幅は、ウェットエッチングを採用し
た場合の数値であり、ドライエッチングを採用すれば、
この幅は更に狭くできる。
【００５０】図２Ｄからも明らかなように、配線Ｌ１を
構成する第１の導電路５１Ｋは、絶縁性樹脂５０に配線
が埋め込まれているため、図２４〜図２８の様に、たん
に支持基板に配線が貼り合わされているのとは異なり、
配線の抜け、反りを防止することが可能となる。特に、
後述する製造方法から明らかな様に、第１の導電路の側
面が粗面で成る事、第１の導電路の表面にひさしが形成
されている事等により、アンカー効果が発生し、絶縁性
樹脂から前記導電路が抜けない構造となる。尚ひさしを
有する構造は、図８に於いて説明する。
【００５１】また外部接続用の電極５１Ｂ、５１Ｃ、５
５１Ｅ〜５１Ｊは、前述したとおり絶縁性樹脂で埋め込
まれているため、固着された外部リードから外力が加わ
っても、剥がれずらい構造となる。ここで抵抗Ｒ１とコ
ンデンサＣ１は、省略されているが、第１の導電路に実
装しても良い。また後の実装構造の実施の形態に於いて
説明するが、本回路装置の裏面に実装しても良いし、実
装基板側に実装しても良い。 回路装置を説明する第３の実施の形態 次に図８に示された回路装置５６を説明する。
【００５２】本構造は、第１の導電路５１Ａ〜５１Ｃの
表面に導電被膜５７が形成されており、それ以外は、図
１や図２の構造と実質同一である。よってここでは、こ
の導電被膜５７を中心に説明する。
【００５３】第１の特徴は、第１の導電路５１Ａ〜５１
Ｃを構成する材料（以下第１の材料と呼ぶ）と異なる第
２の材料によりアンカー効果を持たせている点である。
第２の材料によりひさし５８が形成され、しかも第１の
導電路５１Ａ〜５１Ｃと被着したひさし５８が絶縁性樹
脂５０に埋め込まれているため、アンカー効果を発生
し、第１の導電路５１の抜けが防止できる構造となる。
【００５４】以上、３つの実施の形態は、複数の回路素
子が実装され、配線も含めて回路を構成した回路装置で
説明してきたが、本発明は、図２１、図２２の如く、一
つの回路素子（半導体素子または受動素子）が封止され
て構成された回路装置でも実施可能である。図２１で
は、一例としてＣＳＰ等のフェイスダウン型の素子が実
装された回路装置を示し、または図２２では、チップ抵
抗、チップコンデンサ等の受動素子が封止された回路装
置を示した。更には、２つの導電路間に金属細線を接続
し、これが封止されたものでも良い。これはフューズと
して活用できる。
【００５５】回路装置の製造方法を説明する第１の実施
の形態 次に図３〜図７および図１を使って回路装置５３の製造
方法について説明する。
【００５６】まず図３の如く、シート状の積層導電箔６
０を用意する。この積層導電箔６０は、第１の導電箔６
０Ａと第２の導電箔６０Ｂが積層されているものであ
る。
【００５７】ここで重要なことは、両導電箔が選択的に
エッチングできる事、および抵抗値が低いことである。
また集積度を向上するためには、エッチングに於いてフ
ァィンパターンが形成できる事も重要である。例えば、
第１の導電箔６０Ａをエッチングによりパターニングす
る際、第２の導電箔６０Ｂは、エッチングストッパーと
して働くことが重要であり、また逆に第２の導電箔６０
Ｂをエッチングしてパターニングする際、第１の導電箔
６０Ａがエッチングされないことも重要である。
【００５８】例えば、抵抗値の低い材料として、Ｃｕ、
Ａｌ、Ａｕ、Ａｇ、Ｐｔ等があげられるが、コスト、加
工性を考慮するとＣｕとＡｌが適当である。Ｃｕは、抵
抗値が低くコストも安いため、最も採用されている材料
であり、ウェットエッチングが可能な材料である。従っ
てコストと低抵抗値を求める場合は、このＣｕを第１の
導電箔６０Ａとして採用する事がよい。しかしドライエ
ッチングしずらい材料である。一方、Ａｌは、半導体Ｉ
Ｃの配線に多用され、異方性エッチングが可能な材料で
ある。側壁をストレートでエッチングできるため、より
高密度に配線を形成することができる。従ってよりファ
インパターンを求める場合は、第１の導電箔６０Ａとし
てＡｌが採用されても良い。
【００５９】例えばＣｕを第１の導電箔として採用する
場合、Ａｌ箔を用意し、このＡｌ箔の表面にＣｕをメッ
キすれば、Ｃｕの厚みを調整できるため、よりファイン
パターンが可能となる。Ａｌを第１の導電箔６０Ａとし
て採用する場合、Ｃｕ箔を用意し、このＣｕ箔の上にＡ
ｌを蒸着やスパッタリングにより形成すれば、Ａｌの膜
厚が調整できる。更には、Ｃｌ２ガスやＣｌ２＋ＢＣｌ
３ガスで異方性エッチングが可能であるため、よりファ
インパターンが可能となる。
【００６０】以下、第２の導電箔６０Ｂとして１０μｍ
〜３００μｍのＡｌ箔を採用し、この上に第１の導電箔
６０Ａとして数μｍ〜２０μｍ程度にメッキされたＣｕ
を採用し、この積層導電箔６０を用いて説明していく。
【００６１】尚、シート状の積層導電箔６０は、所定の
幅でロール状に巻かれて用意され、これが後述する各工
程に搬送されても良いし、所定の大きさにカットされた
導電箔が用意され、後述する各工程に搬送されても良
い。続いて、少なくとも第１の導電路５１Ａ〜５１Ｃと
なる領域を除いた第１の導電箔６０Ａを除去する工程、
前記第１の導電箔６０Ａに回路素子５２を実装する工程
および前記除去工程により形成された分離溝６１および
積層導電箔６０に絶縁性樹脂５０を被覆し、回路素子を
封止する工程がある。
【００６２】まず、Ｃｕの第１の導電箔６０Ａの上に、
ホトレジスト（耐エッチングマスク）ＰＲを形成し、第
１の導電路５１Ａ〜５１Ｃとなる領域を除いた第１の導
電箔６０Ａが露出するようにホトレジストＰＲをパター
ニングする（以上図４を参照）。そして、前記ホトレジ
ストＰＲを介してエッチングすればよい（以上図５を参
照）。
【００６３】エッチングにより形成された分離溝６１
は、第２の導電箔６０Ｂを露出し、その側面は、粗面と
なるため絶縁性樹脂５０との接着性が向上される。特
に、図２Ｂや図２８に示した様に、配線は、細く形成さ
れるが、表裏を除いた側面は、前記粗面の為にアンカー
効果が発生し、配線の反り、抜けが防止できる構造を実
現できる。
【００６４】またこの分離溝６１の側壁は、模式的にス
トレートで図示しているが、除去方法により異なる構造
となる。この除去工程は、ウェットエッチング、ドライ
エッチング、レーザによる蒸発、ダイシングが採用でき
る。
【００６５】ウェットエッチングの場合、エッチャント
は、塩化第二鉄や塩化第二銅が主に採用され、前記導電
箔は、このエッチャントの中にディッピングされるか、
このエッチャントでシャワーリングされる。ここでウェ
ットエッチングは、一般に非異方性にエッチングされる
ため、側面は湾曲構造になる。また塩化第二鉄をエッチ
ャントとして採用すると、ＣｕよりもＡｌの方がエッチ
ングレートが速いため、Ａｌはエッチングストッパーと
して働かない。そのため、第１の導電路５１Ａ〜５１Ｃ
としてパターニングされた際、Ａｌの第２の導電箔６０
Ｂが、この第１の導電路５１Ａ〜５１Ｃを一体で支持で
きるように、その厚みを厚くする必要がある。
【００６６】またドライエッチングの場合は、異方性、
非異方性でエッチングが可能である。現在では、Ｃｕを
反応性イオンエッチングで取り除くことは不可能と言わ
れており、スパッタリングで取り除くことができる。ま
たまたスパッタエッチングの条件によって異方性、非異
方性でエッチングできる。異方性にすることにより、分
離溝６１の側面はストレートに形成される。
【００６７】ここでは、Ｃｕをエッチングし、Ａｌをエ
ッチングしないエッチャントを採用し、Ａｌがエッチン
グストッパーとなるエッチャントが好ましい。
【００６８】尚、図４に於いて、ホトレジストの代わり
にエッチング液に対して耐食性のある導電被膜を選択的
に被覆しても良い。導電路と成る部分に選択的に被着す
れば、この導電被膜がエッチング保護膜となり、レジス
トを採用することなく分離溝をエッチングできる。この
導電被膜として考えられる材料は、Ｎｉ、Ａｇ、Ａｕ、
ＰｔまたはＰｄ等である。しかもこれら耐食性の導電被
膜は、ダイパッド、ボンディングパッドとしてそのまま
活用できる特徴を有する。
【００６９】例えばＡｇ被膜は、Ａｕと接着するし、ロ
ウ材とも接着する。よってチップ裏面にＡｕ被膜が被覆
されていれば、そのまま第１の導電路５１Ａ上に形成さ
れたＡｇ被膜にチップを熱圧着でき、また半田等のロウ
材を介してチップを固着できる。またＡｇの導電被膜に
はＡｕ細線が接着できるため、ワイヤーボンディングも
可能となる。従ってこれらの導電被膜をそのままダイパ
ッド、ボンディングパッドとして活用できるメリットを
有する。
【００７０】続いて、図６の如く、分離溝６１が形成さ
れた第１の導電路５１Ａ、５１Ｂ、５１Ｃに回路素子５
２を電気的に接続して実装（固着）する工程がある。
【００７１】回路素子５２としては、トランジスタ、ダ
イオード、ＩＣチップ等の半導体素子、チップコンデン
サ、チップ抵抗等の受動素子である。またこれらの素子
は、ベアチップでも封止されたチップでも良い。厚みが
厚くはなるが、ＣＳＰ、ＢＧＡ等のフェイスダウン素子
（フリップチップとも呼ぶ）も実装できる。
【００７２】ここでは、ベアのトランジスタチップ５２
Ａが第１の導電路５１Ａにダイボンディングされる。ま
た、エミッタ電極と第１の導電路５１Ｂ、ベース電極と
第１の導電路５１Ｂが、熱圧着によるボールボンディン
グ法あるいは超音波によるウェッヂボンディング法等で
固着された金属細線５５Ａを介して接続される。またチ
ップコンデンサまたは受動素子が、半田等のロウ材また
はＡｇペースト等の導電ペースト５５Ｂを介して第１の
導電路５１Ｂと５１Ｃの間に実装され固着される。
【００７３】また図２８に示すパターンを本実施の形態
で応用した場合、ボンディングパッド２６は、そのサイ
ズが非常に小さいが、図５に示すように、第２の導電箔
６０Ｂと一体である。よってボンディングツールのエネ
ルギーを伝えることができ、ホンディング性も向上する
メリットを有する。またボンディング後の金属細線のカ
ットに於いて、金属細線をプルカットする場合がある。
この時は、ボンディングパッドが第２の導電箔６０Ｂと
一体で成るため、ボンディングパッドが浮いたりする現
象を無くせ、プルカット性も向上する。
【００７４】更に、図７に示すように、前記第１の導電
路５１Ａ〜５１Ｃおよび分離溝６１に絶縁性樹脂５０を
付着する工程がある。これは、トランスファーモール
ド、インジェクションモールド、ディッピングまたは塗
布により実現できる。樹脂材料としては、エポキシ樹脂
等の熱硬化性樹脂がトランスファーモールドで実現で
き、ポリイミド樹脂、ポリフェニレンサルファイド等の
熱可塑性樹脂はインジェクションモールドで実現でき
る。
【００７５】本実施の形態では、積層導電箔６０の表面
に被覆された絶縁性樹脂５０の厚さは、回路素子の最頂
部から約１００μｍ程度が被覆されるように調整されて
いる。この厚みは、強度を考慮して厚くすることも、薄
くすることも可能である。
【００７６】また第２の導電箔６０Ｂは、シートの状態
で維持しているため、第１の導電路５１Ａ〜５１Ｃとし
て個々に分離されていない。従ってシート状の積層導電
箔６０として一体で取り扱え、絶縁性樹脂をモールドす
る際、金型への搬送、金型への実装の作業が非常に楽に
なる特徴を有する。
【００７７】尚、ここの絶縁性樹脂５０を被覆する前
に、例えば半導体チップや金属細線の接続部を保護する
ためにシリコーン樹脂等をポッティングしても良い。続
いて、第２の導電箔６０Ｂの裏面を化学的および／また
は物理的に除き、導電路５１として分離する工程があ
る。この除く工程は、研磨、研削、エッチング、レーザ
の金属蒸発等により可能である。
【００７８】ここでは、水酸化ナトリウム等のアルカリ
液を採用してエッチングしている。前記水酸化ナトリウ
ムは、ＡｌはエッチングするがＣｕはエッチングしない
ため、第１の導電路５１Ａ〜５１Ｃを腐蝕することがな
い。
【００７９】この結果、絶縁性樹脂５０に第２の導電路
５１Ｓ〜５１Ｕが露出する構造となる。そして分離溝６
１の底部が露出し、図１の分離溝５４となる。またここ
で第２の導電箔６０Ｂを全て取り除いても良い。（以上
図７参照）最後に、必要によって露出した第２の導電路
５１Ｓ〜５１Ｕに半田等の導電材を被着し、図１の如く
回路装置として完成する。
【００８０】尚、導電路５１Ｓ〜５１Ｕの裏面に導電被
膜を被着する場合、図３の導電箔の裏面に、前もって導
電被膜を形成しても良い。この場合、導電路に対応する
部分に選択的に被着すれば良い。被着方法は、例えばメ
ッキである。またこの導電被膜は、エッチングに対して
耐性がある材料がよい。
【００８１】尚、本製造方法では、導電路６０にトラン
ジスタとチップ抵抗が実装されているだけであるが、こ
れを１単位としてマトリックス状に配置しても良いし、
図２や図２８の様な回路を１単位としてマトリックス状
に配置しても良い。この場合は、後述するようにダイシ
ング装置で個々に分離される。
【００８２】以上の製造方法によって、絶縁性樹脂５０
に第１の導電路５１Ａ〜５１Ｃが埋め込まれ、絶縁性樹
脂５０の裏面には第２の導電路５１Ｓ〜５１Ｕが露出し
た回路装置５３が実現できる。
【００８３】絶縁性樹脂５０は、導電路５１を埋め込む
材料として必要な材料であり、図２６の従来の製造方法
のように、不要な支持基板５を必要としない。従って、
最小限の材料で製造でき、コストの低減が実現できる特
徴を有する。（以上図１を参照） 回路装置の製造方法を説明する第２の実施の形態 再度図３〜図７および図１を使って回路装置５３の製造
方法について説明する。本実施の形態は、第１の導電箔
６０ＡとしてＡｌを採用し、第２の導電箔６０Ｂとして
Ｃｕを採用している点が前実施の形態と異なり、各製造
工程は、実質同一である。従って、異なる所を詳述し、
それ以外は省略する。
【００８４】この積層導電箔６０は、前実施の形態でも
説明したように、Ａｌ箔の上にＣｕ薄膜を施しても良い
し、Ｃｕ箔の上にＡｌ薄膜を形成しても良い。この薄膜
は、メッキ、蒸着、スパッタリング等で形成しても良い
し、箔の状態で用意し、積層して圧着しても良い。（以
上図３を参照） 続いて、積層導電箔６０の上に、ホトレジストＰＲを形
成し、導電路に対応する部分に前記ホトレジストＰＲが
残存するように形成する。（以上図４参照） 続いて、ホトレジストＰＲを介して第１の導電箔６０Ａ
をパターニングする。この工程に於いて、エッチャント
として水酸化ナトリウム等のアルカリ液が採用される。
この水酸化ナトリウムは、Ａｌをエッチングし、Ｃｕを
エッチングしないため、前実施の形態のように第２の導
電箔の厚みを考慮する必要がない。従ってＣｕから成る
第２の導電箔６０Ｂは、薄くすることも厚くすることも
可能である。またウェットエッチングであるため、その
側面は湾曲となる。またシャワーリングを行えば更に湾
曲となる。尚、Ｃｌ２ガスまたはＢＣｌ３＋Ｃｌ２ガス
を使って異方的にも非異方的にもドライエッチングでき
る（以上図５参照） 続いて回路素子５２を実装する工程がある。ここでは、
第１の導電路５１Ａ〜５１Ｃの表面にＡｇペーストを塗
布して焼結すれば、半導体チップの裏面に形成されたＡ
ｕとの接合が可能となり、またＡｌ、Ａｕの金属細線５
５Ａのボンディングも可能となる。またＡｇは半田等の
ロウ材との接着性も優れ、ロウ材５５Ｂを介した固着も
可能である。（以上図６参照） 続いて絶縁性樹脂５０を被覆する工程がある。詳細は、
前実施の形態と同様なので説明は省略する。
【００８５】続いて、第２の導電箔６０Ｂをパターニン
グする工程がある。ここでは、第２の導電路に対応する
部分が残るようにホトレジストＰＲをパターニングし、
塩化第二鉄、塩化第二銅または水酸化ナトリウム等のエ
ッチャントでエッチングする。好ましくは、Ｃｕをエッ
チングするが、Ａｌをエッチングしない選択性のあるエ
ッチャントが好ましい。（以上図７参照） 最後に、必要によって露出した第２の導電路５１Ｓ〜５
１Ｕに半田等の導電材を被着し、図１の如く回路装置と
して完成する。ここでこの導電材としてＡｇを採用して
も良い。この場合、図３の第２の導電箔６０Ｂの裏面に
Ａｇを全面にメッキしても良いし、部分メッキしても良
い。最終的には、第２の導電路５１Ｓ〜５１Ｕの裏面に
設けられたＡｇと実装基板のＣｕ配線がロウ材を介して
固着できる。回路装置の製造方法を説明する第３の実施
の形態 次に図９〜図１３、図８を使ってひさし５８を有する回
路装置５６の製造方法について説明する。尚、ひさしと
なる導電被膜（以下第２の材料と呼ぶ）７０が被着され
る以外は、第１の実施の形態（図１、図２）と実質同一
であるため、詳細な説明は省略する。
【００８６】まず図９の如く、第１の材料から成る第１
の導電箔６０Ａの上にエッチングレートの小さい第２の
材料７０が被覆された積層導電箔６０を用意する。
【００８７】例えばＣｕ箔の上にＮｉを被着すると、塩
化第二鉄または塩化第二銅でＣｕとＮｉが一度にエッチ
ングでき、エッチングレートの差によりＮｉがひさし５
８と成って形成されるため好適である。太い実線がＮｉ
から成る導電被膜７０であり、その膜厚は１〜１０μｍ
程度が好ましい。またＮｉの膜厚が厚い程、ひさし５８
が形成されやすい。
【００８８】また第２の材料は、第１の材料と選択エッ
チングできる材料を被覆しても良い。この場合、まず第
２の材料から成る被膜を第１の導電路５１Ａ〜５１Ｃの
形成領域に被覆するようにパターニングし、この被膜を
マスクにして第１の材料から成る第１の導電箔６０Ａを
エッチングすればひさし５８が形成できるからである。
第２の材料としては、Ａｌ、Ａｇ、Ａｕ等が考えられ
る。（以上図９を参照）続いて、少なくとも第１の導電
路５１Ａ〜５１Ｃとなる領域を除いた第１の導電箔６０
Ａを取り除く工程がある。
【００８９】図１０の如く、Ｎｉ７０の上に、ホトレジ
ストＰＲを形成し、第１の導電路５１Ａ〜５１Ｃとなる
領域を除いたＮｉ７０が露出するようにホトレジストＰ
Ｒをパターニングし、図１１の如く、前記ホトレジスト
を介してエッチングすればよい。
【００９０】前述したように塩化第二鉄、塩化第二銅の
エッチャント等を採用しエッチングすると、Ｎｉ７０の
エッチングレートがＣｕ６０のエッチングレートよりも
遅いため、エッチングが進むにつれてひさし５８がでて
くる。
【００９１】尚、前記分離溝６１が形成された第１の導
電路５１Ａ〜５１Ｃに回路素子５２を実装する工程（図
１２）、前記第１の導電路５１Ａ〜５１Ｃおよび分離溝
６１に絶縁性樹脂５０を被覆し、第２の導電箔６０Ｂを
化学的および／または物理的に除き、第２の導電路５１
Ｓ〜５１Ｕとして分離する工程（図１３）、および導電
路裏面に導電被膜を形成して完成までの工程（図８）
は、前製造方法と同一であるためその説明は省略する。
回路素子の製造方法を説明する第４の実施の形態続い
て、複数種類の回路素子、配線、ダイパッド、ボンディ
ングパッド等から成る導電路で構成されるＩＣ回路を一
単位としてマトリックス状に配置し、封止後に個別分離
して、ＩＣ回路を構成した回路装置とする製造方法を図
１４〜図２０を参照して説明する。尚、ここでは図２の
構造、特に図２Ｃの断面図に沿って説明して行く。また
本製造方法は、第１の実施の形態、第２の実施の形態と
殆どが同じであるため、同一の部分は簡単に述べる。
【００９２】まず図１４の如く、シート状の積層導電箔
６０を用意する。
【００９３】尚、第２の導電箔６０Ｂは、図１６の工程
の分離溝６１を形成する際、第１の導電路がバラバラに
ならないように支持できる膜厚である必要がある。ここ
では、一方がＡｌ、他方がＣｕであり、どちらが上にな
っても良い。またシート状の積層導電箔６０は、所定の
幅でロール状に巻かれて用意され、これが後述する各工
程に搬送されても良いし、所定の大きさにカットされた
導電箔が用意され、後述する各工程に搬送されても良
い。
【００９４】続いて、少なくとも第１の導電路５１Ａ〜
５１Ｃとなる領域を除いた第１の導電箔６０Ａを除去す
る工程がある。
【００９５】まず、図１５の如く、第１の導電箔６０Ａ
の上に、ホトレジストＰＲを形成し、第１の導電路５１
Ａ〜５１Ｃとなる領域を除いた第１の導電箔６０Ａが露
出するようにホトレジストＰＲをパターニングする。そ
して、図１６の如く、前記ホトレジストＰＲを介してエ
ッチングすればよい。
【００９６】エッチングにより形成された側面は、粗面
となるため絶縁性樹脂５０との接着性が向上される。
【００９７】またここの分離溝６１の側壁は、模式的に
ストレートで図示しているが、除去方法により異なる構
造となる。この除去工程は、ウェットエッチング、ドラ
イエッチング、レーザによる蒸発、ダイシングが採用で
きる。（詳細は、第１の実施の形態を参照） 尚、図１５に於いて、ホトレジストＰＲの代わりにエッ
チング液に対して耐食性のある導電被膜を選択的に被覆
しても良い。第１の導電路と成る部分に選択的に被着す
れば、この導電被膜がエッチング保護膜となり、レジス
トを採用することなく分離溝をエッチングできる。
【００９８】続いて、図１７の如く、分離溝６１が形成
された第１の導電箔６０Ａに回路素子５２Ａを電気的に
接続して実装する工程がある。
【００９９】回路素子５２Ａとしては、トランジスタ、
ダイオード、ＩＣチップ等の半導体素子、チップコンデ
ンサ、チップ抵抗等の受動素子である。また厚みが厚く
はなるが、ＣＳＰ、ＢＧＡ等のフェイスダウンの半導体
素子（フリップチップ）も実装できる。
【０１００】ここでは、ベアのトランジスタチップ５２
Ａが第１の導電路５１Ａにダイボンディングされ、エミ
ッタ電極と第１の導電路５１Ｂ、ベース電極と第１の導
電路５１Ｂが金属細線５５Ａを介して接続される。
【０１０１】更に、図１８に示すように、前記積層導電
箔６０および分離溝６１に絶縁性樹脂５０を付着する工
程がある。これは、トランスファーモールド、インジェ
クションモールド、ディッピングまたは塗布により実現
できる。
【０１０２】本実施の形態では、積層導電箔６０表面に
被覆された絶縁性樹脂の厚さは、回路素子の最頂部から
約１００μｍ程度が被覆されるように調整されている。
この厚みは、強度を考慮して厚くすることも、薄くする
ことも可能である。
【０１０３】また分離溝６１は、第２の導電箔６０Ｂが
シート状に残存しているため、第１の導電箔６０Ａが第
１の導電路５１Ａ〜５１Ｃとして個々に分離されていな
い。従ってシート状の積層導電箔６０として一体で取り
扱え、絶縁性樹脂をモールドする際、金型への搬送、金
型への実装の作業が非常に楽になる特徴を有する。
【０１０４】続いて、第２の導電箔６０Ｂの裏面を化学
的および／または物理的に除き、導電路５１として分離
する工程がある。ここで前記除く工程は、エッチングに
より施される。この結果、絶縁性樹脂５０の裏面に第２
の導電路５１Ｓ〜５１Ｕが露出する構造となる。
【０１０５】更に、図１９の如く、露出した第２の導電
路５１Ｓ〜５１Ｕに半田等の導電材を被着する。
【０１０６】最後に、図２０の如く、回路素子毎に分離
し、回路装置として完成する工程がある。
【０１０７】分離ラインは、矢印の所であり、ダイシン
グ、カット、プレス、チョコレートブレーク等で実現で
きる。尚、チョコレートブレークを採用する場合は、絶
縁性樹脂を被覆する際に分離ラインに溝が入るように金
型に突出部を形成しておけば良い。
【０１０８】特にダイシングは、通常の半導体装置の製
造方法に於いて多用されるものであり、非常にサイズの
小さい物も分離可能であるため、好適である。以上の第
１〜第３の実施の形態で説明した製造方法は、図２８で
示すような複雑なパターンも実施可能である。特に曲折
し、ボンディングパッド２６と一体で成り、他端は回路
素子と電気的に接続される配線は、その幅も狭く、しか
もその長さが長い。そのため、熱による反りは、非常に
大きく、従来構造では剥がれが問題となる。しかし本発
明では、配線が絶縁性樹脂に埋め込まれて支持されてい
るので、配線自身の反り、剥がれ、抜けを防止すること
ができる。またボンディングパッド自身は、その平面面
積が小さく、従来の構造では、ボンディングパッドの剥
がれが発生するが、本発明では、前述したように第１の
導電路が絶縁性樹脂に埋め込まれ、更には絶縁性樹脂に
アンカー効果を持って支持されているため、抜けを防止
できるメリットを有する。
【０１０９】更には、絶縁性樹脂５０の中に回路を埋め
込んだ回路装置が実現できるメリットもある。従来構造
で説明すれば、プリント基板、セラミック基板の中に回
路を組み込んだようなものである。これは、後の実装方
法にて説明する。図２７の右側には、本発明を簡単にま
とめたフローが示されている。積層導電箔の用意、Ａｇ
またはＮｉ等のメッキ、第１の導電箔のエッチング、ダ
イボンド、ワイヤーボンデイング、トランスファーモー
ルド、第２の導電箔のエッチング、導電路の裏面処理お
よびダイシングの９工程で回路装置が実現できる。しか
も支持基板をメーカーから供給することなく、全ての工
程を内作する事ができる。回路装置の種類およびこれら
の実装方法を説明する実施の形態。
【０１１０】図２１は、フェイスダウン型の回路素子８
０を実装した回路装置８１を示すものである。回路素子
８０としては、ベアの半導体チップ、表面が封止された
ＣＳＰやＢＧＡ（フリップチップ）等が該当する。また
図２２は、チップ抵抗やチップ抵抗等の受動素子８２が
実装された回路装置８３を示すものである。これらは、
薄型であり、しかも絶縁性樹脂で封止されてあるため、
耐環境性にも優れたものである。
【０１１１】図２３は、実層構造について説明するもの
である。まず図２３Ａは、プリント基板や金属基板、セ
ラミック基板等の実装基板８４に形成された導電路８５
に今まで説明してきた本発明の回路装置５３、５６、８
１、８３が実装されたものである。
【０１１２】特に、半導体チップ５２の裏面が固着され
た導電路５１Ａは、実装基板８４の導電路８５と熱的に
結合されているため、前記導電路８５を介して回路装置
の熱を放熱させることができる。また実装基板８４とし
て金属基板を採用すると、金属基板の放熱性も手伝って
更に半導体チップ５２の温度を低下させることができ
る。そのため、半導体チップの駆動能力を向上させるこ
とができる。
【０１１３】例えばパワーＭＯＳ、ＩＧＢＴ、ＳＩＴ、
大電流駆動用のトランジスタ、大電流駆動用のＩＣ（Ｍ
ＯＳ型、ＢＩＰ型、Ｂｉ−ＣＭＯＳ型）メモリ素子等
は、好適である。
【０１１４】また金属基板としては、Ａｌ基板、Ｃｕ基
板、Ｆｅ基板が好ましく、また導電路８５との短絡が考
慮されて、絶縁性樹脂および／または酸化膜等が形成さ
れている。
【０１１５】また図２３Ｂは、本回路装置９０を、図２
３Ａの基板８４として活用したものである。これは、本
発明の最大の特徴となるものである。つまり従来のプリ
ント基板、セラミック基板では、たかだか基板の中にス
ルーホールＴＨが形成されている程度であるが、本発明
では、ＩＣ回路を内蔵させた基板モジュールが実現でき
る特徴を有する。例えば、プリント基板の中に少なくと
も１つの回路（システムとして内蔵させても良い）が内
蔵されているものである。
【０１１６】また、従来では、支持基板としてプリント
基板、セラミック基板等が必要であったが、本発明で
は、この支持基板が不要となる基板モジュールが実現で
きる。これは、プリント基板、セラミック基板または金
属基板で構成されたハイブリッド基板と比べ、その厚み
を薄く、その重量を小さくできる。
【０１１７】また本回路装置９０を支持基板として活用
し、露出している導電路に回路素子を実装できるため、
高機能な基板モジュールが実現できる。特に本回路装置
を支持基板とし、この上に素子として本回路装置９１を
実装すれば、基板モジュールとして更に軽量で薄いもの
が実現できる。
【０１１８】従って、これらの実装形態により、このモ
ジュールを実装した電子機器は、小型で軽量なものが実
現できる。
【０１１９】尚、符号９３で示したハッチング部分は、
絶縁性の被膜である。例えば半田レジスト等の高分子膜
が好ましい。これを形成することにより、基板９０の中
に埋め込まれた導電路と回路素子９１等に形成された電
極との短絡を防止できる。更に、図２９を使い本回路装
置のメリットを述べる。従来の実装方法に於いて、半導
体メーカーは、パッケージ型半導体装置、フリップチッ
プを形成し、セットメーカーは、半導体メーカーから供
給された半導体装置と部品メーカーから供給された受動
素子等をプリント基板に実装し、これをモジュールとし
てセットに組み込んで電子機器としていた。しかし本回
路装置では、自身を実装基板として採用できるため、半
導体メーカーは、後工程を利用し、実装基板モジュール
を完成でき、セットメーカーに供給できる。従って、セ
ットメーカーは、この基板への素子実装を大幅に省くこ
とができる。
【０１２０】
【発明の効果】以上の説明から明らかなように、本発明
では、回路装置、導電路および絶縁性樹脂の必要最小限
で構成され、資源に無駄のない回路装置となる。よって
完成するまで余分な構成要素が無く、コストを大幅に低
減できる回路装置を実現できる。また絶縁性樹脂の被覆
膜厚、導電箔の厚みを最適値にすることにより、非常に
小型化、薄型化および軽量化された回路装置を実現でき
る。更には、反りや剥がれの現象が顕著である配線は、
絶縁性樹脂に埋め込まれて支持されるため、これらの問
題を解決することができる。
【０１２１】また導電路の裏面のみを絶縁性樹脂から露
出しているため、導電路の裏面が直ちに外部との接続に
供することができ、図２５の如き従来構造の裏面電極お
よびスルーホールを不要にできる利点を有する。
【０１２２】しかも回路素子がロウ材、Ａｕ、Ａｇ等の
導電被膜を介して直接固着されている場合、導電路の裏
面が露出されてため、回路素子から発生する熱を導電路
を介して直接実装基板に熱を伝えることができる。特に
この放熱により、パワー素子の実装も可能となる。
【０１２３】また導電路の表面に第２の材料から成る被
膜を形成することにより、導電路に被着されたひさしが
形成できる。よってアンカー効果を発生させることがで
き、導電路、特に配線の反り、抜けを防止することがで
きる。
【０１２４】また本発明の回路装置の製造方法では、導
電路の材料となる積層導電箔自体を支持基板として機能
させ、分離溝の形成時あるいは回路素子の実装、絶縁性
樹脂の被着時までは導電箔で全体を支持し、また導電箔
を各導電路として分離する時は、絶縁性樹脂を支持基板
にして機能させている。従って、回路素子、積層導電
箔、絶縁性樹脂の必要最小限で製造できる。従来例で説
明した如く、本来回路装置を構成する上で支持基板が要
らなくなり、コスト的にも安価にできる。また支持基板
が不要であること、導電路が絶縁性樹脂に埋め込まれて
いること、更には絶縁性樹脂と導電箔の厚みの調整が可
能であることにより、非常に薄い回路装置が形成できる
メリットもある。
【０１２５】また図２７から明白なように、スルーホー
ルの形成工程、導体の印刷工程（セラミック基板の場
合）等を省略できるので、従来より製造工程を大幅に短
縮でき、全行程を内作できる利点を有する。またフレー
ム金型も一切不要であり、極めて短納期となる製造方法
である。
【０１２６】次に導電路を個々に分離せずに取り扱える
ため、後の絶縁性樹脂の被覆工程に於いて、作業性が向
上する特徴も有する。
【０１２７】最後に本回路装置９０を支持基板として活
用し、露出している導電路に回路素子を実装できるた
め、高機能な基板モジュールが実現できる。特に本回路
装置を支持基板とし、この上に素子として本回路装置９
１を実装すれば、基板モジュールとして更に軽量で薄い
ものが実現できる。
【図面の簡単な説明】
【図１】本発明の回路装置を説明する図である。
【図２】本発明の回路装置を説明する図である。
【図３】本発明の回路装置の製造方法を説明する図であ
る。
【図４】本発明の回路装置の製造方法を説明する図であ
る。
【図５】本発明の回路装置の製造方法を説明する図であ
る。
【図６】本発明の回路装置の製造方法を説明する図であ
る。
【図７】本発明の回路装置の製造方法を説明する図であ
る。
【図８】本発明の回路装置を説明する図である。
【図９】本発明の回路装置の製造方法を説明する図であ
る。
【図１０】本発明の回路装置の製造方法を説明する図で
ある。
【図１１】本発明の回路装置の製造方法を説明する図で
ある。
【図１２】本発明の回路装置の製造方法を説明する図で
ある。
【図１３】本発明の回路装置の製造方法を説明する図で
ある。
【図１４】本発明の回路装置の製造方法を説明する図で
ある。
【図１５】本発明の回路装置の製造方法を説明する図で
ある。
【図１６】本発明の回路装置の製造方法を説明する図で
ある。
【図１７】本発明の回路装置の製造方法を説明する図で
ある。
【図１８】本発明の回路装置の製造方法を説明する図で
ある。
【図１９】本発明の回路装置の製造方法を説明する図で
ある。
【図２０】本発明の回路装置の製造方法を説明する図で
ある。
【図２１】本発明の回路装置を説明する図である。
【図２２】本発明の回路装置を説明する図である。
【図２３】本発明の回路装置の実装方法を説明する図で
ある。
【図２４】従来の回路装置の実装構造を説明する図であ
る。
【図２５】従来の回路装置を説明する図である。
【図２６】従来の回路装置の製造方法を説明する図であ
る。
【図２７】従来と本発明の回路装置の製造方法を説明す
る図である。
【図２８】従来と本発明の回路装置に適用されるＩＣ回
路のパターン図である。
【図２９】半導体メーカーとセットメーカーの位置づけ
を説明する図である。
【符号の説明】
５０ 絶縁性樹脂 ５１Ａ〜５１Ｃ 第１の導電路 ５１Ｓ〜５１Ｕ 第２の導電路 ５２ 回路素子 ５３ 回路装置 ５４ 分離溝 ５８ ひさし ６０ 積層導電箔 ６０Ａ 第１の導電箔 ６０Ｂ 第２の導電箔
───────────────────────────────────────────────────── フロントページの続き (72)発明者 阪本 純次 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 真下 茂明 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 大川 克実 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 前原 栄寿 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 高橋 幸嗣 群馬県伊勢崎市喜多町29番地 関東三洋電 子株式会社内 Ｆターム(参考） 5F067 AA01 AB04 BC12 CC02 CC07 DF01 DF20

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 所定の形状にパターニングされた導電路
    を導電箔で支持し、 所望の回路素子を所望の前記導電路上に電気的に接続し
    て固着し、 前記回路素子および前記導電路を絶縁性樹脂で被覆し、 少なくとも前記導電路に対応する部分を除いた前記導電
    箔を除去することを特徴とする回路装置の製造方法。
  2. 【請求項２】 第１の導電箔の裏面に第２の導電箔が積
    層された積層導電箔を用意する工程と、 少なくとも導電路と成る領域を除いた前記第１の導電箔
    に分離溝を形成して第１の導電路を形成する工程と、 所望の回路素子を所望の前記第１の導電路上に電気的に
    接続して固着する工程と、 前記回路素子および前記第１の導電路を被覆し、前記分
    離溝に充填されるように絶縁性樹脂でモールドする工程
    と、 前記分離溝に対応する部分の前記第２の導電箔を除去
    し、前記第１の導電路の裏面に第２の導電路を形成する
    工程とを具備することを特徴とする回路装置の製造方
    法。
  3. 【請求項３】 第１の導電箔の裏面に第２の導電箔が積
    層された積層導電箔を用意する工程と、 前記第１の導電箔表面の少なくとも導電路となる領域に
    耐食性の導電被膜を形成する工程と、 少なくとも導電路となる領域を除いた前記第１の導電箔
    に分離溝を形成して第１の導電路を形成する工程と、 所望の回路素子を所望の前記第１の導電路上に固着する
    工程と、 前記回路素子の電極と前記第１の導電路を電気的に接続
    する接続手段を形成する工程と前記回路素子、前記接続
    手段および前記第１の導電路を被覆し、前記分離溝に充
    填されるように絶縁性樹脂でモールドする工程と、 前記分離溝を設けていない前記第２の導電箔を除去し、
    前記第１の導電路の裏面に第２の導電路を形成する工程
    とを具備することを特徴とする回路装置の製造方法。
  4. 【請求項４】 第１の導電箔の裏面に第２の導電箔が積
    層された積層導電箔を用意する工程と、 少なくとも導電路と成る領域を除いた前記第１の導電箔
    に、分離溝を形成して導電路を形成する工程と、 所望の回路素子を所望の前記導電路上に固着する工程
    と、 前記回路素子の電極と前記第１の導電路を電気的に接続
    する接続手段を形成する工程と前記回路素子、前記接続
    手段および前記第１の導電路を被覆し、前記分離溝に充
    填されるように絶縁性樹脂でモールドする工程と、 前記分離溝を設けていない前記第２の導電箔を除去し、
    前記第１の導電路の裏面に第２の導電路を形成する工程
    と、 前記絶縁性樹脂を切断して個別の回路装置に分離する工
    程とを具備することを特徴とする回路装置の製造方法。
  5. 【請求項５】 第１の導電箔の裏面に第２の導電箔が積
    層された積層導電箔を用意する工程と、 前記第１の導電箔表面の少なくとも導電路となる領域に
    耐食性の導電被膜を形成する工程と、 少なくとも導電路と成る領域を除いた前記第１の導電箔
    に、分離溝を形成して導電路を形成する工程と、 所望の回路素子を所望の前記導電路上に固着する工程
    と、 前記回路素子の電極と前記第１の導電路を電気的に接続
    する接続手段を形成する工程と前記回路素子、前記接続
    手段および前記第１の導電路を被覆し、前記分離溝に充
    填されるように絶縁性樹脂でモールドする工程と、 前記分離溝を設けていない前記第２の導電箔を除去し、
    前記第１の導電路の裏面に第２の導電路を形成する工程
    と、 前記絶縁性樹脂を切断して個別の回路装置に分離する工
    程とを具備することを特徴とする回路装置の製造方法。
  6. 【請求項６】 前記第２の導電箔は銅、アルミニウ
    ム、鉄−ニッケルのいずれかで構成されることを特徴と
    する請求項２から請求項５のいずれかに記載された回路
    装置の製造方法。
  7. 【請求項７】 前記第１の導電箔は、メッキにより形成
    される請求項２から請求項５のいずれかに記載された回
    路装置の製造方法。
  8. 【請求項８】 前記積層導電箔は、アルミニウムより成
    る導電箔に銅がメッキされた構造である成る請求項２か
    ら請求項５のいずれかに記載された回路装置の製造方
    法。
  9. 【請求項９】 前記第１の導電箔は、アルミニウムまた
    は銅でなる請求項８に記載の回路装置の製造方法。
  10. 【請求項１０】 前記導電被膜はニッケルあるいは銀メ
    ッキ形成されることを特徴とする請求項３または請求項
    ５に記載された回路装置の製造方法。
  11. 【請求項１１】 前記第１の導電箔に選択的に形成され
    る前記分離溝は化学的あるいは物理的エッチングにより
    形成されることを特徴とする請求項２から請求項５のい
    ずれかに記載された回路装置の製造方法。
  12. 【請求項１２】 前記導電被膜を前記分離溝形成時のマ
    スクの一部として使用することを特徴とする請求項３ま
    たは請求項５に記載された回路装置の製造方法。
  13. 【請求項１３】 前記回路素子は半導体ベアチップ、フ
    リップチップ、チップ回路部品、パッケージ型半導体素
    子、ＣＳＰのいずれかあるいは両方が固着されることを
    特徴とする請求項１から請求項５のいずれかに記載され
    た回路装置の製造方法。
  14. 【請求項１４】 前記接続手段はワイヤーボンディング
    またはロウ材で形成されることを特徴とする請求項２か
    ら請求項５のいずれかに記載された回路装置の製造方
    法。
  15. 【請求項１５】 前記絶縁性樹脂はトランスファーモー
    ルドで付着されることを特徴とする請求項１から請求項
    ５のいずれかに記載された回路装置の製造方法。
  16. 【請求項１６】 ダイシングにより個別の回路装置に分
    離することを特徴とする請求項４または請求項５に記載
    された回路装置の製造方法。
  17. 【請求項１７】 前記導電路は、少なくとも配線である
    請求項１から請求項５のいずれかに記載された回路装置
    の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003100985A (ja) * 2001-09-26 2003-04-04 Sanyo Electric Co Ltd 回路モジュール
CN1301043C (zh) * 2002-12-20 2007-02-14 三洋电机株式会社 电路装置的制造方法
KR100817030B1 (ko) * 2006-12-01 2008-03-26 주식회사 케이이씨 반도체 패키지 및 이의 제조방법
US7476972B2 (en) 2004-05-20 2009-01-13 Sanyo Electric Co., Ltd. Circuit device, manufacturing method thereof, and sheet-like board member
JP2014509455A (ja) * 2011-02-23 2014-04-17 日本テキサス・インスツルメンツ株式会社 塊状端子を備える半導体パッケージ
WO2019117870A1 (en) * 2017-12-12 2019-06-20 Intel Corporation Contoured traces in package substrates, and methods of forming same

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003100985A (ja) * 2001-09-26 2003-04-04 Sanyo Electric Co Ltd 回路モジュール
CN1301043C (zh) * 2002-12-20 2007-02-14 三洋电机株式会社 电路装置的制造方法
US7476972B2 (en) 2004-05-20 2009-01-13 Sanyo Electric Co., Ltd. Circuit device, manufacturing method thereof, and sheet-like board member
CN100463127C (zh) * 2004-05-20 2009-02-18 三洋电机株式会社 电路装置及其制造方法
KR100817030B1 (ko) * 2006-12-01 2008-03-26 주식회사 케이이씨 반도체 패키지 및 이의 제조방법
JP2014509455A (ja) * 2011-02-23 2014-04-17 日本テキサス・インスツルメンツ株式会社 塊状端子を備える半導体パッケージ
WO2019117870A1 (en) * 2017-12-12 2019-06-20 Intel Corporation Contoured traces in package substrates, and methods of forming same

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