JP2006128501A - 回路装置およびその製造方法 - Google Patents

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Abstract

【課題】 導電パターン１１と封止樹脂１３との接合強度が向上された回路装置およびその製造方法を提供すること。
【解決手段】 本形態の回路装置１０Ａは、孔部１８が設けられた導電パターン１１と、この導電パターン１１と電気的に接続された半導体素子１２Ａと、導電パターン１１の裏面を露出させて半導体素子１２Ａおよび導電パターン１１を被覆する封止樹脂１３とを有する。導電パターン１１に穿設された孔部１８に封止樹脂１３が充填されることにより、導電パターン１１と封止樹脂１３との密着強度が向上されている。
【選択図】図１

Description

本発明は回路装置およびその製造方法に関し、特に、導電パターンと樹脂材料との接着力が強化された回路装置およびその製造方法に関するものである。
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。例えば、回路装置として半導体装置を例にして述べると、最近ではＣＳＰ（チップサイズパッケージ）と呼ばれる、チップのサイズと同等のウェハスケールＣＳＰが開発されている。
図９は、支持基板としてガラスエポキシ基板６５を採用した、チップサイズよりも若干大きいＣＳＰ６６を示すものである。ここではガラスエポキシ基板６５にトランジスタチップＴが実装されたものとして説明していく。
このガラスエポキシ基板６５の表面には、第１の電極６７、第２の電極６８およびダイパッド６９が形成され、裏面には第１の裏面電極７０と第２の裏面電極７１が形成されている。そしてスルーホールＴＨを介して、前記第１の電極６７と第１の裏面電極７０が接続されている。更にスルーホールＴＨを介して、第２の電極６８と第２の裏面電極７１が電気的に接続されている。またダイパッド６９にはトランジスタチップＴが固着され、トランジスタのエミッタ電極と第１の電極６７が金属細線７２を介して接続される。更に、トランジスタのベース電極と第２の電極６８が金属細線７２を介して接続されている。トランジスタチップＴを覆うようにガラスエポキシ基板６５に樹脂層７３が設けられている。
前記ＣＳＰ６６は、チップＴから外部接続用の裏面電極７０、７１までの延在構造が簡単であり、安価に製造できるメリットを有する。
しかしながら、上記したＣＳＰ６６は、ガラスエポキシ基板６５をインターポーザとして用いており、このことによりＣＳＰ６６の小型化および薄型化には限界があった。このことから、実装基板を不要にした回路装置８０が開発された（例えば、特許文献１を参照。）。
図１０を参照して、回路装置８０では、固着材８８を介して、導電パターン８１に回路素子８２が固着されている。そして、回路素子８２と導電パターン８１とは、金属細線８４により接続されている。封止樹脂８３は、導電パターン８１の裏面を露出させて回路素子８２、金属細線８４および導電パターン８１を被覆している。従って、回路装置８０は実装基板を不要にして構成されており、ＣＳＰ６６と比較すると、薄型且つ小型に形成されていた。
特開２００２−０７６２４６号公報
しかしながら、上述した回路装置８０では、導電パターン８１の上面が平滑面と成っていたために、導電パターン８１と封止樹脂８３との接着力が弱い問題があった。従って、導電パターン８１が封止樹脂８３から剥離してしまう問題があった。
特に、外部電極８５として鉛フリー半田を用いた場合は、上記した問題が顕著に発生する。これは、鉛フリー半田の溶融温度が鉛共晶半田と比較すると高いために、外部電極８５を溶融させて回路装置８０の実装を行うリフローの工程の温度が高くなるからである。このリフローの工程では、例えば２５０℃の高温に回路装置８０が晒される。また、導電パターン８１と封止樹脂８３とは、熱膨張係数が異なる。従って、導電パターン８１と封止樹脂８３との界面に熱応力が作用して、両者が界面から剥離してしまう問題が発生していた。
従って、本発明の主な目的は、導電パターンと封止樹脂との接合強度が向上された回路装置およびその製造方法を提供することにある。
本発明の回路装置は、回路素子と、前記回路素子に電気的に接続された導電パターンと、少なくとも前記回路素子を被覆するように形成された封止樹脂とを具備し、前記導電パターンに設けた孔部に前記封止樹脂を埋め込むことを特徴とする。
更に本発明の回路装置は、導電パターンと、前記導電パターンに電気的に接続された回路素子と、前記導電パターンの裏面を露出させて前記回路素子および前記導電パターンを被覆する封止樹脂とを具備し、前記導電パターンに設けた孔部に前記封止樹脂を埋め込むことを特徴とする。
更に本発明の回路装置では、周辺部に位置する前記導電パターンに、複数個の前記孔部を設けることを特徴とする。
更に本発明の回路装置では、前記孔部は、前記導電パターンを貫通することを特徴とする。
更に本発明の回路装置では、前記孔部の径は、前記導電パターン同士が離間する距離と実質同一であることを特徴とする。
本発明の回路装置の製造方法は、導電箔をパターニングすることにより導電パターンを形成し、更に前記導電パターンに孔部を形成する工程と、前記導電パターンに回路素子を電気的に接続する工程と、前記導電パターンおよび前記回路素子が被覆され、前記孔部に充填されるように封止樹脂を形成する工程とを具備することを特徴とする。
更に本発明の回路装置の製造方法は、導電箔の表面に分離溝を形成することにより導電パターンを凸状に形成し、前記導電パターンが形成される領域の前記導電箔の表面に孔部を形成する工程と、前記導電パターンに電気的に回路素子を接続する工程と、前記回路素子が被覆され、前記分離溝および前記孔部が充填されるように封止樹脂を形成する工程と、前記分離溝に充填された前記封止樹脂が露出するまで前記導電箔を裏面から除去する工程とを具備することを特徴とする。
更に本発明の回路装置の製造方法では、前記分離溝と前記孔部とは、エッチングにより同時に形成されることを特徴とする。
更に本発明の回路装置の製造方法では、前記孔部に充填された前記封止樹脂は、前記導電パターンの裏面から露出することを特徴とする。
更に本発明の回路装置の製造方法では、前記孔部は、前記回路素子が載置される領域を除いた箇所の前記導電パターンに形成されることを特徴とする。
更に本発明の回路装置の製造方法では、前記孔部の深さを前記分離溝と実質同一にすることを特徴とする。
本発明の回路装置に依れば、導電パターンに設けた孔部に封止樹脂を埋め込むことにより、導電パターンと封止樹脂との密着強度を向上させることができる。従って、熱応力等が作用することにより、導電パターンと封止樹脂とが剥離するのを防止することができる。
本発明の回路装置の製造方法に依れば、導電パターンをパターニングする際に、導電パターンに孔部を形成し、この孔部に封止樹脂を埋め込んでいる。従って、製造工程の途中段階にて、封止樹脂と導電パターンが剥離するのを防止することができる。更に、導電パターンと孔部とは、同時に行うエッチングにより形成することができる。従って、工程の増加を伴わず、孔部を形成することが可能となる。
＜第１の実施の形態＞
図１を参照して、本形態の回路装置１０Ａの構成を説明する。図１（Ａ）は回路装置１０Ａの斜視図であり、図１（Ｂ）はその平面図であり、図１（Ｃ）はその断面図である。
図１（Ａ）を参照して、本形態の回路装置１０Ａは、導電パターン１１と、この導電パターン１１と電気的に接続された回路素子１２と、導電パターン１１の裏面を露出させて回路素子１２および導電パターン１１を被覆する封止樹脂１３とを有する。更に、導電パターン１１には、封止樹脂１３が充填される孔部１８が形成されている。
導電パターン１１はロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択される。具体的には、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔等が、導電パターン１１の材料として採用される。ここでは、導電パターン１１は裏面を露出させて封止樹脂１３に埋め込まれた構造になっており、分離溝１７により電気的に分離されている。導電パターン１１はエッチングにより形成され、その側面は湾曲面に形成されている。
更に、導電パターン１１は、中央部付近に配置されたダイパッド１１Ｂと、ダイパッド１１Ｂを囲むよう配置された複数個のボンディングパッド１１Ａとから成る。ダイパッド１１Ｂの上面には、半田等の固着材２０を介して、半導体素子１２Ａが固着されている。半導体素子１２Ａの表面に設けられた電極と、ボンディングパッド１１Ａとは、金属細線１４を介して接続される。各導電パターン１１の間に設けられる分離溝１７の幅Ｗ１は、例えば１５０μｍ以上である。
回路素子としては、トランジスタ、ダイオード、ＩＣチップ等の半導体素子１２Ａ、チップコンデンサ、チップ抵抗等のチップ素子である。これらの回路素子は、固着材２０を介して導電パターン１１の表面に固着される。また厚みが厚くはなるが、ＣＳＰ、ＢＧＡ等のフェイスダウンの半導体素子も実装できる。ここでは、フェイスアップで実装された半導体素子１２Ａが採用されている。更に、複数個の回路素子１２から成るシステムが構成されてもよい。
封止樹脂１３は、導電パターン１１の裏面を露出させて半導体素子１２Ａ、金属細線１４および導電パターン１１を被覆している。封止樹脂１３としては、熱硬化性樹脂または熱可塑性樹脂を採用することができる。本発明の回路装置１０Ａは、封止樹脂１３により全体が支持されている。また、各導電パターン１１を分離する分離溝１７には封止樹脂１３が充填されている。更に、ボンディングパッド１１Ａには、孔部１８が穿設されている。この孔部１８に封止樹脂１３が充填されることにより、ボンディングパッド１１Ａと封止樹脂１３との密着強度が向上されている。
分離溝１７は、各導電パターン１１の間に設けられて、各導電パターン１１を電気的に分離する働きを有する。そして、分離溝１７の幅Ｗ１は、基本的にどの箇所でもその幅が均一に形成され、例えば、１５０μｍ程度以上である。換言すると、各導電パターン１１は、等間隔に離間されている。
孔部１８は、導電パターン１１に穿設された孔状の領域であり、この孔部１８に封止樹脂１３が充填されることにより、封止樹脂１３と導電パターン１１との密着強度が向上されている。
図１（Ｃ）を参照して、固着材２０は、絶縁性接着剤または導電性接着剤から成り、半導体素子１２Ａ等の回路素子を導電パターン１１に固着させる働きを有する。ここで、絶縁性接着剤としてはエポキシ樹脂等を採用することができる。また、導電性接着剤としては、鉛共晶半田、鉛フリー半田、銀ペースト、銅ペースト等を採用することができる。
封止樹脂１３から露出する導電パターン１１の裏面には半田等のロウ材から成る外部電極１５が設けられている。また、装置の裏面で外部電極１５が設けられない箇所は、レジスト１６で被覆されている。
本形態では、導電パターン１１に孔部１８を設け、この孔部１８に封止樹脂１３を充填させることにより、導電パターン１１と孔部１８との密着強度を向上させている。図１（Ａ）を参照すると、角部に位置するボンディングパッド１１Ａの各々に、１つの孔部１８が形成されている。更に、図１（Ｃ）を参照すると、孔部１８は、ボンディングパッド１１Ａを貫通して形成されている。即ち、孔部１８に充填された封止樹脂１８は、導電パターン１１の裏面から露出している。ここでは、周辺部に位置するボンディングパッド１１Ａに孔部１８を設けているが、他の導電パターン１１に孔部１８を設けても良い。
更に、孔部１８の径Ｄ１は、分離溝１７の幅Ｗ１と同程度が好適である。例えば、Ｄ１およびＷ１は、１５０μｍ程度に形成される。孔部１８および分離溝１７はエッチングにより形成されるので、両者の幅および径を同程度にすることにより、深さを実質同一にすることができる。例えば、深さが６０μｍ程度の孔部１８および分離溝１７が形成される。従って、分離溝１７と同程度の深い孔部１８が得られ、孔部１８と封止樹脂１３との密着強度が向上される。
また、孔部１８の径Ｄ１は、分離溝１７の幅Ｗ１より広くても、狭くても良い。しかしながら、孔部１８の径Ｄ１をＷ１以上（例えば１５０μｍ以上）に形成すると、孔部１８が占める平面的面積が大きくなり、装置全体の小型化が阻害される。また、孔部１８の径Ｄ１をＷ１よりも狭くすると、分離溝１７よりも浅い深さの孔部１８がエッチングにより形成される。従って、孔部１８と封止樹脂１３との密着強度が低下する。更に、分離溝１７の径が小さすぎると、封止樹脂１３が充填されない恐れもある。これらのことから、孔部１８の径Ｄ１は、分離溝１７の幅Ｗ１と同程度が好適である。
図１（Ｃ）を参照して、外部電極１５として鉛フリー半田を用いる場合でも、導電パターン１１に孔部１８を設けることにより、導電パターン１１と封止樹脂１３との密着を確保することができる。具体的には、外部電極１５として鉛フリー半田を採用した場合は、外部電極１５を溶融させて回路装置１０Ａの実装を行うリフローの工程にて、リフロー温度が２５０℃程度になる場合がある。このような高温の雰囲気に回路装置１０Ａが晒された場合、導電パターン１１と封止樹脂１３とは異なる膨張量を示すので、両者の界面には熱応力が作用する。本形態では、導電パターン１１に設けた孔部１８に封止樹脂１３が充填されているので、熱応力により導電パターン１１と封止樹脂１３とが剥離してしまうのを抑止することができる。
図２（Ａ）は、実装基板３０の表面に設けた導電路３１に、回路装置１０Ａが実装された状態を示す断面図である。実装基板３０と回路装置１０Ａとの熱膨張係数が異なると、温度変化に伴い、外部電極１５に熱応力が作用する。更には、外部電極１５が固着された導電パターン１１にも、この熱応力が作用する。また、作用する熱応力は、回路装置１０Ａの中心部よりも周辺部の方が大きい。そこで、本形態では、孔部１８を、回路装置１０Ａの周辺部に位置する導電パターン１１に設けている。この構成により、周辺部に位置する導電パターン１１と封止樹脂１３との密着性を確保することができる。
図２（Ｂ）を参照して、他の形態の回路装置１０Ｂでは、多層の配線構造が形成されている。ここでは、絶縁層２１を介して、第１の配線層２２および第２の配線層２３が積層されている。また、第１の配線層２２と第２の配線層２３とは、絶縁層２１を貫通する接続部１９により所望の箇所にて電気的に接続されている。
第１の配線層２２には、固着材２０を介して、半導体素子１２Ａやチップ素子１２Ｂが固着される。また、第１の配線層２２には、孔部１８が形成されており、この孔部１８に封止樹脂１３が充填されることで、第１の配線層２２と封止樹脂１３との密着強度が向上されている。孔部１８は、底部から絶縁層２１が露出する程度に深く形成される。
第２の配線層２３の裏面には、半田等のロウ材から成る外部電極１５が形成される。また、外部電極１５が形成される領域を除いて、第２の配線層２３はレジスト１６により被覆されている。ここで、第２の配線層２３に孔部１８が形成されても良い。このことにより、第２の配線層２３とレジスト１６との密着強度が向上される。
＜第２の実施の形態＞
次に、図３から図７を参照して、図１に示した単層の導電パターン１１を有する回路装置１０Ａの製造方法を説明する。
本発明の第１の工程は、図３から図４に示すように、導電箔４０に分離溝１７を形成することにより凸状に突出する導電パターン１１を形成し、導電パターン１１に孔部１８を形成することにある。
本工程では、図３（Ａ）の如く、シート状の導電箔４０を用意する。この導電箔４０は、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔等が採用される。導電箔の厚さは、後のエッチングを考慮すると１００μｍ〜３００μｍ程度が好ましい。具体的には、図３（Ｂ）に示す如く、短冊状の導電箔４０に多数のユニットが形成されるブロック４２が４〜５個離間して並べられる。各ブロック４２間にはスリット４３が設けられ、モールド工程等での加熱処理で発生する導電箔４０の応力を吸収する。また導電箔４０の上下周端にはインデックス孔４４が一定の間隔で設けられ、各工程での位置決めに用いられる。
まず、図３（Ａ）に示す如く、導電箔４０の上に、耐エッチングマスクであるレジストＰＲを形成する。レジストＰＲは、形成予定の分離溝１７および孔部１８に対応する領域の導電箔４０の表面が露出するようにパターンニングされている。このレジストＰＲをエッチングマスクとしてウェットエッチングを行うことにより、レジストＰＲから露出する導電箔４０がエッチングされて分離溝１７が形成される。更に、分離溝１７と共に孔部１８も形成される。
図４を参照して、この工程で形成される具体的な導電パターン１１の形状を説明する。図４（Ａ）は分離溝１７および孔部１８が形成された導電箔４０の断面図であり、図４（Ｂ）はその平面図である。
図４（Ａ）を参照して、導電箔４０の表面に分離溝１７が形成されることにより、凸状に突出した導電パターン１１が形成されている。ここでは、ダイパッド１１Ｂおよびボンディングパッド１１Ａから成る導電パターン１１が形成されている。更に、ボンディングパッド１１Ａには、孔部１８が形成される。ここで、分離溝１７および孔部１８の開口幅は、同程度に形成され、それら幅は例えば１５０μｍ程度である。更に、エッチングにより形成される分離溝１７と孔部１８との深さも同程度に形成され、その深さは例えば６０μｍ程度である。
図４（Ｂ）に具体的な導電パターン１１を示す。本図は図３（Ｂ）で示したブロック４２の１個を拡大したもの対応する。点線で囲まれた部分の１個が１つのユニット４５である。１つのブロック４２にはマトリックス状に複数のユニット４５が配列され、各ユニット４５毎に同一の導電パターン１１が設けられている。ここでは、２行２列の４個のユニット４５が形成されているが、更に多数個のユニット４５を形成することも可能である。また、本工程が終了した後に、レジストＰＲは剥離される。
個々のユニット４５では、中央部にランド状のダイパッド１１Ｂが形成され、このダイパッド１１Ｂを囲むように複数個のボンディングパッド１１Ａが形成されている。更に、周辺部に位置するボンディングパッド１１Ａに、孔部１８が形成されている。
本発明の第２の工程は、図５（Ａ）の断面図および図５（Ｂ）の平面図に示す如く、固着材２０を介して回路素子を導電パターン１１に固着することにある。
回路素子１２としては、トランジスタ、ダイオード、ＩＣチップ等の半導体素子、チップコンデンサ、チップ抵抗等の受動素子である。また厚みが厚くはなるが、ＣＳＰ、ＢＧＡ等のフェイスダウンの半導体素子も実装できる。ここでは、半導体素子１２Ａの裏面が固着材２０を介してダイパッド１１Ｂの表面に固着されている。固着材２０としては、半田等のロウ材または導電性ペーストを用いることができる。更には、エポキシ樹脂等の絶縁性接着剤を、固着材２０として採用することもできる。
本発明の第３の工程は、図６に示す如く、半導体素子１２Ａが被覆されて、分離溝１７Ａおよび孔部１８に充填されるように封止樹脂１３を形成することにある。
本工程では、封止樹脂１３は半導体素子１２Ａおよび複数の導電パターン１１を被覆し、導電パターン１１間の分離溝１７には封止樹脂１３が充填される。また、封止樹脂１３は、導電パターン１１側面の湾曲構造と嵌合して強固に結合する。更に、本形態では、孔部１８に封止樹脂１３が充填されることにより、封止樹脂１３と孔部１８との密着強度が向上されている。
本発明の第４の工程は、図７（Ａ）に示す如く、各導電パターン１１を電気的に分離することにある。ここでは、分離溝１７に充填された封止樹脂１３が露出するまで導電箔４０の裏面を除去して、各導電パターン１１の分離を行う。具体的には、エッチャントを用いたウエットエッチングにより導電箔４０を裏面から除去して、各導電パターン１１が分離されている。
本形態では、半導体素子１２Ａが固着される領域を除外した部分の導電パターン１１に、孔部１８が形成される。このことにより、孔部１８に固着材２０が充填されることによる問題を回避することができる。具体的には、孔部１８を半導体素子１２Ａが載置されるダイパッド１１Ｂに設けた場合、半導体素子１２Ａを固着させる固着材２０が孔部１８に充填される。この場合では、導電箔４０を裏面から除去すると、孔部１８に充填された固着材２０が外部に露出して、エッチャントに接触してしまう。従って、孔部１８を介して、固着材２０と導電パターン１１との界面にエッチャントが内部に侵入してしまい、両者の接続信頼性が低下してしまう。特に、固着材２０として半田や導電性ペーストを採用した場合は、この問題が顕著に発生する。本形態では、孔部１８には封止樹脂１３が充填されており、両者の密着強度は大きいので、上記した問題は抑止されている。
尚、固着材２０としてエポキシ樹脂等の絶縁性接着剤を用いる場合は、半導体素子１２Ａが配置される領域に孔部１８を設けても良い。絶縁性接着剤と導電パターン１１との密着強度は大きいので、上記した問題が発生しないからである。
更に本工程では、孔部１８の深さは分離溝１７と同程度であるので、孔部１８に充填された封止樹脂１３も裏面に露出する。各導電パターン１１が分離された後は、露出する導電パターン１１の裏面に外部電極１５およびレジスト１６が形成される。
本発明の第５の工程は、図７（Ｂ）に示す如く、封止樹脂１３を各ユニット４５毎にダイシングにより分離することにある。図７（Ｂ）の平面図は、ブロック４２を下面から見た図である。
本工程では、ブレード４９で各ユニット４５間のダイシングラインに沿って封止樹脂１３をダイシングし、個別の回路装置に分離する。ダイシングラインには分離溝に充填された封止樹脂１３しか存在しないので、ブレード４９の摩耗は少ない。更に、金属バリも発生せず極めて正確な外形にダイシングできる。
＜第３の実施の形態＞
本形態では、図８を参照して、図２（Ｂ）に示した多層の配線構造を有する回路装置１０Ｂの製造方法を説明する。
図８（Ａ）を参照して、先ず、第１の導電箔５０と第２の導電箔５１とが絶縁層２１を介して積層される。第１の導電箔５０と第２の導電箔５１とは、絶縁層２１を貫通する接続部１９により所定の箇所にて接続されている。ここで、第１の導電箔５０および第２の導電箔５１の厚みは、例えば１０μｍ〜５０μｍの範囲である。また、絶縁層２１の厚みは、例えば１０μｍ〜１００μｍの範囲である。
図８（Ｂ）を参照して、次に、レジストＰＲを介したエッチングにより、第１の導電箔５０および第２の導電箔５１をパターニングする。このエッチングにより、第１の配線層２２および第２の配線層２３が形成される。更に、第１の配線層２２に孔部１８を形成する。第１の配線層２２同士が離間する距離（Ｗ３）は、例えば４０μｍ程度である。それに対して、孔部１８の幅（Ｗ４）も４０μｍ程度に形成される。
図８（Ｃ）を参照して、次に、第１の配線層２２に回路素子を固着する。ここでは、半導体素子１２Ａの裏面が固着材２０を介して第１の配線層２２に固着される。そして、チップ素子１２Ｂの両端の電極も、固着材２０を介して第１の配線層２２に固着される。
図８（Ｄ）を参照して、次に、回路素子が被覆されるように封止樹脂１３を形成する。本形態では、第１の配線層２２の孔部１８が形成されているので、孔部１８に封止樹脂１３が充填されることにより、封止樹脂１３と第１の配線層２２との密着強度が向上されている。更に、第２の配線層２３の裏面に外部電極１５およびレジスト１６を形成する。これらの工程により、回路装置１０Ｂが製造される。
本発明の回路装置を示す斜視図（Ａ）、平面図（Ｂ）、断面図（Ｃ）である。 本発明の回路装置を示す断面図（Ａ）、断面図（Ｂ）である。 本発明の回路装置の製造方法を示す断面図（Ａ）、平面図（Ｂ）である。 本発明の回路装置の製造方法を示す断面図（Ａ）、平面図（Ｂ）である。 本発明の回路装置の製造方法を示す断面図（Ａ）、平面図（Ｂ）である。 本発明の回路装置の製造方法を示す断面図である。 本発明の回路装置の製造方法を示す断面図（Ａ）、平面図（Ｂ）である。 本発明の回路装置の製造方法を示す断面図（Ａ）−（Ｄ）である。 従来の回路装置を示す断面図である。 従来の回路装置を示す断面図である。
符号の説明
１０Ａ 回路装置
１０Ｂ 回路装置
１１ 導電パターン
１１Ａ ボンディングパッド
１１Ｂ ダイパッド
１２ 回路素子
１２Ａ 半導体素子
１２Ｂ チップ素子
１３ 封止樹脂
１４ 金属細線
１５ 外部電極
１６ レジスト
１７ 分離溝
１８ 孔部
１９ 接続部
２０ 固着材
２１ 絶縁層

Claims (11)

  1. 回路素子と、前記回路素子に電気的に接続された導電パターンと、少なくとも前記回路素子を被覆するように形成された封止樹脂とを具備し、
    前記導電パターンに設けた孔部に前記封止樹脂を埋め込むことを特徴とする回路装置。
  2. 導電パターンと、前記導電パターンに電気的に接続された回路素子と、前記導電パターンの裏面を露出させて前記回路素子および前記導電パターンを被覆する封止樹脂とを具備し、
    前記導電パターンに設けた孔部に前記封止樹脂を埋め込むことを特徴とする回路装置。
  3. 周辺部に位置する前記導電パターンに、複数個の前記孔部を設けることを特徴とする請求項１または請求項２記載の回路装置。
  4. 前記孔部は、前記導電パターンを貫通することを特徴とする請求項１または請求項２記載の回路装置。
  5. 前記孔部の径は、前記導電パターン同士が離間する距離と実質同一であることを特徴とする請求項１または請求項２記載の回路装置。
  6. 導電箔をパターニングすることにより導電パターンを形成し、更に前記導電パターンに孔部を形成する工程と、
    前記導電パターンに回路素子を電気的に接続する工程と、
    前記導電パターンおよび前記回路素子が被覆され、前記孔部に充填されるように封止樹脂を形成する工程とを具備することを特徴とする回路装置の製造方法。
  7. 導電箔の表面に分離溝を形成することにより導電パターンを凸状に形成し、前記導電パターンが形成される領域の前記導電箔の表面に孔部を形成する工程と、
    前記導電パターンに電気的に回路素子を接続する工程と、
    前記回路素子が被覆され、前記分離溝および前記孔部が充填されるように封止樹脂を形成する工程と、
    前記分離溝に充填された前記封止樹脂が露出するまで前記導電箔を裏面から除去する工程とを具備することを特徴とする回路装置の製造方法。
  8. 前記分離溝と前記孔部とは、エッチングにより同時に形成されることを特徴とする請求項６または請求項７記載の回路装置の製造方法。
  9. 前記孔部に充填された前記封止樹脂は、前記導電パターンの裏面から露出することを特徴とする請求項７記載の回路装置の製造方法。
  10. 前記孔部は、前記回路素子が載置される領域を除いた箇所の前記導電パターンに形成されることを特徴とする請求項６または請求項７記載の回路装置の製造方法。
  11. 前記孔部の深さを前記分離溝と実質同一にすることを特徴とする請求項７記載の回路装置の製造方法。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05226548A (ja) * 1991-11-27 1993-09-03 Samsung Electron Co Ltd 半導体装置用リードフレーム
JP2000188358A (ja) * 1998-12-22 2000-07-04 Rohm Co Ltd 半導体装置
JP2002026186A (ja) * 2000-07-05 2002-01-25 Sanyo Electric Co Ltd 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05226548A (ja) * 1991-11-27 1993-09-03 Samsung Electron Co Ltd 半導体装置用リードフレーム
JP2000188358A (ja) * 1998-12-22 2000-07-04 Rohm Co Ltd 半導体装置
JP2002026186A (ja) * 2000-07-05 2002-01-25 Sanyo Electric Co Ltd 半導体装置

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