JP2005129900A - 回路装置およびその製造方法 - Google Patents

回路装置およびその製造方法 Download PDF

Info

Publication number
JP2005129900A
JP2005129900A JP2004251364A JP2004251364A JP2005129900A JP 2005129900 A JP2005129900 A JP 2005129900A JP 2004251364 A JP2004251364 A JP 2004251364A JP 2004251364 A JP2004251364 A JP 2004251364A JP 2005129900 A JP2005129900 A JP 2005129900A
Authority
JP
Japan
Prior art keywords
separation groove
conductive
conductive pattern
circuit device
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004251364A
Other languages
English (en)
Inventor
Yukitsugu Takahashi
幸嗣 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2004251364A priority Critical patent/JP2005129900A/ja
Priority to TW93126960A priority patent/TWI251246B/zh
Priority to KR20040075759A priority patent/KR100613793B1/ko
Priority to CNB2004100832485A priority patent/CN100461402C/zh
Priority to US10/953,299 priority patent/US7420266B2/en
Publication of JP2005129900A publication Critical patent/JP2005129900A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H05K1/187—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding the patterned circuits being prefabricated circuits, which are not yet attached to a permanent insulating substrate, e.g. on a temporary carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01059—Praseodymium [Pr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0353—Making conductive layer thin, e.g. by etching
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0369—Etching selective parts of a metal substrate through part of its thickness, e.g. using etch resist
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1476—Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/202—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using self-supporting metal foil pattern

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

【課題】 導電パターン同士の間隔を均一化させた回路装置およびその製造方法を提供する。
【解決手段】 本発明の回路装置の製造方法は、導電箔４０を用意する工程と、導電箔に等間隔の幅を有する分離溝４１を形成することで、少なくとも回路素子１２の搭載領域を有するユニット４５を構成する導電パターン１１を形成する工程と、導電パターン１１と回路素子１２とを電気的に接続する工程と、回路素子１２を被覆し、分離溝４１に充填されるように封止樹脂で封止する工程と、分離溝４１を設けていない厚み部分の導電箔４０を除去する工程とを有する。
【選択図】図４

Description

本発明は回路装置およびその製造方法に関し、特に、等間隔に離間された導電パターンを有する回路装置およびその製造方法に関するものである。
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。
例えば、回路装置として半導体装置を例にして述べると、最近ではＣＳＰ（チップサイズパッケージ）と呼ばれる、チップのサイズと同等のウェハスケールＣＳＰが開発されている。
図１１は、支持基板としてガラスエポキシ基板６５を採用した、チップサイズよりも若干大きいＣＳＰ６６を示すものである。ここではガラスエポキシ基板６５にトランジスタチップＴが実装されたものとして説明していく。
このガラスエポキシ基板６５の表面には、第１の電極６７、第２の電極６８およびダイパッド６９が形成され、裏面には第１の裏面電極７０と第２の裏面電極７１が形成されている。そしてスルーホールＴＨを介して、前記第１の電極６７と第１の裏面電極７０が接続されている。更にスルーホールＴＨを介して、第２の電極６８と第２の裏面電極７１が電気的に接続されている。またダイパッド６９には前記ベアのトランジスタチップＴが固着され、トランジスタのエミッタ電極と第１の電極６７が金属細線７２を介して接続される。更に、トランジスタのベース電極と第２の電極６８が金属細線７２を介して接続されている。トランジスタチップＴを覆うようにガラスエポキシ基板６５に樹脂層７３が設けられている。
前記ＣＳＰ６６は、ガラスエポキシ基板６５を採用するが、ウェハスケールＣＳＰと違い、チップＴから外部接続用の裏面電極７０、７１までの延在構造が簡単であり、安価に製造できるメリットを有する。
しかしながら、上記したＣＳＰ６６は、ガラスエポキシ基板６５をインターポーザとして用いており、このことによりＣＳＰ６６の小型化および薄型化には限界があった。このことから図１２に示すような実装基板を不要にした回路装置８０が開発された（例えば、特許文献１を参照）。
図１２を参照して、回路装置８０では、導電パターン８１に回路素子８２が固着されている。そして、回路素子８２と導電パターン８１とは、金属細線８４により接続されている。封止樹脂８３は、導電パターン８１の裏面を露出させて回路素子８２、金属細線８４および導電パターン８１を被覆している。従って、回路装置８０は実装基板を不要にして構成されており、ＣＳＰ６６と比較すると、薄型且つ小型に形成されていた。
回路装置８０の導電パターン８１は、導電箔をエッチングすることにより形成される。具体的には、先ず、導電箔の表面をハーフエッチングすることにより、分離溝８７を形成する。分離溝８７を形成することにより、導電箔の表面に凸状の導電パターン８１が形成される。次に、導電パターン８１に回路素子８２を電気的に接続する。そして、回路素子が被覆されて分離溝８７に充填されるように封止樹脂８３を形成する。更に、分離溝８７に充填された封止樹脂８３が露出するまで、導電箔を裏面から除去する。このことにより、各導電パターン８１が分離される。以上の工程により、所望の形状の導電パターン８１が形成される。
特開２００２−０７６２４６号公報（第７頁、第１図）
しかしながら、導電パターン８１同士を接近させるために、分離溝８７の幅を狭くすると、分離溝８７の深さが不均一に成る問題があった。例えば、分離溝８７の幅を１５０μｍ程度以下にすると、分離溝８７の深さが不均一になる。上述したように、各導電パターン８１は、分離溝８７に充填された封止樹脂８３が露出するまで、導電箔を裏面からエッチングすることにより分離される。局所的に浅い分離溝８７が形成された場合、この浅い分離溝８７に充填された封止樹脂８３が露出するまで、導電箔は裏面からエッチングされる。従って、過度のエッチングを行うことにより、導電パターン８１は薄く形成されてしまう。このことから、導電パターン８１の電流容量が小さくなってしまう問題があった。
また、導電パターン８１同士の間隔が不均一になると、局所的に大きな寄生容量が発生してしまう問題があった。したがって、回路設計を行う際に、局所的に異なる寄生容量を考慮する必要があった。このことが、回路設計を困難にしていた。 本発明は上述した問題点を鑑みて成されたものであり、本発明の主な目的は、導電パターン同士の間隔を均一化させた回路装置およびその製造方法を提供することにある。
本発明の回路装置は、導電パターンと、前記導電パターンと電気的に接続された回路素子とを具備し、前記導電パターンどうしが等間隔に離間することを特徴とする。
更に、本発明の回路装置は、分離溝により離間された導電パターンと、前記導電パターンに電気的に接続された回路素子と、前記導電パターンの裏面を露出させて前記導電パターンおよび前記回路素子を被覆する封止樹脂とを具備し、前記導電パターンどうしが前記分離溝により等間隔に離間されることを特徴とする。
本発明の回路装置の製造方法は、導電箔を用意する工程と、前記導電箔に等間隔の幅を有する分離溝を形成することで、導電パターンを凸状に形成する工程と、前記導電パターンと回路素子とを電気的に接続する工程と、前記回路素子を被覆し、前記分離溝に充填されるように封止樹脂で封止する工程と、前記分離溝に充填された前記封止樹脂が露出するまで前記導電箔の裏面を除去する工程とを具備することを特徴とする。
更に、本発明の回路装置の製造方法は、導電箔を用意する工程と、前記導電箔に等間隔の第１の分離溝を形成することにより、１つのユニットを構成する導電パターンを凸状に形成し、前記ユニットどうしの間に前記第１の分離溝よりも幅の広い第２の分離溝を設ける工程と、前記導電パターンと回路素子とを電気的に接続する工程と、前記回路素子を被覆し、前記第１の分離溝および前記第２の分離溝に充填されるように封止樹脂で封止する工程と、前記第１の分離溝および前記第２の分離溝に充填された前記封止樹脂が露出するまで前記導電箔の裏面を除去する工程と、前記第２の分離溝に充填された前記封止樹脂を切断することにより、前記ユニットを分離する工程とを具備することを特徴とする。
本発明の回路装置に依れば、導電パターンどうしの幅を一定の間隔にすることにより、導電パターンと封止樹脂との間に発生する寄生容量の値を容易に予測することができる。従って、寄生容量が考慮された回路パターンの設計が容易になる。
本発明の回路装置の製造方法によれば、分離溝の幅を等間隔にすることにより、エッチングにより形成される分離溝はその深さも均一になる。従って、導電パターン同士の間隔を均一にすることができる。更に、分離溝の幅を一定以上にすることにより、溝の深さのバラツキを抑えて高品質の回路装置を製造することができる。分離溝の深さが均一化されることから、所望の厚さの導電パターンを形成することが可能となる。
図１を参照して、本形態の回路装置１０の構成を説明する。図１（Ａ）は回路装置１０Ａの平面図であり、図１（Ｂ）はその断面図である。
図１（Ａ）を参照して、本形態の回路装置１０Ａは、導電パターン１１と、この導電パターン１１と電気的に接続された回路素子１２と、導電パターン１１の裏面を露出させて回路素子１２および導電パターン１１を被覆する封止樹脂１３とを有する。
導電パターン１１はロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択される。具体的には、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔等が、導電パターン１１の材料として採用される。ここでは、導電パターン１１は裏面を露出させて封止樹脂１３に埋め込まれた構造になっており、分離溝４１により電気的に分離されている。一例として、回路装置１０の４隅に、回路素子１２が実装されるランド状の導電パターン１１が形成される。そして、金属細線１４のボンディングパッドとなる導電パターン１１がその間に形成されている。また、封止樹脂１３から露出する導電パターン１１の裏面には半田等のロウ材から成る外部電極１５が設けられている。導電パターン１１はエッチングにより形成され、その側面は湾曲面に形成されている。また、装置の裏面で外部電極１５が設けられない箇所は、レジスト１６で被覆されている。
回路素子１２としては、トランジスタ、ダイオード、ＩＣチップ等の半導体素子、チップコンデンサ、チップ抵抗等の受動素子である。また厚みが厚くはなるが、ＣＳＰ、ＢＧＡ等のフェイスダウンの半導体素子も実装できる。ここでは、フェイスアップで実装された回路素子１２は、金属細線１４を介して他の導電パターン１１と電気的に接続されている。
封止樹脂１３は、導電パターン１１の裏面を露出させて回路素子１２、金属細線１４および導電パターン１１を被覆している。封止樹脂１３としては、熱硬化性樹脂または熱可塑性樹脂を採用することができる。また、各導電パターン１１を分離する分離溝４１には封止樹脂１３が充填されている。更に、本発明の回路装置１０は、封止樹脂１３により全体が支持されている。
分離溝４１は、各導電パターン１１の間に設けられて、各導電パターン１１を電気的に分離する働きを有する。そして、分離溝４１の幅Ｗ１は、基本的にどの箇所でもその幅が均一に形成されている。幅Ｗ１は、例えば、１５０μｍ程度である。換言すると、各導電パターン１１は、等間隔に離間されている。従って、分離溝４１に充填された封止樹脂１３と導電パターン１１の側面との間に発生する寄生容量の値を均一化することが出来る。また、寄生容量が均一化されることから、この寄生容量を考慮した設計を容易に行うことができる。
尚、分離溝４１の幅は等間隔であると上記したが、この「等間隔」とは差を含む等間隔であり、厳密にはある程度の誤差が発生する場合がある。この誤差は、エッチングを行うためのエッチングマスクの形成時に発生する誤差、ウェットエッチングを行う際に発生する誤差を含む。具体的にこれらの誤差は、数μｍから数十μｍ程度である。更に、分離溝４１に充填された封止樹脂１３は、導電パターン１１の裏面よりも外部に突出する。
また、導電パターン１１の裏面が露出する封止樹脂１３の裏面は、樹脂から成るレジスト１６で被覆される。そして、レジスト１６に設けた開口部に、半田等のロウ材から成る外部電極１５が形成される。
図２を参照して他の形態の回路装置１０Ｂを説明する。図２は回路装置１０Ｂの平面図である。この図に示した回路装置１０Ｂでは、導電パターン１１により配線部１１Ｃが形成されている。更に、導電パターン１１同士が離間する距離が、局所的に相違する部分がある。回路装置１０Ｂの他の構成は、図１に示した回路装置１０Ａと同様である。
回路装置１０Ｂでは、２種類の回路素子１２が内蔵されている。１つはＩＣチップである回路素子１２Ａである。もう１つは数アンペア以上の大きな電流のスイッチングを行う半導体素子である回路素子１２Ｂである。回路素子１２Ｂは、回路素子１２Ａから供給される制御信号に基づいたスイッチングを行う半導体素子である。これらの半導体素子の他にも、チップ抵抗やチップコンデンサ等の他の回路素子が回路装置１０Ｂに内蔵されても良い。
配線部１１Ｃは、平面的に異なる箇所に電気的接続領域が形成された導電パターン１１である。例えば、この配線部１１Ｃでは、一方の端部が金属細線１４を介して、ＩＣである回路素子１２Ａと接続されている。更に、配線部１１Ｃの他の端部は、金属細線１４を介して、スイッチング素子である回路素子１２Ｂと接続されている。従って、配線部１１Ｃは、回路装置１０Ｂに内蔵される素子同士を導通させる経路の一部として機能している。また、配線部１１Ｃは、金属細線１４の下方を延在している。本形態の回路装置１０Ｂでは、複数個の配線部１１Ｃが形成されている。更に、配線部１１Ｃ同士が隣接する場所では、配線部１１Ｃ同士が離間する距離は略同一である。
図１を参照して説明した回路装置では、内蔵される導電パターン１１同士が離間する距離は略同一であったが、図２の回路装置１０Ｂでは、その距離が相違する箇所がある。具体的には、スイッチング素子である回路素子１２Ｂが配置されるランド状のダイパッド１１Ｂと、他の導電パターン１１Ａとが離間する距離が他の箇所よりも長くなっている。ここで、他の導電パターン１１Ａとは、配線部１１Ｃを構成する導電パターン１１、制御用のＩＣである回路素子１２Ａが載置されるランド状の導電パターン１１を含む。例えば、他の導電パターン１１Ａ同士が離間する距離（Ｗ１）が１５０μｍ程度であるのに対し、ダイパッド１１Ｂと他の導電パターン１１Ａとが離間する距離は、２５０μｍ程度である。
このようにダイパッド１１Ｂを他の導電パターン１１から余分に離間させる理由は、ダイパッド１１Ｂの耐圧性を確保するためである。ダイパッド１１Ｂには、大電流（例えば２５０Ｖで２Ａ程度）のスイッチングを行う回路素子１２Ｂが、半田や導電性ペースト等の導電性の接着剤を介して固着されている。従って、回路素子１２ＢがＯＮ動作しているときは、ダイパッド１１Ｂにも上記した大電流が流れる。それに対して、他の導電パターン１１Ａでは、制御用の小さい電気信号（例えば数Ｖで数十ｍＡ程度）が通過している。このことから、ダイパッド１１Ｂと導電パターン１１Ａとの電位差が大きいので、両者を離間させて耐圧性を確保することが重要である。本形態により、ダイパッド１１Ｂを通過する大電流が、導電パターン１１Ａを通過する制御信号にノイズを発生させることを抑止することができる。また、上記したパワー系の半導体素子のソース電極あるいはドレイン電極と接続される導電パターンを、他の導電パターンから離間させても良い。このことにより、回路装置に内蔵された電気回路を更に安定化させることができる。
まとめると、第１の分離溝の深さを均一にする為に、エッチングにより形成される分離溝４１の幅を実質均一にすると、その深さが均一となる。従って、裏面から行われるエッチングによる各導電パターン１１の分離が良好になされる。しかしながら、大電流が通過する導電パターン１１の場合は、他の導電パターン１１との耐圧性を確保するために、所定の距離以上で離間させる必要がある。そこで、耐圧確保の意味で一部の分離溝４１の幅を広く設定することもある。この幅を図２にてＷ２で表現している。
以上、導電箔を用いたパターン図として２種類を説明したが、これ以外のパターンもあるので以下に説明する。
１：ディスクリート型の回路素子等に電気的に接続され、回路素子が固着されるランドの周囲に配置されるボンディングパッドから成るパターン。このパターンは、特に、端子数の少ないＩＣまたはディスクリートのトランジスタが内蔵される回路装置に適用される。
２：ピン数が多い回路素子（例えばＩＣ）と電気的に接続され、回路素子が配置されるランドの周囲にて再配線を行うために引き回されるパターン。回路素子と電気的に接続されるパッドから連続して延在するパターン。
３：ＳＩＰ（System in Package ）では、トランジスタ、ＩＣ、受動素子またはこれらの集合体が内蔵されている。これらの回路素子は、配線部１１Ｃを介して電気的に接続させている。この配線部１１Ｃの形状としては、図２に示したように、細長に延在する形状の他にも、Ｌ字状に形成された導電パターン１１を配線部１１Ｃとして採用しても良い。
図３以降を参照して回路装置１０の製造方法を説明する。
本発明の第１の工程は、図３から図６に示すように、導電箔４０を用意し、分離溝４１を形成することにより凸状に突出する導電パターン１１を形成することにある。
本工程では、まず図３（Ａ）の如く、シート状の導電箔４０を用意する。この導電箔４０は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択される。具体的な材料としては、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔等が採用される。導電箔の厚さは、後のエッチングを考慮すると１０μｍ〜３００μｍ程度が好ましい。具体的には、図３（Ｂ）に示す如く、短冊状の導電箔４０に多数のユニットが形成されるブロック４２が４〜５個離間して並べられる。各ブロック４２間にはスリット４３が設けられ、モールド工程等での加熱処理で発生する導電箔４０の応力を吸収する。また導電箔４０の上下周端にはインデックス孔４４が一定の間隔で設けられ、各工程での位置決めに用いられる。
続いて、ブロック毎の導電パターン１１を形成する。まず、図４に示す如く、導電箔４０の上に、耐エッチングマスクであるレジストＰＲを形成し、導電パターン１１となる領域を除いた導電箔４０が露出するようにホトレジストＰＲをパターニングする。このレジストＰＲをエッチングマスクとしてウェットエッチングを行うことにより、レジストＰＲから露出する導電箔４０がエッチングされて分離溝４１が形成される。等間隔の分離溝４１を形成するために、レジストＰＲの露出部の幅Ｗ１は等間隔に形成される。ここで、レジストＰＲのパターンニングは露光および現像の工程により行われるので、ある程度の誤差が発生する場合もある。
図５を参照して、ウェットエッチングにより形成される分離溝４１の、幅Ｗと深さＤとの関係を説明する。図５（Ａ）はエッチングにより形成される分離溝４１の断面図であり、図５（Ｂ）は分離溝の幅と深さとの関係を示すグラフである。
図５（Ａ）を参照して、導電箔４０に形成される分離溝４１の断面形状を説明する。ここでは、分離溝４１の幅を符号Ｗで示し、その深さを符号Ｄで示す。ウェットエッチングにより形成される分離溝の断面は、等方性に形成される。従って、分離溝４１の深さＤは、分離溝の幅Ｗとエッチングの条件に支配される。即ち、分離溝の幅Ｗを大きくすると、その深さＤも大きくなる。更に、エッチングの強度を強くすると、分離溝の深さＤも深くなる。
図５（Ｂ）のグラフを参照して、分離溝の幅Ｗと深さＤとの関連を説明する。同図のグラフは、同じウェットエッチングの条件で、幅の異なる分離溝を複数個形成した結果を示している。そして、各々の分離溝の幅Ｗおよび深さＤをグラフにプロットしてある。また、これらの点の集合体により統計学的手法で算出した近似曲線Ｌ１も描いてある。
先ず、近似曲線に関して説明する。分離溝の幅が０から１５０μｍまでは、分離溝の幅Ｗの増加に伴ってその深さも増加している。そして、分離溝の幅Ｗが１５０μｍ以上になると、分離溝の深さは一定にとどまっている。即ち、１５０μｍ以上の幅を有する分離溝４１の深さは、ほぼ一定になることを意味している。
次に、上記した幅と深さの値のバラツキに関して説明する。近似曲線が示す深さと、その点が示す深さとの差をＤ１とする。そうすると、分離溝４１の深さが１５０μｍまでの領域では、Ｄ１の大きさが非常に大きい。これは、幅が１５０μｍ以下の分離溝４１を形成した場合、各々の分離溝４１の深さにバラツキが大きく発生することを意味している。それに対して、分離溝４１の幅Ｗが１５０μｍ以上になると、近似曲線Ｌ１が示す深さと、各点が示す深さとの差が非常に小さくなる。具体的には、この領域では、近似曲線が示す深さと各点が示す深さとの差は、数μｍ程度である。従って、幅Ｗを１５０μｍ以上にした場合は、均一性に優れた分離溝４１を形成することができる。
また、上記の説明では、エッチングにより形成される分離溝４１の深さが一定になる幅ＷＳが、１５０μｍ以上である。しかしながら、この幅ＷＳはエッチング条件により変動する。即ち、エッチャントを導電箔４０の表面にシャワーリングする方法と、エッチャントに導電箔を浸漬する方法とでは、幅ＷＳが異なる場合がある。また、導電箔４０のエッチングに用いるエッチャントの種類に依っても、幅ＷＳが変動することが予測される。
図６を参照して、この工程で形成される具体的な導電パターン１１の形状を説明する。図６（Ａ）は分離溝４１が形成された導電箔４０の断面図であり、図６（Ｂ）はその平面図である。
図６（Ａ）を参照して、導電箔４０の表面には分離溝４１が形成されている。そしてこの分離溝４１は、第1の分離溝４１Ａおよび第２の分離溝５２から成る。第1の分離溝４１Ａは、１つのユニット内部で導電パターン１１同士を分離するための分離溝である。そして、第２の分離溝５２は、ユニット同士を分離するための分離溝であり、前記した第1の分離溝４１Ａよりもその幅が大きく形成される。この第２の分離溝５２には、後のモールドの工程で、第1の分離溝４１Ｂと共に封止樹脂が充填される。そして、第２の分離溝５２に充填された封止樹脂をダイシングすることで、各回路装置への分離が行われる。ここで、ユニットとは、１つの回路装置を構成する構成要素を指す。
具体的に、第1の分離溝４１Ａの幅Ｗ１は、１５０μｍ程度にすることができる。そして、第２の分離溝５２の幅Ｗ２は、Ｗ１の２倍程度（３００μｍ）にすることができる。第1の分離溝４１Ａの幅Ｗ１を１５０μｍ程度にすることにより、各々の第1の分離溝４１Ａの深さを均一にすることができる。そして、この１５０μｍという幅は、深さの均一性を保つことができる最小の幅であるので、各導電パターン１１同士が離間する距離を最小化することができる。従って、導電パターン１１として用いることが出来る回路装置内部の有効面積を増大することができる。
図６（Ｂ）に具体的な導電パターン１１を示す。本図は図３（Ｂ）で示したブロック４２の１個を拡大したもの対応する。点線で囲まれた部分の１個が１つのユニット４５である。１つのブロック４２にはマトリックス状に複数のユニット４５が配列され、各ユニット４５毎に同一の導電パターン１１が設けられている。ここでは、２行２列の４個のユニット４５が形成されているが、更に多数個のユニット４５を形成することも可能である。また、上述した第２の分離溝５２は、各ユニット４５間に格子状に形成されている。
本発明の第２の工程は、図７（Ａ）の断面図および図７（Ｂ）の平面図に示す如く、所望の導電パターン１１の各ユニット４５に回路素子１２を固着し、各ユニット４５の回路素子１２の電極と所望の導電パターン１１とを電気的に接続する接続手段を形成することにある。
回路素子１２としては、トランジスタ、ダイオード、ＩＣチップ等の半導体素子、チップコンデンサ、チップ抵抗等の受動素子である。また厚みが厚くはなるが、ＣＳＰ、ＢＧＡ等のフェイスダウンの半導体素子も実装できる。
本発明の第３の工程は、図８に示す如く、各ユニット４５の回路素子１２を一括して被覆し、分離溝４１に充填されるように封止樹脂１３でモールドすることにある。
本工程では、封止樹脂１３は回路素子１２および複数の導電パターン１１を被覆し、導電パターン１１間の分離溝４１には封止樹脂１３が充填される。また、封止樹脂１３は、導電パターン１１側面の湾曲構造と嵌合して強固に結合する。そして封止樹脂１３により導電パターン１１が支持されている。また本工程では、トランスファーモールド、インジェクションモールド、またはディッピングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。また、本工程では、第１の分離溝４１Ａおよび第２の分離溝５２の両方に、封止樹脂１３が充填される。
本工程の利点は、封止樹脂１３を被覆するまでは、導電パターン１１となる導電箔４０が支持基板となることである。従来では、本来必要としない支持基板を採用していた。本発明では、支持基板となる導電箔４０は、電極材料として必要な材料である。そのため、構成材料を極力省いて作業できるメリットを有し、コストの低下も実現できる。
本発明の第４の工程は、図９に示す如く、各導電パターン１１を電気的に分離することにある。ここでは、分離溝４１に充填された封止樹脂１３が露出するまで導電箔４０の裏面を除去して、各導電パターン１１の分離を行う。本工程は、導電箔４０の裏面を化学的および／または物理的に除き、導電パターン１１として分離するものである。この工程は、研磨、研削、エッチング、レーザの金属蒸発等により施される。特に、エッチングにより導電箔４０の除去を行うと、分離溝４１に充填された封止樹脂が下方に突出する構造を得る。
図６（Ａ）にも示したように、幅が広く形成された第２の分離溝５２の深さは、第1の分離溝４１Ａの深さとほぼ等しい。従って、ウェットエッチングにより、上記除去を行った場合は、第２の分離溝５２および第1の分離溝４１Ａに充填された封止樹脂は、同程度に下方に突出する。
更に、導電パターン１１の裏面処理を行い、図１に示す最終構造を得る。すなわち、必要によって露出した導電パターン１１に半田等の導電材を被着して裏面電極１５を形成し、回路装置として完成する。
本発明の第５の工程は、図１０に示す如く、封止樹脂１３を各ユニット４５毎にダイシングにより分離することにある。
本工程では、ブレード４９で各ユニット４５間のダイシングラインに沿って封止樹脂１３をダイシングし、個別の回路装置に分離する。本工程では、ダイシングラインには分離溝に充填された封止樹脂１３しか存在しないので、ブレード４９の摩耗は少ない。更に、金属バリも発生せず極めて正確な外形にダイシングできる。詳述すると、各ユニット４５間に形成された第２の分離溝５２の中間部に沿って上記ダイシングは行われる。
上記ダイシングに使用するブレード４９の厚みは、例えば１００μｍ程度である。従って、ダイシングが行われる第２の分離溝５２の幅を広く形成することで、ブレード４９が、導電パターン１１に接触してしまうのを防止することができる。
本発明の回路装置を示す平面図（Ａ）、断面図（Ｂ）である。 本発明の回路装置を示す平面図である。 本発明の回路装置の製造方法を示す断面図（Ａ）、平面図（Ｂ）である。 本発明の回路装置を示す断面図である。 本発明の回路装置を示す断面図（Ａ）、特性図（Ｂ）である。 本発明の回路装置の製造方法を示す断面図（Ａ）、平面図（Ｂ）である。 本発明の回路装置の製造方法を示す断面図（Ａ）、平面図（Ｂ）である。 本発明の回路装置の製造方法を示す断面図である。 本発明の回路装置の製造方法を示す断面図である。 本発明の回路装置の製造方法を示す平面図である。 従来の回路装置を示す断面図である。 従来の回路装置を示す断面図である。
符号の説明
１０ 回路装置
１１ 導電パターン
１２ 回路素子
１３ 封止樹脂
１４ 金属細線
１５ 外部電極
１６ レジスト
４１ 分離溝

Claims (14)

  1. 導電パターンと、前記導電パターンと電気的に接続された回路素子とを具備し、
    前記導電パターンどうしが等間隔に離間することを特徴とする回路装置。
  2. 分離溝により離間された導電パターンと、前記導電パターンに電気的に接続された回路素子と、前記導電パターンの裏面を露出させて前記導電パターンおよび前記回路素子を被覆する封止樹脂とを具備し、
    前記導電パターンどうしが前記分離溝により等間隔に離間されることを特徴とする回路装置。
  3. 前記導電パターンどうしが離間する距離は、１５０μｍ以上であることを特徴とする請求項１または請求項２記載の回路装置。
  4. 前記分離溝は、均一の深さに形成されることを特徴とする請求項２記載の回路装置。
  5. 全ての前記導電パターンが等間隔に離間されることを特徴とする請求項１または請求項２記載の回路装置。
  6. 前記導電パターンは、半導体素子が固着されるダイパッドを含み、
    前記ダイパッドと他の前記導電パターンとが離間する距離は、他の前記導電パターンどうしが離間する距離よりも長いことを特徴とする請求項１または請求項２記載の回路装置。
  7. 前記半導体素子は、パワー系の半導体素子であることを特徴とする請求項６記載の回路装置。
  8. 導電箔を用意する工程と、
    前記導電箔に等間隔の幅を有する分離溝を形成することで、導電パターンを凸状に形成する工程と、
    前記導電パターンと回路素子とを電気的に接続する工程と、
    前記回路素子を被覆し、前記分離溝に充填されるように封止樹脂で封止する工程と、
    前記分離溝に充填された前記封止樹脂が露出するまで前記導電箔の裏面を除去する工程と、
    を具備することを特徴とする回路装置の製造方法。
  9. 前記分離溝の幅を、１５０μｍ以上に形成することを特徴とする請求項８記載の回路装置の製造方法。
  10. 前記分離溝を、その深さよりも幅を広く形成することを特徴とする請求項８記載の回路装置の製造方法。
  11. 導電箔を用意する工程と、
    前記導電箔に等間隔の第１の分離溝を形成することにより、１つのユニットを構成する導電パターンを凸状に形成し、前記ユニットどうしの間に前記第１の分離溝よりも幅の広い第２の分離溝を設ける工程と、
    前記導電パターンと回路素子とを電気的に接続する工程と、
    前記回路素子を被覆し、前記第１の分離溝および前記第２の分離溝に充填されるように封止樹脂で封止する工程と、
    前記第１の分離溝および前記第２の分離溝に充填された前記封止樹脂が露出するまで前記導電箔の裏面を除去する工程と、
    前記第２の分離溝に充填された前記封止樹脂を切断することにより、前記ユニットを分離する工程とを具備することを特徴とする回路装置の製造方法。
  12. 前記第２の分離溝の幅は、前記第１の分離溝の２倍程度であることを特徴とする請求項１１記載の回路装置の製造方法。
  13. 前記第１の分離溝と前記第２の分離溝とは、略同一の深さを有することを特徴とする請求項１１記載の回路装置の製造方法。
  14. 前記第１の分離溝の幅を、１５０μｍ以上に形成することを特徴とする請求項１１記載の回路装置の製造方法。
JP2004251364A 2003-09-30 2004-08-31 回路装置およびその製造方法 Pending JP2005129900A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2004251364A JP2005129900A (ja) 2003-09-30 2004-08-31 回路装置およびその製造方法
TW93126960A TWI251246B (en) 2003-09-30 2004-09-07 Circuit device and fabricating method of the same
KR20040075759A KR100613793B1 (ko) 2003-09-30 2004-09-22 회로 장치 및 그 제조 방법
CNB2004100832485A CN100461402C (zh) 2003-09-30 2004-09-29 电路装置及其制造方法
US10/953,299 US7420266B2 (en) 2003-09-30 2004-09-29 Circuit device and manufacturing method thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003342082 2003-09-30
JP2004251364A JP2005129900A (ja) 2003-09-30 2004-08-31 回路装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2005129900A true JP2005129900A (ja) 2005-05-19

Family

ID=34575887

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004251364A Pending JP2005129900A (ja) 2003-09-30 2004-08-31 回路装置およびその製造方法

Country Status (5)

Country Link
US (1) US7420266B2 (ja)
JP (1) JP2005129900A (ja)
KR (1) KR100613793B1 (ja)
CN (1) CN100461402C (ja)
TW (1) TWI251246B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006337069A (ja) * 2005-05-31 2006-12-14 Sanyo Electric Co Ltd 回路装置およびその製造方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4359110B2 (ja) * 2003-09-24 2009-11-04 三洋電機株式会社 回路装置
JP4446772B2 (ja) * 2004-03-24 2010-04-07 三洋電機株式会社 回路装置およびその製造方法
JP4592413B2 (ja) * 2004-12-27 2010-12-01 三洋電機株式会社 回路装置
US7497286B2 (en) * 2005-07-29 2009-03-03 Borgwarner Inc. Auxiliary electric drive assembly
US7537965B2 (en) * 2006-06-21 2009-05-26 Delphi Technologies, Inc. Manufacturing method for a leadless multi-chip electronic module
WO2008069260A1 (ja) * 2006-11-30 2008-06-12 Sanyo Electric Co., Ltd. 回路素子実装用の基板、これを用いた回路装置およびエアコンディショナ
US7777310B2 (en) * 2007-02-02 2010-08-17 Stats Chippac Ltd. Integrated circuit package system with integral inner lead and paddle
US8067825B2 (en) * 2007-09-28 2011-11-29 Stats Chippac Ltd. Integrated circuit package system with multiple die
US20100252918A1 (en) * 2009-04-06 2010-10-07 Jiang Hunt H Multi-die package with improved heat dissipation
US8133759B2 (en) * 2009-04-28 2012-03-13 Macronix International Co., Ltd. Leadframe
CA2788711A1 (en) * 2010-02-01 2011-08-04 Furukawa Electric Co., Ltd. Metal core board for vehicle-mountable junction box
US8349658B2 (en) 2010-05-26 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts and heat sink over semiconductor die using leadframe
US9269691B2 (en) * 2010-05-26 2016-02-23 Stats Chippac, Ltd. Semiconductor device and method of making an embedded wafer level ball grid array (EWLB) package on package (POP) device with a slotted metal carrier interposer
JP5926988B2 (ja) * 2012-03-08 2016-05-25 ルネサスエレクトロニクス株式会社 半導体装置
US9362191B2 (en) * 2013-08-29 2016-06-07 Infineon Technologies Austria Ag Encapsulated semiconductor device
EP3345213A4 (en) * 2015-09-04 2019-04-24 Octavo Systems LLC IMPROVED SYSTEM USING A SYSTEM IN PACKAGING COMPONENTS
TWI661476B (zh) * 2018-02-14 2019-06-01 頎邦科技股份有限公司 半導體基板及其加工方法
US11404336B2 (en) 2020-06-29 2022-08-02 Infineon Technologies Austria Ag Power module with metal substrate

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003031730A (ja) * 2001-05-11 2003-01-31 Hitachi Ltd 半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AT398877B (de) * 1991-10-31 1995-02-27 Philips Nv Zwei- oder mehrlagige leiterplatte, verfahren zum herstellen einer solchen leiterplatte und laminat für die herstellung einer solchen leiterplatte nach einem solchen verfahren
US5637922A (en) * 1994-02-07 1997-06-10 General Electric Company Wireless radio frequency power semiconductor devices using high density interconnect
US5708419A (en) * 1996-07-22 1998-01-13 Checkpoint Systems, Inc. Method of wire bonding an integrated circuit to an ultraflexible substrate
CN1242108A (zh) * 1996-12-23 2000-01-19 Scb技术公司 可表面连接的半导体桥接元件、器件和方法
US6548328B1 (en) * 2000-01-31 2003-04-15 Sanyo Electric Co., Ltd. Circuit device and manufacturing method of circuit device
EP1143509A3 (en) * 2000-03-08 2004-04-07 Sanyo Electric Co., Ltd. Method of manufacturing the circuit device and circuit device
JP3600131B2 (ja) 2000-09-04 2004-12-08 三洋電機株式会社 回路装置の製造方法
JP3609737B2 (ja) * 2001-03-22 2005-01-12 三洋電機株式会社 回路装置の製造方法
JP4761662B2 (ja) * 2001-07-17 2011-08-31 三洋電機株式会社 回路装置の製造方法
JP4068340B2 (ja) * 2001-12-17 2008-03-26 エルピーダメモリ株式会社 半導体集積回路装置
JP2004207277A (ja) * 2002-12-20 2004-07-22 Sanyo Electric Co Ltd 回路装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003031730A (ja) * 2001-05-11 2003-01-31 Hitachi Ltd 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006337069A (ja) * 2005-05-31 2006-12-14 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP4566066B2 (ja) * 2005-05-31 2010-10-20 三洋電機株式会社 回路装置およびその製造方法

Also Published As

Publication number Publication date
KR20050031896A (ko) 2005-04-06
CN1604323A (zh) 2005-04-06
US7420266B2 (en) 2008-09-02
TW200512778A (en) 2005-04-01
KR100613793B1 (ko) 2006-08-22
US20050104198A1 (en) 2005-05-19
CN100461402C (zh) 2009-02-11
TWI251246B (en) 2006-03-11

Similar Documents

Publication Publication Date Title
KR100613793B1 (ko) 회로 장치 및 그 제조 방법
JP4353853B2 (ja) 回路装置の製造方法および板状体
JP4093818B2 (ja) 半導体装置の製造方法
US20070070229A1 (en) Semiconductor device with improved design freedom of external terminal
US7053492B2 (en) Circuit device and method of manufacturing the same
US7417309B2 (en) Circuit device and portable device with symmetrical arrangement
KR100611291B1 (ko) 회로 장치, 회로 모듈 및 회로 장치의 제조 방법
US6946724B2 (en) Circuit device and method of manufacture thereof
JP4073308B2 (ja) 回路装置の製造方法
JP2006156574A (ja) 回路装置およびその製造方法
KR100662687B1 (ko) 회로 장치 및 그 제조 방법
JP5137320B2 (ja) 半導体装置およびその製造方法
JP2007180445A (ja) 回路装置およびその製造方法
JP3863816B2 (ja) 回路装置
JP4315964B2 (ja) 回路装置の製造方法
JP4097486B2 (ja) 回路装置の製造方法
JP2007036015A (ja) 回路装置およびその製造方法
JP3913622B2 (ja) 回路装置
JP2006128501A (ja) 回路装置およびその製造方法
JP2006339233A (ja) 回路装置およびその製造方法
JP2004071900A (ja) 回路装置
JP2006186019A (ja) 回路装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070719

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100330

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100721