KR20050031896A - 회로 장치 및 그 제조 방법 - Google Patents

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KR20050031896A
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산요덴키가부시키가이샤
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Abstract

본 발명은 도전 패턴끼리의 간격을 균일화시킨 회로 장치 및 그 제조 방법을 제공한다. 본 발명의 회로 장치의 제조 방법은 도전박(40)을 준비하는 공정과, 도전박에 등간격의 폭을 갖는 분리홈(41)을 형성함으로써, 적어도 회로 소자(12)의 탑재 영역을 갖는 유닛(45)을 구성하는 도전 패턴(11)을 형성하는 공정과, 도전 패턴(11)과 회로 소자(12)를 전기적으로 접속하는 공정과, 회로 소자(12)를 피복하여, 분리홈(41)에 충전되도록 밀봉 수지로 밀봉하는 공정과, 분리홈(41)을 형성하지 않은 두께 부분의 도전박(40)을 제거하는 공정을 포함한다.

Description

회로 장치 및 그 제조 방법{CIRCUIT DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 회로 장치 및 그 제조 방법에 관한 것으로, 특히 등간격으로 이격된 도전 패턴을 갖는 회로 장치 및 그 제조 방법에 관한 것이다.
종래, 전자 기기에 세트되는 회로 장치는, 휴대 전화, 휴대용 컴퓨터 등에 채용되기 때문에, 소형화, 박형화, 경량화가 요구된다.
예를 들면, 회로 장치로서 반도체 장치를 예로 들어 설명하면, 최근에는 CSP(칩 사이즈 패키지)라고 불리는, 칩 사이즈와 동등한 웨이퍼 스케일 CSP가 개발되고 있다.
도 11은 지지 기판으로서 유리 에폭시 기판(65)을 채용한, 칩 사이즈보다도 약간 큰 CSP(66)를 도시하는 것이다. 여기서는 유리 에폭시 기판(65)에 트랜지스터 칩 T가 실장된 것으로서 설명해간다.
이 유리 에폭시 기판(65)의 표면에는, 제1 전극(67), 제2 전극(68) 및 다이패드(69)가 형성되고, 이면에는 제1 이면 전극(70)과 제2 이면 전극(71)이 형성되어 있다. 그리고 관통 홀 TH를 통하여, 상기 제1 전극(67)과 제1 이면 전극(70)이 접속되어 있다. 또한 관통 홀 TH를 통하여, 제2 전극(68)과 제2 이면 전극(71)이 전기적으로 접속되어 있다. 또한 다이패드(69)에는 상기 베어의 트랜지스터 칩 T가 고착되어, 트랜지스터의 에미터 전극과 제1 전극(67)이 금속 세선(72)을 통하여 접속된다. 또한, 트랜지스터의 베이스 전극과 제2 전극(68)이 금속 세선(72)을 통하여 접속되어 있다. 트랜지스터 칩 T를 피복하도록 유리 에폭시 기판(65)에 수지층(73)이 형성되어 있다.
상기 CSP(66)는 유리 에폭시 기판(65)을 채용하였지만, 웨이퍼 스케일 CSP와 달리, 칩 T로부터 외부 접속용 이면 전극(70, 71)까지의 연장 구조가 간단하여, 염가로 제조할 수 있는 장점을 갖는다.
그러나, 상기한 CSP(66)는 유리 에폭시 기판(65)을 인터포저로서 이용하고 있고, 이것에 의해 CSP(66)의 소형화 및 박형화에는 한계가 있었다. 여기에서 도 12에 도시한 바와 같은 실장 기판을 불필요하게 한 회로 장치(80)가 개발되었다(예를 들면, 특허 문헌 1을 참조).
도 12를 참조하여, 회로 장치(80)에서는 도전 패턴(81)에 회로 소자(82)가 고착되어 있다. 그리고, 회로 소자(82)와 도전 패턴(81)은 금속 세선(84)에 의해 접속되어 있다. 밀봉 수지(83)는 도전 패턴(81)의 이면을 노출시켜 회로 소자(82), 금속 세선(84) 및 도전 패턴(81)을 피복하고 있다. 따라서, 회로 장치(80)는 실장 기판을 불필요하게 하여 구성되어 있고, CSP(66)와 비교하면, 박형 또한 소형으로 형성되어 있었다.
회로 장치(80)의 도전 패턴(81)은, 도전박을 에칭함으로써 형성된다. 구체적으로는, 우선 도전박의 표면을 하프 에칭함으로써, 분리홈(87)을 형성한다. 분리홈(87)을 형성함으로써, 도전박의 표면에 볼록 형상의 도전 패턴(81)이 형성된다. 다음으로, 도전 패턴(81)에 회로 소자(82)를 전기적으로 접속한다. 그리고, 회로 소자가 피복되어 분리홈(87)에 충전되도록 밀봉 수지(83)를 형성한다. 또한, 분리홈(87)에 충전된 밀봉 수지(83)가 노출될 때까지, 도전박을 이면에서 제거한다. 이것에 의해, 각 도전 패턴(81)이 분리된다. 이상의 공정에 의해, 원하는 형상의 도전 패턴(81)이 형성된다.
특허 문헌 1 : 일본 특개 2002-076246호 공보(제7페이지, 도 1)
그러나, 도전 패턴(81)끼리 접근시키기 위해서, 분리홈(87)의 폭을 좁게 하면, 분리홈(87)의 깊이가 불균일하게 이루어지는 문제가 있었다. 예를 들면, 분리홈(87)의 폭을 150㎛ 정도 이하로 하면, 분리홈(87)의 깊이가 불균일하게 된다. 상술한 바와 같이, 각 도전 패턴(81)은 분리홈(87)에 충전된 밀봉 수지(83)가 노출될 때까지, 도전박을 이면에서 에칭함으로써 분리된다. 국소적으로 얕은 분리홈(87)이 형성된 경우, 이 얕은 분리홈(87)에 충전된 밀봉 수지(83)가 노출될 때까지, 도전박은 이면에서 에칭된다. 따라서, 과도한 에칭을 행함으로써, 도전 패턴(81)은 얇게 형성되게 된다. 여기에서, 도전 패턴(81)의 전류 용량이 작아지게 되는 문제가 있었다.
또한, 도전 패턴(81)끼리의 간격이 불균일해지면, 국소적으로 큰 기생 용량이 발생하게 된다는 문제가 있었다. 따라서, 회로 설계를 행할 때에, 국소적으로 다른 기생 용량을 고려할 필요가 있었다. 이것이 회로 설계를 곤란하게 하였다. 본 발명은 상술한 문제점을 감안하여 이루어진 것으로, 본 발명의 주된 목적은 도전 패턴끼리의 간격을 균일화시킨 회로 장치 및 그 제조 방법을 제공하는 데에 있다.
본 발명의 회로 장치는, 도전 패턴과, 상기 도전 패턴과 전기적으로 접속된 회로 소자를 구비하고, 상기 도전 패턴끼리가 등간격으로 이격하는 것을 특징으로 한다.
또한, 본 발명의 회로 장치는 분리홈에 의해 이격된 도전 패턴과, 상기 도전 패턴에 전기적으로 접속된 회로 소자와, 상기 도전 패턴의 이면을 노출시켜 상기 도전 패턴 및 상기 회로 소자를 피복하는 밀봉 수지를 구비하고, 상기 도전 패턴끼리가 상기 분리홈에 의해 등간격으로 이격되는 것을 특징으로 한다.
본 발명의 회로 장치의 제조 방법은, 도전박을 준비하는 공정과, 상기 도전박에 등간격의 폭을 갖는 분리홈을 형성함으로써, 도전 패턴을 볼록 형상으로 형성하는 공정과, 상기 도전 패턴과 회로 소자를 전기적으로 접속하는 공정과, 상기 회로 소자를 피복하고, 상기 분리홈에 충전되도록 밀봉 수지로 밀봉하는 공정과, 상기 분리홈에 충전된 상기 밀봉 수지가 노출될 때까지 상기 도전박의 이면을 제거하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 회로 장치의 제조 방법은, 도전박을 준비하는 공정과, 상기 도전박에 등간격의 제1 분리홈을 형성함으로써, 1개의 유닛을 구성하는 도전 패턴을 볼록 형상으로 형성하고, 상기 유닛끼리의 사이에 상기 제1 분리홈보다도 폭이 넓은 제2 분리홈을 형성하는 공정과, 상기 도전 패턴과 회로 소자를 전기적으로 접속하는 공정과, 상기 회로 소자를 피복하고, 상기 제1 분리홈 및 상기 제2 분리홈에 충전되도록 밀봉 수지로 밀봉하는 공정과, 상기 제1 분리홈 및 상기 제2 분리홈에 충전된 상기 밀봉 수지가 노출될 때까지 상기 도전박의 이면을 제거하는 공정과, 상기 제2 분리홈에 충전된 상기 밀봉 수지를 절단함으로써, 상기 유닛을 분리하는 공정을 포함하는 것을 특징으로 한다.
<실시 형태>
도 1을 참조하여, 본 형태의 회로 장치(10)의 구성을 설명한다. 도 1의 (a)는 회로 장치(10A)의 평면도이고, 도 1의 (b)는 그 단면도이다.
도 1의 (a)를 참조하여, 본 형태의 회로 장치(10A)는 도전 패턴(11)과, 이 도전 패턴(11)과 전기적으로 접속된 회로 소자(12)와, 도전 패턴(11)의 이면을 노출시켜 회로 소자(12) 및 도전 패턴(11)을 피복하는 밀봉 수지(13)를 갖는다.
도전 패턴(11)은 용가재의 부착성, 본딩성, 도금성이 고려되어 그 재료가 선택된다. 구체적으로는, Cu를 주재료로 한 도전박, Al을 주재료로 한 도전박 또는 Fe-Ni 등의 합금으로 이루어지는 도전박 등이 도전 패턴(11)의 재료로서 채용된다. 여기서는, 도전 패턴(11)은 이면을 노출시켜 밀봉 수지(13)에 매립된 구조로 되어 있고, 분리홈(41)에 의해 전기적으로 분리되어 있다. 일례로서, 회로 장치(10)의 4코너에, 회로 소자(12)가 실장되는 랜드 형상의 도전 패턴(11)이 형성된다. 그리고, 금속 세선(14)의 본딩 패드로 되는 도전 패턴(11)이 그 사이에 형성되어 있다. 또한, 밀봉 수지(13)로부터 노출하는 도전 패턴(11)의 이면에는 땜납 등의 용가재로 이루어지는 외부 전극(15)이 형성되어 있다. 도전 패턴(11)은 에칭에 의해 형성되고, 그 측면은 만곡면으로 형성되어 있다. 또한, 장치의 이면에서 외부 전극(15)이 형성되지 않는 개소는 레지스트(16)로 피복되어 있다.
회로 소자(12)에서는, 트랜지스터, 다이오드, IC 칩 등의 반도체 소자, 칩 컨덴서, 칩 저항 등의 수동 소자이다. 또한 두께가 두껍게는 되지만, CSP, BGA 등의 페이스 다운의 반도체 소자도 실장할 수 있다. 여기서는, 페이스 업으로 실장된 회로 소자(12)는 금속 세선(14)을 통하여 다른 도전 패턴(11)과 전기적으로 접속되어 있다.
밀봉 수지(13)는 도전 패턴(11)의 이면을 노출시켜 회로 소자(12), 금속 세선(14) 및 도전 패턴(11)을 피복하고 있다. 밀봉 수지(13)로서는, 열경화성 수지 또는 열가소성 수지를 채용할 수 있다. 또, 각 도전 패턴(11)을 분리하는 분리홈(41)에는 밀봉 수지(13)가 충전되어 있다. 또한, 본 발명의 회로 장치(10)는 밀봉 수지(13)에 의해 전체가 지지되어 있다.
분리홈(41)은 각 도전 패턴(11) 사이에 형성되어, 각 도전 패턴(11)을 전기적으로 분리하는 기능을 갖는다. 그리고, 분리홈(41)의 폭 W1은 기본적으로 어떤 개소에도 그 폭이 균일하게 형성되어 있다. 폭 W1은, 예를 들면 150㎛ 정도이다. 환언하면, 각 도전 패턴(11)은 등간격으로 이격되어 있다. 따라서, 분리홈(41)에 충전된 밀봉 수지(13)와 도전 패턴(11)의 측면 사이에 발생하는 기생 용량의 값을 균일화할 수 있다. 또한, 기생 용량이 균일화되기 때문에, 이 기생 용량을 고려한 설계를 용이하게 행할 수 있다.
또한, 분리홈(41)의 폭은 등간격이라고 상기하였지만, 이 「등간격」이란 차를 포함하는 등간격으로, 엄밀하게는 어느 정도의 오차가 발생하는 경우가 있다. 이 오차는, 에칭을 행하기 위한 에칭 마스크의 형성 시에 발생하는 오차, 웨트 에칭을 행할 때에 발생하는 오차를 포함한다. 구체적으로 이들 오차는, 수㎛에서 수십㎛ 정도이다. 또한, 분리홈(41)에 충전된 밀봉 수지(13)는 도전 패턴(11)의 이면보다도 외부로 돌출된다.
또한, 도전 패턴(11)의 이면이 노출되는 밀봉 수지(13)의 이면은, 수지로 이루어지는 레지스트(16)로 피복된다. 그리고, 레지스트(16)에 형성한 개구부에, 땜납 등의 용가재로 이루어지는 외부 전극(15)이 형성된다.
도 2를 참조하여 다른 형태의 회로 장치(10B)를 설명한다. 도 2는 회로 장치(10B)의 평면도이다. 이 도 2에 도시한 회로 장치(10B)에서는 도전 패턴(11)에 의해 배선부(11C)가 형성되어 있다. 또한, 도전 패턴(11)끼리가 이격하는 거리가 국소적으로 차이가 있는 부분이 있다. 회로 장치(10B)의 다른 구성은 도 1에 도시한 회로 장치(10A)와 마찬가지이다.
회로 장치(10B)에서는, 2 종류의 회로 소자(12)가 내장되어 있다. 하나는 IC칩인 회로 소자(12A)이다. 다른 하나는 수Å 이상의 큰 전류의 스위칭을 행하는 반도체 소자인 회로 소자(12B)이다. 회로 소자(12B)는 회로 소자(12A)로부터 공급되는 제어 신호에 기초한 스위칭을 행하는 반도체 소자이다. 이들 반도체 소자 외에도, 칩 저항이나 칩 컨덴서 등의 다른 회로 소자가 회로 장치(10B)에 내장되어도 된다.
배선부(11C)는 평면적으로 서로 다른 개소에 전기적 접속 영역이 형성된 도전 패턴(11)이다. 예를 들면, 이 배선부(11C)에서는, 한쪽 단부가 금속 세선(14)을 통하여, IC인 회로 소자(12A)와 접속되어 있다. 또한, 배선부(11C)의 서로 다른 단부는, 금속 세선(14)을 통하여, 스위칭 소자인 회로 소자(12B)와 접속되어 있다. 따라서, 배선부(11C)는 회로 장치(10B)에 내장되는 소자끼리 도통시키는 경로의 일부로서 기능하고 있다. 또, 배선부(11C)는 금속 세선(14)의 하방을 연장하고 있다. 본 형태의 회로 장치(10B)에서는 복수개의 배선부(11C)가 형성되어 있다. 또한, 배선부(11C)끼리가 인접하는 장소에서는 배선부(11C)끼리가 이격하는 거리는 대략 동일하다.
도 1을 참조하여 설명한 회로 장치에서는, 내장되는 도전 패턴(11)끼리가 이격하는 거리는 대략 동일하지만, 도 2의 회로 장치(10B)에서는 그 거리가 차이가 나는 개소가 있다. 구체적으로는, 스위칭 소자인 회로 소자(12B)가 배치되는 랜드 형상 다이패드(11B)와 다른 도전 패턴(11A)이 이격하는 거리가 다른 개소보다도 길다. 여기서, 다른 도전 패턴(11A)은, 배선부(11C)를 구성하는 도전 패턴(11), 제어용 IC인 회로 소자(12A)가 장착되는 랜드 형상의 도전 패턴(11)을 포함한다. 예를 들면, 다른 도전 패턴(11A)끼리가 이격하는 거리(W1)가 150㎛ 정도인 데 대하여, 다이패드(11B)와 다른 도전 패턴(11A)이 이격하는 거리는 250㎛ 정도이다.
이와 같이 다이패드(11B)를 다른 도전 패턴(11)으로부터 여분으로 이격시키는 이유는, 다이패드(11B)의 내압성을 확보하기 때문이다. 다이패드(11B)에는 대전류(예를 들면 250V에서 2A 정도)의 스위칭을 행하는 회로 소자(12B)가, 땜납이나 도전성 페이스트 등의 도전성의 접착제를 통하여 고착되어 있다. 따라서, 회로 소자(12B)가 ON 동작하고 있을 때에는, 다이패드(11B)에도 상기한 대전류가 흐른다. 그에 대하여, 다른 도전 패턴(11A)에서는 제어용 작은 전기 신호(예를 들면 수 V에서 수십㎃ 정도)가 통과하고 있다. 여기에서, 다이패드(11B)와 도전 패턴(11A)의 전위차가 크기 때문에, 양자를 이격시켜서 내압성을 확보하는 것이 중요하다. 본 형태에 의해, 다이패드(11B)를 통과하는 대전류가, 도전 패턴(11A)을 통과하는 제어 신호에 노이즈를 발생시키는 것을 억지할 수 있다. 또한, 상기한 파워계 반도체 소자의 소스 전극 혹은 드레인 전극과 접속되는 도전 패턴을, 다른 도전 패턴으로부터 이격시켜도 된다. 이에 의해, 회로 장치에 내장된 전기 회로를 더 안정화시킬 수 있다.
통합하면, 제1 분리홈의 깊이를 균일하게 하기 위해서, 에칭에 의해 형성되는 분리홈(41)의 폭을 실질적으로 균일하게 하면, 그 깊이가 균일해진다. 따라서, 이면에서 행해지는 에칭에 의한 각 도전 패턴(11)의 분리가 양호하게 이루어진다. 그러나, 대전류가 통과하는 도전 패턴(11)의 경우에는 다른 도전 패턴(11)과의 내압성을 확보하기 위해서, 소정의 거리 이상으로 이격시킬 필요가 있다. 그래서, 내압 확보의 의미로 일부 분리홈(41)의 폭을 넓게 설정하는 것도 있다. 이 폭을 도 2에서 W2로 표현하고 있다.
이상, 도전박을 이용한 패턴도로서 2 종류를 설명하였지만, 그 이외의 패턴도 있으며 이하에 설명한다.
1 : 디스크리트형 회로 소자 등에 전기적으로 접속되어, 회로 소자가 고착되는 랜드 주위에 배치되는 본딩 패드로 이루어지는 패턴. 이 패턴은, 특히 단자 수가 적은 IC 또는 디스크리트의 트랜지스터가 내장되는 회로 장치에 적용된다.
2 : 핀수가 많은 회로 소자(예를 들면 IC)와 전기적으로 접속되어, 회로 소자가 배치되는 랜드 주위에서 재배선을 행하기 위해서 인출하는 패턴. 회로 소자와 전기적으로 접속되는 패드로부터 연속하여 연장하는 패턴.
3 : SIP(System in Package)에서는, 트랜지스터, IC, 수동 소자 또는 이들의 집합체가 내장되어 있다. 이들 회로 소자는, 배선부(11C)를 통하여 전기적으로 접속시키고 있다. 이 배선부(11C)의 형상으로서는, 도 2에 도시한 바와 같이, 가늘고 길게 연장하는 형상 외에도, L자 형상으로 형성된 도전 패턴(11)을 배선부(11C)로서 채용해도 된다.
도 3 이후를 참조하여 회로 장치(10)의 제조 방법을 설명한다.
본 발명의 제1 공정은 도 3 내지 도 6에 도시한 바와 같이, 도전박(40)을 준비하고, 분리홈(41)을 형성함으로써 볼록형으로 돌출되는 도전 패턴(11)을 형성하는 데에 있다.
본 공정에서는, 우선 도 3의 (a)와 같이, 시트형의 도전박(40)을 준비한다. 이 도전박(40)은 용가재의 부착성, 본딩성, 도금성이 고려되어 그 재료가 선택된다. 구체적인 재료로서는, Cu를 주재료로 한 도전박, Al을 주재료로 한 도전박 또는 Fe-Ni 등의 합금으로 이루어지는 도전박 등이 채용된다. 도전박의 두께는, 후의 에칭을 고려하면 10㎛∼300㎛ 정도가 바람직하다. 구체적으로는, 도 3의 (b)에 도시한 바와 같이, 직사각 형상의 도전박(40)에 다수의 유닛이 형성되는 블록(42)이 4∼5개 이격하여 배열된다. 각 블록(42) 사이에는 슬릿(43)이 형성되고, 몰드 공정 등에서의 가열 처리로 발생하는 도전박(40)의 응력을 흡수한다. 또한 도전박(40)의 상하 주변부에는 인덱스 구멍(44)이 일정한 간격으로 형성되어, 각 공정에서의 위치 결정에 이용된다.
계속해서, 블록마다의 도전 패턴(11)을 형성한다. 우선, 도 4에 도시한 바와 같이, 도전박(40) 위에 내에칭 마스크인 레지스트 PR을 형성하고, 도전 패턴(11)으로 되는 영역을 제외한 도전박(40)이 노출되도록 포토레지스트 PR을 패터닝한다. 이 레지스트 PR을 에칭 마스크로 하여 웨트 에칭을 행함으로써, 레지스트 PR로부터 노출되는 도전박(40)이 에칭되어 분리홈(41)이 형성된다. 등간격의 분리홈(41)을 형성하기 위해서, 레지스트 PR의 노출부의 폭 W1은 등간격으로 형성된다. 여기서, 레지스트 PR의 패터닝은 노광 및 현상의 공정에 의해 행해지기 때문에, 어느 정도의 오차가 발생하는 경우도 있다.
도 5를 참조하여, 웨트 에칭에 의해 형성되는 분리홈(41)의 폭 W와 깊이 D의 관계를 설명한다. 도 5의 (a)는 에칭에 의해 형성되는 분리홈(41)의 단면도이고, 도 5의 (b)는 분리홈의 폭과 깊이와의 관계를 도시하는 그래프이다.
도 5의 (a)를 참조하여, 도전박(40)에 형성되는 분리홈(41)의 단면 형상을 설명한다. 여기서는, 분리홈(41)의 폭을 부호 W로 나타내고, 그 깊이를 부호 D로 나타낸다. 웨트 에칭에 의해 형성되는 분리홈의 단면은 등방성으로 형성된다. 따라서, 분리홈(41)의 깊이 D는 분리홈의 폭 W와 에칭의 조건에 지배된다. 즉, 분리홈의 폭 W를 크게 하면, 그 깊이 D도 커진다. 또한, 에칭의 강도를 강하게 하면, 분리홈의 깊이 D도 깊게 된다.
도 5의 (b)의 그래프를 참조하여, 분리홈의 폭 W와 깊이 D와의 관련을 설명한다. 도 5의 그래프는 동일한 웨트 에칭의 조건으로, 폭이 서로 다른 분리홈을 복수개 형성한 결과를 나타내고 있다. 그리고, 각각의 분리홈의 폭 W 및 깊이 D를 그래프에 플롯하고 있다. 또한, 이들의 점의 집합체에 의해 통계학적 방법으로 산출한 근사 곡선 L1도 나타나 있다.
우선, 근사 곡선에 관하여 설명한다. 분리홈의 폭이 0 내지 150㎛까지는, 분리홈의 폭 W의 증가에 수반하여 그 깊이도 증가하고 있다. 그리고, 분리홈의 폭 W가 150㎛ 이상이 되면, 분리홈의 깊이는 일정하게 머물고 있다. 즉, 150㎛ 이상의 폭을 갖는 분리홈(41)의 깊이는, 거의 일정해지는 것을 의미한다.
다음으로, 상기한 폭과 깊이의 값의 변동에 관하여 설명한다. 근사 곡선이 나타내는 깊이와, 그 점이 나타내는 깊이와의 차를 D1로 한다. 그렇게 하면, 분리홈(41)의 깊이가 150㎛까지의 영역에서는 D1의 크기가 매우 크다. 이것은 폭이 150㎛ 이하의 분리홈(41)을 형성한 경우, 각각의 분리홈(41)의 깊이에 변동이 크게 발생하는 것을 의미한다. 그에 대하여, 분리홈(41)의 폭 W가 150㎛ 이상으로 되면, 근사 곡선 L1이 나타내는 깊이와, 각 점이 나타내는 깊이와의 차가 매우 작아진다. 구체적으로는, 이 영역에서는 근사 곡선이 나타내는 깊이와 각 점이 나타내는 깊이와의 차는 수㎛ 정도이다. 따라서, 폭 W를 150㎛ 이상으로 한 경우에는, 균일성이 우수한 분리홈(41)을 형성할 수 있다.
또한, 상기한 설명에서는, 에칭에 의해 형성되는 분리홈(41)의 깊이가 일정해지는 폭 WS가 150㎛ 이상이다. 그러나, 이 폭 WS는 에칭 조건에 의해 변동한다. 즉, 에칭제를 도전박(40)의 표면에 샤워링하는 방법과, 에칭제에 도전박을 침지하는 방법에서는, 폭 WS가 서로 다른 경우가 있다. 또한, 도전박(40)의 에칭에 이용하는 에칭제의 종류에 따라서도, 폭 WS가 변동하는 것이 예측된다.
도 6을 참조하여, 이 공정으로 형성되는 구체적인 도전 패턴(11)의 형상을 설명한다. 도 6의 (a)는 분리홈(41)가 형성된 도전박(40)의 단면도이고, 도 6의 (b)는 그 평면도이다.
도 6의 (a)를 참조하여, 도전박(40)의 표면에는 분리홈(41)이 형성되어 있다. 그리고 이 분리홈(41)은 제1 분리홈(41A) 및 제2 분리홈(52)으로 이루어진다. 제1 분리홈(41A)은, 1개의 유닛 내부에서 도전 패턴(11)끼리를 분리하기 위한 분리홈이다. 그리고, 제2 분리홈(52)은 유닛끼리를 분리하기 위한 분리홈으로, 상기한 제1 분리홈(41A)보다도 그 폭이 크게 형성된다. 이 제2 분리홈(52)에는, 후의 몰드의 공정에서, 제1 분리홈(41B)과 함께 밀봉 수지가 충전된다. 그리고, 제2 분리홈(52)에 충전된 밀봉 수지를 다이싱함으로써, 각 회로 장치로의 분리가 행해진다. 여기서, 유닛이란, 하나의 회로 장치를 구성하는 구성 요소를 가리킨다.
구체적으로, 제1 분리홈(41A)의 폭 W1은 150㎛ 정도로 할 수 있다. 그리고, 제2 분리홈(52)의 폭 W2는 W1의 2배 정도(300㎛)로 할 수 있다. 제1 분리홈(41A)의 폭 W1을 150㎛ 정도로 함으로써, 각각의 제1 분리홈(41A)의 깊이를 균일하게 할 수 있다. 그리고, 이 150㎛라는 폭은, 깊이의 균일성을 유지할 수 있는 최소의 폭이기 때문에, 각 도전 패턴(11)끼리가 이격하는 거리를 최소화할 수 있다. 따라서, 도전 패턴(11)으로서 이용할 수 있는 회로 장치 내부의 유효 면적을 증대할 수 있다.
도 6의 (b)에 구체적인 도전 패턴(11)을 도시한다. 본 도면은 도 3의 (b)에서 도시한 블록(42)의 하나를 확대한 것에 대응한다. 점선으로 둘러싸인 부분의 하나가 하나의 유닛(45)이다. 하나의 블록(42)에는 매트릭스 형상으로 복수의 유닛(45)이 배열되고, 각 유닛(45)마다 동일한 도전 패턴(11)이 형성되어 있다. 여기서는, 2행 2열의 4개의 유닛(45)이 형성되어 있지만, 또한 다수개의 유닛(45)을 형성하는 것도 가능하다. 또한, 상술한 제2 분리홈(52)은 각 유닛(45) 사이에 격자 형상으로 형성되어 있다.
본 발명의 제2 공정은, 도 7의 (a)의 단면도 및 도 7의 (b)의 평면도에 도시한 바와 같이, 원하는 도전 패턴(11)의 각 유닛(45)에 회로 소자(12)를 고착하고, 각 유닛(45)의 회로 소자(12)의 전극과 원하는 도전 패턴(11)을 전기적으로 접속하는 접속 수단을 형성하는 데에 있다.
회로 소자(12)로서는 트랜지스터, 다이오드, IC 칩 등의 반도체 소자, 칩 컨덴서, 칩 저항 등의 수동 소자이다. 또한 두께가 두껍게는 되지만, CSP, BGA 등의 페이스 다운의 반도체 소자도 실장할 수 있다.
본 발명의 제3 공정은, 도 8에 도시한 바와 같이, 각 유닛(45)의 회로 소자(12)를 일괄하여 피복하고, 분리홈(41)에 충전되도록 밀봉 수지(13)로 몰드하는 데에 있다.
본 공정에서는, 밀봉 수지(13)는 회로 소자(12) 및 복수의 도전 패턴(11)을 피복하고, 도전 패턴(11) 간의 분리홈(41)에는 밀봉 수지(13)가 충전된다. 또한, 밀봉 수지(13)는 도전 패턴(11) 측면의 만곡 구조와 감합하여 강고하게 결합한다. 그리고 밀봉 수지(13)에 의해 도전 패턴(11)이 지지되어 있다. 또한 본 공정에서는, 트랜스퍼 몰드, 주입 몰드, 또는 디핑에 의해 실현할 수 있다. 수지 재료로서는, 에폭시 수지 등의 열경화성 수지를 트랜스퍼 몰드로 실현할 수 있고, 폴리이미드 수지, 폴리페닐렌설파이드 등의 열가소성 수지는 주입 몰드로 실현할 수 있다. 또한, 본 공정에서는 제1 분리홈(41A) 및 제2 분리홈(52) 양쪽에, 밀봉 수지(13)가 충전된다.
본 공정의 이점은, 밀봉 수지(13)를 피복할 때까지는 도전 패턴(11)이 되는 도전박(40)이 지지 기판이 되는 것이다. 종래에는, 본래 필요로 하지 않는 지지 기판을 채용하였다. 본 발명에서는, 지지 기판이 되는 도전박(40)은 전극 재료로서 필요한 재료이다. 그 때문에, 구성 재료를 극력 생략하여 작업할 수 있는 장점을 갖고, 비용의 저하도 실현할 수 있다.
본 발명의 제4 공정은, 도 9에 도시한 바와 같이, 각 도전 패턴(11)을 전기적으로 분리하는 것에 있다. 여기에서는, 분리홈(41)에 충전된 밀봉 수지(13)가 노출될 때까지 도전박(40)의 이면을 제거하여, 각 도전 패턴(11)의 분리를 행한다. 본 공정은 도전박(40)의 이면을 화학적 및/또는 물리적으로 제거하고, 도전 패턴(11)으로서 분리하는 것이다. 이 공정은 연마, 연삭, 에칭, 레이저의 금속 증발 등에 의해 실시된다. 특히, 에칭에 의해 도전박(40)의 제거를 행하면, 분리홈(41)에 충전된 밀봉 수지가 하방으로 돌출하는 구조를 얻는다.
도 6의 (a)에도 도시한 바와 같이, 폭넓게 형성된 제2 분리홈(52)의 깊이는 제1 분리홈(41A)의 깊이와 거의 동일하다. 따라서, 웨트 에칭에 의해 상기 제거를 행한 경우에는, 제2 분리홈(52) 및 제1 분리홈(41A)에 충전된 밀봉 수지는 동일한 정도로 하방으로 돌출한다.
또한, 도전 패턴(11)의 이면 처리를 행하고, 도 1에 도시한 최종 구조를 얻는다. 즉, 필요에 따라서 노출된 도전 패턴(11)에 땜납 등의 도전재를 피착하여 이면 전극(15)을 형성하여, 회로 장치로서 완성한다.
본 발명의 제5 공정은, 도 10에 도시한 바와 같이, 밀봉 수지(13)를 각 유닛(45)마다 다이싱에 의해 분리하는 데에 있다.
본 공정에서는, 블레이드(49)로 각 유닛(45) 사이의 다이싱 라인을 따라 밀봉 수지(13)를 다이싱하여, 개별의 회로 장치로 분리한다. 본 공정에서는, 다이싱 라인에는 분리홈에 충전된 밀봉 수지(13)밖에 존재하지 않기 때문에, 블레이드(49)의 마모는 적다. 또한, 금속 버어도 발생하지 않고 매우 정확한 외형으로 다이싱할 수 있다. 상술하면, 각 유닛(45) 사이에 형성된 제2 분리홈(52)의 중간부를 따라서 상기 다이싱은 행해진다.
상기 다이싱에 사용하는 블레이드(49)의 두께는, 예를 들면 100㎛ 정도이다. 따라서, 다이싱이 행해지는 제2 분리홈(52)의 폭을 넓게 형성함으로써, 블레이드(49)가 도전 패턴(11)에 접촉하는 것을 방지할 수 있다.
본 발명의 회로 장치에 따르면, 도전 패턴끼리의 폭을 일정한 간격으로 함으로써, 도전 패턴과 밀봉 수지 사이에 발생하는 기생 용량의 값을 용이하게 예측할 수 있다. 따라서, 기생 용량이 고려된 회로 패턴의 설계가 용이해진다.
본 발명의 회로 장치의 제조 방법에 따르면, 분리홈의 폭을 등간격으로 함으로써, 에칭에 의해 형성되는 분리홈은 그 깊이도 균일해진다. 따라서, 도전 패턴끼리의 간격을 균일하게 할 수 있다. 또한, 분리홈의 폭을 일정 이상으로 함으로써, 홈의 깊이의 변동을 억제하여 고품질의 회로 장치를 제조할 수 있다. 분리홈의 깊이가 균일화되기 때문에, 원하는 두께의 도전 패턴을 형성하는 것이 가능해진다.
도 1은 본 발명의 회로 장치를 도시하는 평면도 (a), 단면도 (b).
도 2는 본 발명의 회로 장치를 도시하는 평면도.
도 3은 본 발명의 회로 장치의 제조 방법을 도시하는 단면도 (a), 평면도 (b).
도 4는 본 발명의 회로 장치를 도시하는 단면도.
도 5는 본 발명의 회로 장치를 도시하는 단면도 (a), 특성도 (b).
도 6은 본 발명의 회로 장치의 제조 방법을 도시하는 단면도 (a), 평면도 (b).
도 7은 본 발명의 회로 장치의 제조 방법을 도시하는 단면도 (a), 평면도 (b).
도 8은 본 발명의 회로 장치의 제조 방법을 도시하는 단면도.
도 9는 본 발명의 회로 장치의 제조 방법을 도시하는 단면도.
도 10은 본 발명의 회로 장치의 제조 방법을 도시하는 평면도.
도 11은 종래의 회로 장치를 도시하는 단면도.
도 12는 종래의 회로 장치를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 회로 장치
11 : 도전 패턴
12 : 회로 소자
13 : 밀봉 수지
14 : 금속 세선
15 : 외부 전극
16 : 레지스트
41 : 분리홈

Claims (14)

  1. 도전 패턴과, 상기 도전 패턴과 전기적으로 접속된 회로 소자를 구비하고,
    상기 도전 패턴끼리가 등간격으로 이격되는 것을 특징으로 하는 회로 장치.
  2. 분리홈에 의해 이격된 도전 패턴과, 상기 도전 패턴에 전기적으로 접속된 회로 소자와, 상기 도전 패턴의 이면을 노출시켜 상기 도전 패턴 및 상기 회로 소자를 피복하는 밀봉 수지를 구비하고,
    상기 도전 패턴끼리가 상기 분리홈에 의해 등간격으로 이격되는 것을 특징으로 하는 회로 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 도전 패턴끼리가 이격하는 거리는 150㎛ 이상인 것을 특징으로 하는 회로 장치.
  4. 제2항에 있어서,
    상기 분리홈은 균일한 깊이로 형성되는 것을 특징으로 하는 회로 장치.
  5. 제1항 또는 제2항에 있어서,
    모든 상기 도전 패턴이 등간격으로 이격되는 것을 특징으로 하는 회로 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 도전 패턴은 반도체 소자가 고착되는 다이패드를 포함하고,
    상기 다이패드와 다른 상기 도전 패턴이 이격하는 거리는 다른 상기 도전 패턴끼리가 이격하는 거리보다도 긴 것을 특징으로 하는 회로 장치.
  7. 제6항에 있어서,
    상기 반도체 소자는 파워계 반도체 소자인 것을 특징으로 하는 회로 장치.
  8. 도전박을 준비하는 공정과,
    상기 도전박에 등간격의 폭을 갖는 분리홈을 형성함으로써, 도전 패턴을 볼록 형상으로 형성하는 공정과,
    상기 도전 패턴과 회로 소자를 전기적으로 접속하는 공정과,
    상기 회로 소자를 피복하여, 상기 분리홈에 충전되도록 밀봉 수지로 밀봉하는 공정과,
    상기 분리홈에 충전된 상기 밀봉 수지가 노출될 때까지 상기 도전박의 이면을 제거하는 공정
    을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 분리홈의 폭을, 150㎛ 이상으로 형성하는 것을 특징으로 하는 회로 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 분리홈을, 그 깊이보다도 폭을 넓게 형성하는 것을 특징으로 하는 회로 장치의 제조 방법.
  11. 도전박을 준비하는 공정과,
    상기 도전박에 등간격의 제1 분리홈을 형성함으로써, 1개의 유닛을 구성하는 도전 패턴을 볼록 형상으로 형성하고, 상기 유닛끼리의 사이에 상기 제1 분리홈보다도 폭이 넓은 제2 분리홈을 형성하는 공정과,
    상기 도전 패턴과 회로 소자를 전기적으로 접속하는 공정과,
    상기 회로 소자를 피복하여, 상기 제1 분리홈 및 상기 제2 분리홈에 충전되도록 밀봉 수지로 밀봉하는 공정과,
    상기 제1 분리홈 및 상기 제2 분리홈에 충전된 상기 밀봉 수지가 노출될 때까지 상기 도전박의 이면을 제거하는 공정과,
    상기 제2 분리홈에 충전된 상기 밀봉 수지를 절단함으로써, 상기 유닛을 분리하는 공정을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 제2 분리홈의 폭은 상기 제1 분리홈의 2배 정도인 것을 특징으로 하는 회로 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 제1 분리홈과 상기 제2 분리홈은 대략 동일한 깊이를 갖는 것을 특징으로 하는 회로 장치의 제조 방법.
  14. 제11항에 있어서,
    상기 제1 분리홈의 폭을 150㎛ 이상으로 형성하는 것을 특징으로 하는 회로 장치의 제조 방법.
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