KR100874047B1 - 회로 장치 및 그 제조 방법 - Google Patents

Abstract

전류 용량을 확보하면서 미세한 패턴이 형성 가능한 혼성 집적 회로 장치 및 그 제조 방법을 제공한다. 본 발명의 혼성 집적 회로 장치(10)는, 회로 기판(16)의 표면에 형성된 도전 패턴(18)과, 도전 패턴(18)과 전기적으로 접속된 회로 소자(14)를 구비하고, 도전 패턴(18)은, 제1 도전 패턴(18A)과, 제1 도전 패턴보다 두껍게 형성된 제2 도전 패턴(18B)으로 이루어진다. 그리고, 제2 도전 패턴(18B)은, 패턴의 두께 방향에 대하여 돌출하는 볼록부(22)가 형성되어 있다.

회로 장치, 도전 패턴, 회로 소자, 혼성 집적 회로, 절연층

Description

회로 장치 및 그 제조 방법{CIRCUIT DEVICE AND MANUFACTURING METHOD THEREOF}

본 발명은 회로 장치 및 그 제조 방법에 관한 것으로서, 특히, 두께가 상이한 도전 패턴을 갖는 회로 장치 및 그 제조 방법에 관한 것이다.

도 10을 참조하여, 종래의 혼성 집적 회로 장치의 구성을 설명한다(예를 들면, 일본 특개 평6-177295호 공보(제4페이지 도 1)를 참조). 도 10의 (A)는 혼성 집적 회로 장치(100)의 사시도이고, 도 10의 (B)는 도 10의 (A)의 X-X'선에서의 단면도이다.

종래의 혼성 집적 회로 장치(100)는 다음과 같은 구성을 갖는다. 직사각형의 기판(106)과, 기판(106)의 표면에 형성된 절연층(107)과, 이 절연층(107) 상에 형성된 도전 패턴(108)과, 도전 패턴(108) 상에 고착된 회로 소자(104)와, 회로 소자(104)와 도전 패턴(108)을 전기적으로 접속하는 금속 세선(105)과, 도전 패턴(108)과 전기적으로 접속된 리드(101)로, 혼성 집적 회로 장치(100)는 구성되어 있다. 혼성 집적 회로 장치(100)는 전체가 밀봉 수지(102)로 밀봉되어 있다. 밀봉 수지(102)로 밀봉하는 방법으로서는, 열가소성 수지를 이용한 인젝션 몰드와, 열경화성 수지를 이용한 트랜스퍼 몰드가 있다.

그러나, 전술한 바와 같은 혼성 집적 회로 장치에서는, 대전류용의 파워계의 소자를 실장한 혼성 집적 회로 기판(이하, 기판이라고 함)과 소신호계의 소자를 실장한 기판에서는, 도전 패턴의 막 두께를 변화시키고 있었다. 예를 들면 파워계의 소자가 실장되는 기판에서는, 도전 패턴의 두께는 예를 들면 100㎛이었다. 또한, 소신호계의 소자가 실장되는 기판에서는, 도전 패턴의 두께는 35㎛이었다. 따라서, 실장되는 소자에 따라, 패턴의 두께가 상이한 기판을 준비하면 비용이 상승하는 문제가 있었다.

또한, 두께가 100㎛ 정도인 두꺼운 도전 패턴을 갖는 기판에서는, 두꺼운 도전 패턴에서는 미세한 패턴을 형성할 수 없는 점으로부터, 단자 수가 많은 LSI(Large Scale Integration)를 실장 기판에 실장할 수 없는 문제가 있었다. 또한, 두께가 35㎛ 정도인 얇은 도전 패턴을 갖는 기판에, 파워계의 소자를 실장하면, 얇은 도전 패턴은 단면적이 작기 때문에 충분한 전류 용량을 확보할 수 없는 문제가 있었다.

본 발명은, 상기한 문제를 감안하여 이루어진 것이다. 본 발명의 주된 목적은, 전류 용량을 확보하면서 미세한 패턴이 형성 가능한 회로 장치 및 그 제조 방법을 제공하는 데 있다.

<발명의 개시>

본 발명의 회로 장치는, 회로 기판의 표면에 형성된 도전 패턴과, 상기 도전 패턴과 전기적으로 접속된 회로 소자를 구비하고, 상기 도전 패턴은, 제1 도전 패턴과, 상기 제1 도전 패턴보다 두껍게 형성된 제2 도전 패턴으로 이루어지고, 상기 제1 도전 패턴과 상기 제2 도전 패턴의 표면은, 실질 동일 레벨로 배치되고, 상기 제2 도전 패턴의 이면에는, 상기 제1 도전 패턴의 이면보다 두께 방향으로 돌출하는 볼록부가 형성되는 것을 특징으로 한다.

본 발명의 회로 장치는, 회로 기판의 표면에 형성된 도전 패턴과, 상기 도전 패턴과 전기적으로 접속된 회로 소자를 구비하고, 상기 도전 패턴은, 제1 도전 패턴과, 상기 제1 도전 패턴보다 두껍게 형성된 제2 도전 패턴으로 이루어지고, 상기 제1 도전 패턴과 상기 제2 도전 패턴의 이면은, 실질 동일 레벨로 배치되고, 상기 제2 도전 패턴의 표면에는, 상기 제1 도전 패턴의 표면보다 두께 방향으로 돌출하는 볼록부가 형성되는 것을 특징으로 한다.

본 발명의 회로 장치는, 회로 기판의 표면에 형성된 도전 패턴과, 상기 도전 패턴과 전기적으로 접속된 회로 소자를 구비하고, 상기 도전 패턴은, 제1 도전 패턴과, 상기 제1 도전 패턴보다 두껍게 형성된 제2 도전 패턴으로 이루어지고, 상기 제2 도전 패턴의 표면 및 이면에는, 두께 방향으로 돌출하는 볼록부가 형성되는 것을 특징으로 한다.

또한 본 발명의 회로 장치에서는, 상기 볼록부의 주위에는, 제1 도전 패턴과 실질 동일한 막 두께의 연부가 형성되는 것을 특징으로 한다.

또한 본 발명의 회로 장치에서는, 상기 연부의 폭을, 상기 제1 도전 패턴의 두께보다 넓게 하는 것을 특징으로 한다.

또한 본 발명의 회로 장치에서는, 상기 볼록부는, 상기 회로 기판의 표면에 형성된 절연층에 매립되는 것을 특징으로 한다.

또한 본 발명의 회로 장치에서는, 상기 회로 기판은, 금속 기판, 세라믹 기판, 프린트 기판 또는 플렉시블 시트인 것을 특징으로 한다.

또한 본 발명의 회로 장치에서는, 상기 제1 도전 패턴에는 제1 회로 소자가 접속되고, 상기 제2 도전 패턴에는 상기 제1 회로 소자보다 전류 용량이 큰 제2 회로 소자가 접속되는 것을 특징으로 한다.

본 발명의 회로 장치의 제조 방법은, 두께 방향으로 돌출하는 볼록부가 표면에 형성된 도전박을 준비하고, 회로 기판의 표면에 형성한 절연층에 상기 볼록부가 매립되도록, 상기 도전박을 상기 회로 기판에 밀착시키고, 상기 볼록부가 형성되어 있지 않은 영역의 상기 도전박을 부분적으로 제거함으로써, 제1 도전 패턴과, 상기 볼록부를 포함하여 상기 제1 도전 패턴보다 두꺼운 제2 도전 패턴을 형성하는 것을 특징으로 한다.

또한 본 발명의 회로 장치의 제조 방법은, 두께 방향으로 돌출하는 볼록부가 표면에 형성된 도전박을 준비하고, 회로 기판의 표면에 형성한 절연층에 상기 도전박의 이면을 밀착시키고, 상기 볼록부가 형성되어 있지 않은 영역의 상기 도전박을 부분적으로 제거함으로써, 제1 도전 패턴과, 상기 볼록부를 포함하여 상기 제1 도전 패턴보다 두꺼운 제2 도전 패턴을 형성하는 것을 특징으로 한다.

또한 본 발명의 회로 장치의 제조 방법은, 두께 방향으로 돌출하는 볼록부가 표면 및 이면에 형성된 도전박을 준비하고, 회로 기판의 표면에 형성한 절연층에 상기 볼록부가 매립되도록, 상기 도전박을 상기 회로 기판에 밀착시키고, 상기 볼록부가 형성되어 있지 않은 영역의 상기 도전박을 부분적으로 제거함으로써, 제1 도전 패턴과, 상기 볼록부를 포함하여 상기 제1 도전 패턴보다 두꺼운 제2 도전 패턴을 형성하는 것을 특징으로 한다.

또한 본 발명의 회로 장치의 제조 방법에서는, 상기 볼록부의 측면은 곡면인 것을 특징으로 한다.

또한 본 발명의 회로 장치의 제조 방법에서는, 상기 볼록부의 주위에, 상기 제1 도전 패턴과 동일한 두께의 연부가 잔존하도록, 상기 도전박을 패터닝하는 것을 특징으로 한다.

또한 본 발명의 회로 장치의 제조 방법에서는, 상기 연부의 폭을, 상기 제1 도전 패턴의 두께보다 넓게 하는 것을 특징으로 한다.

또한 본 발명의 회로 장치의 제조 방법에서는, 에칭 처리에 의해, 상기 제1 도전 패턴 및 상기 제2 도전 패턴을 형성하는 것을 특징으로 한다.

도 1의 (A)는 본 발명의 혼성 집적 회로 장치의 사시도이고, 도 1의 (B)는 본 발명의 혼성 집적 회로 장치의 단면도.

도 2는 본 발명의 혼성 집적 회로 장치의 사시도.

도 3의 (A)는 본 발명의 혼성 집적 회로 장치의 단면도이고, 도 3의 (B)는 본 발명의 혼성 집적 회로 장치의 단면도이고, 도 3의 (C)는 본 발명의 혼성 집적 회로 장치의 단면도.

도 4의 (A)는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 단면도이고, 도 4의 (B)는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 단 면도이고, 도 4의 (C)는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 단면도이고, 도 4의 (D)는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 단면도이고, 도 4의 (E)는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 단면도이고, 도 4의 (F)는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 단면도.

도 5의 (A)는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 단면도이고, 도 5의 (B)는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 단면도이고, 도 5의 (C)는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 단면도이고, 도 5의 (D)는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 단면도이고, 도 5의 (E)는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 단면도.

도 6의 (A)는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 단면도이고, 도 6의 (B)는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 단면도이고, 도 6의 (C)는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 단면도이고, 도 6의 (D)는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 단면도이고, 도 6의 (E)는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 단면도이고, 도 6의 (F)는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 단면도.

도 7의 (A)는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 단면도이고, 도 7의 (B)는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 단 면도이고, 도 7의 (C)는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 단면도이고, 도 7의 (D)는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 단면도이고, 도 7의 (E)는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 단면도.

도 8의 (A)는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 단면도이고, 도 8의 (B)는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 단면도.

도 9는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 단면도.

도 10의 (A)는 종래의 혼성 집적 회로 장치의 제조 방법을 설명하는 사시도이고, 도 10의 (B)는 종래의 혼성 집적 회로 장치의 제조 방법을 설명하는 단면도.

10 : 혼성 집적 회로장치

11 : 리드

12 : 밀봉 수지

14A : 제1 회로 소자

14B : 제2 회로 소자

15 : 금속 세선

16 : 회로 기판

17 : 절연층

18A : 제1 도전 패턴

18B : 제2 도전 패턴

18C : 패드

18D : 연부

19 : 납재

20 : 도전박

21 : 레지스트

22 : 볼록부

23 : 오목부

24 : 유닛

30A : 상부 금형

30B : 하부 금형

31 : 캐비티

100 : 혼성 집적 회로장치

101 : 리드

102 : 밀봉 수지

104 : 회로 소자

105 : 금속 세선

106 : 기판

107 : 절연층

108 : 도전 패턴

<발명을 실시하기 위한 최량의 형태>

도 1을 참조하여, 본 발명의 혼성 집적 회로 장치(10)의 구성을 설명한다. 도 1의 (A)는 혼성 집적 회로 장치(10)의 사시도이고, 도 1의 (B)는 도 1의 (A)의 X-X' 단면에서의 단면도이다.

본 발명의 혼성 집적 회로 장치(10)는, 회로 기판(16)의 표면에 형성된 도전 패턴(18)과, 도전 패턴(18)과 전기적으로 접속된 회로 소자(14)를 구비한다. 또한, 도전 패턴(18)은, 제1 도전 패턴(18A)과, 제1 도전 패턴(18A)보다 두껍게 형성된 제2 도전 패턴(18B)으로 이루어진다. 제1 도전 패턴(18A)보다 제2 도전 패턴(18B)은 전류 용량이 큰 구성으로 이루어져 있다. 이와 같은 각 구성 요소를 이하에서 설명한다.

회로 기판(16)는, 금속 또는 세라믹 등으로 이루어지는 기판이 방열의 의미에서 바람직하다. 그러나, 플렉시블 시트나 수지로 이루어진 프린트 기판 등이어도 되고, 적어도 기판의 표면이 절연 처리된 것이면 된다. 또한 회로 기판(16)의 재료로서는, 금속으로서 Al, Cu 또는 Fe 등을 채용 가능하고, 세라믹으로서는 Al₂O₃, AlN을 채용할 수 있다. 그 외에도 기계적 강도나 방열성이 우수한 것을 회로 기판(16)의 재료로서 채용할 수 있다. 일례로서 회로 기판(16)으로서 Al로 이루어진 기판을 채용한 경우, 회로 기판(16)의 표면은 절연층(17)에 의해 피복된다. 그리고, 절연층(17)의 표면에 도전 패턴(18)이 형성된다. 즉, 절연층(17)에 의해 회로 기판(16)과 도전 패턴(18)이 절연된다. 또한, Al로 이루어진 회로 기판(16)의 표면은 알루마이트 처리되어 있다.

도 1의 (B)를 참조하여, 회로 기판(16)의 표면에 재치된 회로 소자(14)로부터 발생하는 열을 바람직하게 외부로 도피시키기 위해서, 회로 기판(16)의 이면은 밀봉 수지(12)로부터 외부에 노출하고 있다. 또한 장치 전체의 내습성을 향상시키기 위해서, 회로 기판(16)의 이면도 포함시켜 밀봉 수지(12)에 의해 전체를 밀봉할 수도 있다. 나아가서는, 케이스재에 의해 회로 기판(16)의 표면을 밀봉하여도 된다.

회로 소자(14)는 도전 패턴(18) 상에 고착되고, 회로 소자(14)와 도전 패턴(18)으로 소정의 전기 회로가 구성되어 있다. 회로 소자(14)로서는, 트랜지스터나 다이오드 등의 능동 소자나, 콘덴서나 저항 등의 수동 소자가 채용된다. 또한, 파워계의 반도체 소자 등의 발열량이 큰 것은, 금속으로 이루어진 히트 싱크를 통하여 회로 기판(16)에 고착되어도 된다. 또한, 수지 밀봉형의 회로 장치를 도전 패턴(18)에 실장할 수도 있다. 여기에서, 페이스 업으로 실장되는 능동 소자 등은, 금속 세선(15)을 통하여 도전 패턴(18)과 전기적으로 접속된다.

본 형태에서는, 회로 소자(14)는, 비교적 작은 전류가 흐르는 제1 회로 소자(14A)와, 대전류가 흐르는 제2 회로 소자(14B)를 포함한다.

구체예로서, 제1 회로 소자(14A)로서는, LSI 칩, 콘덴서, 저항 등을 예로 들 수 있다. 이면이 접지 전위 등과 전기적으로 접속되는 LSI 칩은, 납재나 도전성 페이스트를 통해, 도전 패턴(18)에 접속된다. 또한, 이면이 전기적으로 접속되지 않은 LSI 칩은, 절연성 접착제를 통하여, 도전 패턴(18)에 접속된다. 전류 용량이 작은 제1 회로 소자(14A)는, 예를 들면 수십㎛ 정도로 얇게 형성되는 제1 도전 패 턴(18A)에 고착된다.

제2 회로 소자(14B)는, 예를 들면 수백㎛ 정도로 두껍게 형성되는 제2 도전 패턴(18B)에 접속된다. 제2 회로 소자(14B)로서는, 큰 전류를 제어하는 파워계의 트랜지스터, 예를 들면 파워 MOS(Metal-Oxide Semiconductor), IGBT(Insulated Gate Bipolar Transistor), 사이리스터 등을 채용할 수 있다. 또한 파워계의 IC도 해당한다. 이들 제2 회로 소자(14B)는, 칩도 사이즈가 작고 박형이고 고기능이기 때문에, 대량으로 열이 발생한다.

도전 패턴(18)은 구리 등의 금속으로 이루어지고, 회로 기판(16)과 절연하여 형성된다. 또한, 리드(11)가 도출하는 변에, 도전 패턴(18)으로 이루어진 패드가 형성된다. 리드는, 편측 도출로 설명하고 있으나, 적어도 일측변으로부터 도출되어 있으면 된다. 또한, 도전 패턴(18)은, 절연층(17)을 접착제로 하여 회로 기판(16)의 표면에 접착되어 있다. 도전 패턴(18)은, 제1 도전 패턴(18A)와, 이 제1 도전 패턴(18A)보다 두껍게 형성되는 제2 도전 패턴(18B)으로 이루어진다. 그리고, 제1 도전 패턴(18A) 쪽이, 제2 도전 패턴(18B)보다 좁은 패턴 룰로 이루어져 있다.

제1 도전 패턴(18A)은, 두께가 수십㎛ 정도로 얇게 형성되는 패턴이다. 제1 도전 패턴(18A)의 두께로서는, 예를 들면 9㎛부터 80㎛ 정도의 사이에서 선택된다. 양산 레벨에 적합한 제1 도전 패턴(18A)의 두께는, 예를 들면 30㎛ 정도이다. 이 두께라면, 웨트 에칭에 의해 패턴끼리의 간격을 50㎛ 정도까지 근접시킬 수 있다. 여기에서, 패턴끼리의 간격이란, 인접하는 패턴의 내측의 단부로부터 단부까지의 거리를 가르킨다. 또한, 이 두께라면, 패턴의 폭도 50㎛ 정도까지 좁게 할 수 있 는 점으로부터, 미세한 패턴을 형성하는 것이 가능하게 된다. 구체적으로, 제1 도전 패턴(18A)은, 예를 들면 수밀리암페어 정도의 전기 신호가 통과하기 위한 패턴으로서 이용된다. 예를 들면, LSI 소자의 제어 신호가 제1 도전 패턴(18A)을 통과한다.

제2 도전 패턴(18B)은, 상기 제1 도전 패턴(18A)보다 두껍게 형성되는 패턴이다. 제2 도전 패턴(18B)의 두께는, 35㎛부터 500㎛ 정도의 사이에서, 요구되는 전류 용량에 따라 선택할 수 있다. 제2 도전 패턴(18B)의 두께를 100㎛ 정도로 한 경우에는, 패턴끼리의 간격 및 그 폭을 300㎛ 정도로 할 수 있다. 이와 같은 제2 도전 패턴(18B)의 경우에는, 50암페어 정도의 전류를 도통시키는 것이 가능하게 된다.

절연층(17)은, 회로 기판(16)의 표면 전역에 형성되어, 도전 패턴(18)의 이면과 회로 기판(16)의 표면을 접착시키는 기능을 갖는다. 또한, 절연층(17)은, 알루미나 등의 무기 필러를 수지에 고충전시킨 것으로서, 열전도성이 우수한 것으로 이루어져 있다. 도전 패턴(18)의 하단과 회로 기판(16)의 표면의 거리(절연층(17)의 최소 두께)는, 내압에 의해 그 두께가 변화하는데, 50㎛ 정도 이상이 바람직하다.

리드(11)는, 회로 기판(16)의 주변부에 설치된 패드에 고착되고, 예를 들면 외부와의 입력·출력을 행하는 기능을 갖는다. 여기에서는, 일변에 다수개의 리드(11)가 설치되어 있다. 리드(11)와 패드의 접착은, 땜납(납재) 등의 도전성 접착제를 통하여 행하여지고 있다.

밀봉 수지(12)는, 열경화성 수지를 사용하는 트랜스퍼 몰드, 또는, 열가소성 수지를 이용하는 인젝션 몰드에 의해 형성된다. 여기에서는, 회로 기판(16) 및 그 표면에 형성된 전기 회로를 밀봉하도록 밀봉 수지(12)가 형성되고, 회로 기판(16)의 이면은 밀봉 수지(12)로부터 노출되어 있다. 또한, 몰드에 의한 밀봉 이외의 밀봉 방법도 본 형태의 혼성 집적 회로 장치에 적용 가능하고, 예를 들면, 수지의 본딩에 의한 밀봉, 케이스재에 의한 밀봉 등의 다른 밀봉 방법을 적용시키는 것이 가능하다.

도 2의 사시도를 참조하여, 회로 기판(16)의 표면에 형성되는 도전 패턴(18)의 구체적인 형상의 일례를 설명한다. 도 2에서는, 전체를 밀봉하는 수지를 생략하여 도시하고 있다.

전술한 바와 같이, 본 형태에서는, 도전 패턴(18)은, 얇게 형성되는 제1 도전 패턴(18A)과, 두껍게 형성되는 제2 도전 패턴(18B)으로 나눌 수 있다. 도 2에서는, 제1 도전 패턴(18A)을 실선으로 나타내고, 제2 도전 패턴(18B)을 해칭의 패턴으로 나타내고 있다. 즉, 소신호가 통과하는 패턴을 제1 도전 패턴(18A)으로서 설계하고, 대신호가 통과하는 패턴을 제2 도전 패턴(18B)로서 설계할 수 있다. 여기에서, 대신호로서는, 예를 들면 스피커나 모터의 구동을 행하는 신호를 들 수 있다. 또한, 소신호로서는, 예를 들면 LSI 소자인 제1 회로 소자(14A)에 입출력되는 신호나, 스위칭 소자인 제2 회로 소자(14B)의 제어 단자에 입력되는 전기 신호를 들 수 있다.

여기에서는, LSI 소자인 제1 회로 소자(14A)에 접속하는 패턴은, 제1 도전 패턴(18A)으로 구성되어 있다. LSI 소자의 신호 처리에 이용되는 전기 신호는 수밀리암페어 정도이기 때문에, 두께가 수십㎛ 정도인 제1 도전 패턴(18A)으로 충분히 전류 용량이 족하다. 또한, 제1 도전 패턴(18A)이 미세하게 형성되는 점에서, 단자 수가 많은 LSI 소자를 제1 회로 소자(14A)로서 채용하는 것도 가능하다.

제2 도전 패턴(18B)은, 파워 트랜지스터 등인 제2 회로 소자(14B)의 유입·유출 전극에 접속되어 있다. 즉, 제1 도전 패턴(18A)을 통하여 입력된 소신호에 기초하여, 제2 도전 패턴(18B)을 흐르는 대전류의 스위칭이 행해진다.

도 3을 참조하여, 제2 도전 패턴(18B)의 상세를 설명한다. 도 3의 (A) 내지 도 3의 (C)는, 제2 도전 패턴(18B)의 형상을 도시하고 있다.

도 3의 (A)를 참조하여, 여기에서는, 부분적으로 볼록부(22)가 형성됨으로써, 두꺼운 제2 도전 패턴(18B)이 형성되어 있다. 또한, 제2 도전 패턴(18B)의 이면에 형성되어 두께 방향으로 일체로 돌출하는 볼록부(22)는, 절연층(17)에 매립되어 있다. 또한, 제1 도전 패턴(18A)의 상면과, 제2 도전 패턴(18B)의 상면은 실질적으로 동일 평면 상에 위치하고 있다.

여기에서, 제1 도전 패턴(18A)의 두께를 T1이라고 하고, 제2 도전 패턴(18B)의 볼록부(22)가 절연층(17)에 매몰하는 깊이를 T2라고 하고, 제2 도전 패턴(18B)의 최하부와 회로 기판(16)의 표면의 거리를 T3이라고 한다. T1은, 제1 도전 패턴(18A)을 미세하게 형성하기 위해서, 9㎛부터 80㎛ 정도로 하는 것이 바람직하다. T2는, 제2 도전 패턴(18B)의 전류 용량을 확보하기 위해서 35㎛부터 500㎛ 정도가 바람직하다. 즉, 제2 도전 패턴(18B)의 두께는, 제1 도전 패턴(18A)에 비교하여, T2만큼 두께가 증가하게 된다. T3은, 내압성이 고려되어 50㎛부터 200㎛ 정도가 바람직하다.

제2 도전 패턴(18B)이 부분적으로 절연층(17)에 매립됨에 따른 장점을 설명한다. 우선, 제2 도전 패턴(18B)의 하면이 회로 기판(16)의 표면에 근접하기 때문에, 제2 회로 소자(14B)로부터 발생하는 열을, 제2 도전 패턴(18B) 및 절연층(17)을 통해 외부에 방출시킬 수 있다. 본 형태에서는, 필러가 고충전된 절연층(17)을 이용하고 있다. 또한, 방열성의 향상을 위해서는, 내압성을 확보할 수 있는 범위에서 절연층(17)은 얇은 편이 좋다. 따라서, 제2 도전 패턴(18B)을 부분적으로 절연층(17)에 매립하는 구성으로 함으로써, 제2 도전 패턴(18B)과 회로 기판(16)의 거리를 짧게 할 수 있다. 이것이 장치 전체의 방열성의 향상에 기여한다.

또한, 제2 도전 패턴(18B)을 절연층(17)에 매립하는 구성으로 함으로써, 제2 도전 패턴(18B)의 이면과 절연층(17)이 접촉하는 면적을 크게 할 수 있다. 따라서, 방열성을 더욱 향상시킬 수 있다. 볼록부(22)를 입방체로 예를 들면, 실질 상면을 제외한 각 면이 절연층(17)과 당접하고 있게 된다. 따라서 방열성의 향상이 도모되는 점으로부터, 히트 싱크를 생략한 구성을 실현하는 것도 가능하다. 또한, 제2 도전 패턴(18B)이 부분적으로 절연층(17)에 매립됨으로써, 양자의 밀착성을 향상시킬 수 있다. 따라서, 제2 도전 패턴(18B)의 박리 강도를 향상시킬 수 있다.

제1 도전 패턴(18A)은 절연층(17)에 매립되지 않기 때문에, 제1 도전 패턴(18A)의 이면과 회로 기판(16)의 거리를 길게 확보할 수 있다. 이 점으로부터, 제1 도전 패턴(18A)과 회로 기판(16)의 사이에 발생하는 기생 용량을 저감할 수 있다. 따라서, 고주파의 전기 신호를 제1 도전 패턴(18A)에 통과시킨 경우이더라도, 기생 용량에 기인한 신호의 지연 등이 방지된다.

연부(18D)는, 제2 도전 패턴(18B)의 주연부에 형성되는 부위로서, 그 두께는 제1 도전 패턴(18A)과 동등하다. 연부(18D)는, 도전 패턴(18)의 제조가 에칭에 의해 행해짐으로써, 형성되는 부위이다. 구체적으로는, 도전 패턴(18)을 에칭에 의해 패터닝할 때에, 볼록부(22)가 에칭되는 것을 방지하기 위해서 볼록부(22)의 주위에 마진을 형성한다. 이 마진의 부분이 연부(18D)로 되고, 볼록부(22)의 주위에 위치하고 있다. 연부(18D)의 폭(T4)은, 제1 도전 패턴(18A)의 두께 이상이 바람직하다. 일례로서는, 폭(T4)은, 100㎛ 정도 이상이 바람직하다. 이는, 도전 패턴(18)의 패터닝을 행하는 에칭은, 등방성으로 진행하기 때문이다. 등방성으로 진행하는 에칭이 볼록부(22)에 도달하는 것을 방지하기 위해서는, 연부(18D)의 폭(T4)을, 제1 도전 패턴(18A)의 두께보다 넓게 하는 것이 바람직하다.

도 3의 (B)를 참조하여, 제2 도전 패턴(18B)을 두껍게 형성하는 다른 구성을 설명한다. 여기에서는, 두께 부분이 상방으로 돌출한 볼록부(22)를 갖는 제2 도전 패턴(18B)이 형성되어 있다. 따라서, 제2 도전 패턴(18B)의 단면적이 커져서, 큰 전류 용량을 확보할 수 있다. 또한, 두께가 증가함으로써 과도 열저항을 작게 할 수 있다. 또한, 제1 및 제2 도전 패턴의 저면은 동일 평면 상에 위치한다.

도 3의 (C)를 참조하여, 여기에서는, 제2 도전 패턴(18B)의 두께 부분이, 상방향 및 하방향의 양쪽으로 돌출함으로써 두껍게 형성되어 있다. 즉, 제2 도전 패턴(18B)의 표면 및 이면에 볼록부(22)가 형성되어 있다. 따라서, 제2 도전 패 턴(18B)의 두께를 더욱 두껍게 하는 것이 가능해져서, 전류 용량의 확보 및 과도 열저항의 저감의 효과를 더욱 크게 할 수 있다. 또한, 복수회의 에칭에 의해 제2 도전 패턴(18B)을 형성하는 점으로부터, 연부(T4)를 작게 하여 패턴을 두껍게 할 수 있다.

도 4의 (D), 도 5의 (C), 도 6의 (D)와 같이 얇은 패턴과 두꺼운 패턴이 일체로 이루어져 있는 경우, 두꺼운 패턴도 얇은 부분으로 패터닝하면, 한번에 패터닝할 수 있는 메리트를 갖는다.

다음으로, 도 4 이후의 도면을 참조하여, 상기한 혼성 집적 회로 장치의 제조 방법을 설명한다.

우선, 도 4를 참조하여, 도 3의 (A)에 도시한 단면 형상을 갖는 도전 패턴(18)의 제조 방법을 설명한다.

도 4의 (A)를 참조하여, 도전박(20)을 준비하고 그 표면에 레지스트(21)를 패터닝한다. 도전박(20)의 재료로서는, 구리를 주재료로 하는 금속, Fe와 Ni의 합금, 또는 Al을 주재료로 하는 재료를 채용할 수 있다. 도전박(20)의 두께는, 형성되는 도전 패턴(18)의 두께에 따라 달라진다. 제2 도전 패턴(18B)의 두께가 수백㎛ 정도이라면, 그 두께 이상의 도전박(20)이 채용된다. 레지스트(21)는, 제2 도전 패턴(18B)이 형성되는 개소를 피복하고 있다.

도 4의 (B)를 참조하여, 다음으로, 레지스트(21)를 에칭 마스크로 하여 웨트 에칭을 행하여, 레지스트(21)가 형성되지 않은 주면의 에칭을 행한다. 이 에칭에 의해 레지스트(21)에 의해 피복되어 있지 않은 영역의 도전박(20)의 표면은 에칭되 어, 패임부(23)가 형성된다. 여기에서, 제1 도전 패턴(18A)이 형성되는 영역을, 미세한 패터닝을 행할 수 있도록 충분하게 얇게 형성하고 있다. 구체적으로는, 도전층(20)의 두께를 9㎛부터 80㎛ 정도로 얇게 한다. 본 공정에 의해, 레지스트(21)로 덮인 부분은, 볼록 형상으로 돌출하는 볼록부(22)로 이루어진다. 본 공정이 종료한 후에 레지스트(21)는 박리된다.

도 4의 (C) 및 도 4의 (D)를 참조하여, 표면에 절연층(17)이 형성된 회로 기판(16)과 도전박(20)을 밀착시킨다. 구체적으로는, 볼록부(22)를 절연층(17)에 매립하도록 도전박(20)을 회로 기판(16)에 밀착시킨다. 이 밀착은 진공 프레스로 행하면, 도전박(20)과 절연층(17)의 사이의 공기에 의해 발생하는 보이드를 방지할 수 있다. 또한, 등방 에칭에 의해 형성되는 볼록부(22)의 측면은, 매끄러운 곡면으로 되어 있다. 따라서, 도전박(20)을 절연층(17)에 압입할 때에, 이 곡면을 따라 수지가 침입하여, 미충전부가 없어진다. 이 점으로부터, 이와 같은 볼록부(22)의 측면 형상에 의해서도, 보이드의 발생을 억지할 수 있다. 또한, 볼록부(22)가 절연층(17)에 매립됨으로써, 도전박(20)과 절연층(17)의 밀착 강도를 향상시킬 수 있다.

또한, 도 4의 (C)의 도전박(20)의 상면(도 4의 (B)에서는 하면)은, 플랫하기 때문에, 압입 지그인 당접면과 전체 면에서 당접할 수 있어, 전체 면 균일한 힘으로 균등하게 가압할 수 있다.

도 4의 (E)를 참조하여, 다음으로, 회로 기판(16)에 접착된 도전박(20)의 패터닝을 행한다. 구체적으로는, 형성 예정의 제1 및 제2 도전 패턴의 형상에 의거 한 레지스트(21)를 형성한 후에, 웨트 에칭을 행함으로써 패터닝을 행한다. 여기에서, 제2 도전 패턴(18B)에 대응하는 영역의 도전박(20)을 피복하는 레지스트(21)는, 볼록부(22)보다 넓게 형성된다. 이는, 다음 공정의 에칭에 의해 볼록부(22)가 침식되는 것을 방지하기 위함이다. 또한, 레지스트(21)를 형성할 때의 마스크의 어긋남을 고려하면, 상기 구성에 의해, 에칭에 의한 도전 패턴(18)의 분리를 확실하게 행할 수 있다.

본 공정에서는, 볼록부(22)를 제외한 영역의 도전박(20)을 패터닝하여 부분적으로 제거함으로써, 얇은 제1 도전 패턴(18A) 및 두꺼운 제2 도전 패턴(18B)을 형성하고 있다. 따라서, 두께가 예를 들면 30㎛ 정도로 얇은 부분의 도전박(20)을 패터닝함으로써, 두께가 상이한 도전 패턴(18)을 일괄하여 형성할 수 있다.

도 4의 (F)를 참조하여, 레지스트(21)를 통하여 에칭을 행한 후의, 제1 도전 패턴(18A) 및 제2 도전 패턴(18B)의 단면을 설명한다. 패임부(23)(도 4의 (B) 참조)가 형성된 영역의 도전박(20)은, 그 두께가 수십㎛ 정도로 얇게 되어 있다. 따라서, 제1 도전 패턴(18A)은 미세하게 형성될 수 있다. 여기에서는, 1회의 에칭에 의해, 얇은 제1 도전 패턴(18A)과 두꺼운 제2 도전 패턴(18B)을 형성할 수 있다.

연부(18D)는, 볼록부(22)를 평면적으로 에워싸도록 형성된다. 환언하면, 볼록부(22)의 상부를 피복하는 레지스트(21)를, 볼록부(22)보다 약간 넓게 형성함으로써, 연부(18D)는 형성된다. 이와 같이, 제2 도전 패턴(18B)을 에칭할 때에, 레지스트(21)를 약간 넓게 형성함으로써, 안정된 에칭을 행할 수 있다. 즉, 웨트 에칭은 등방성이기 때문에, 도전 패턴(18)은 사이드 에칭이 진행하여, 패터닝된 도전 패턴(18B)의 측면은 테이퍼 형상으로 되어 있다. 따라서, 이와 같이 약간 넓게 에칭을 행함으로써, 사이드 에칭에 의해 제2 도전 패턴(18B)이 침식되어 버리는 것을 방지할 수 있다.

즉, 볼록부(22)가 침식되어 버리면, 제2 도전 패턴(18B)의 단면적이 작아져서, 큰 전류 용량을 확보할 수 없게 되고, 또한 방열성도 저하된다. 또한, 어느 정도의 오차를 포함하여 레지스트(21)가 형성되기 때문에, 상기 구성에 의해, 이 오차에 기인한 볼록부(22)의 침식을 방지할 수 있다.

도 5를 참조하여, 상기한 혼성 집적 회로 장치의 제2 제조 방법을 설명한다. 여기에서는 도 3의 (B)에 구성을 도시한 제2 도전 패턴(18B)을 형성하는 제조 방법을 설명한다. 여기에서의 도전 패턴(18)의 형성 방법은, 도 4를 참조하여 설명한 형성 방법과 기본적으로는 동일하기 때문에, 상이한 개소를 중심으로 설명한다.

도 5의 (A) 내지 도 5의 (C)를 참조하여, 우선, 회로 기판(16)의 표면에 도포된 절연층(17)에 도전박(20)을 밀착시킨다. 여기에서는, 도전박(20)이 두꺼운 상태인채로 압착을 행하기 때문에, 압착의 공정에서의 도전박(20)의 「주름」의 발생을 억지할 수 있다. 그리고, 두꺼운 제2 도전 패턴(18B)이 형성되는 영역을 레지스트(21)로 피복한 후에, 도전박(20)의 표면의 에칭을 행한다. 이 에칭에 의해, 얇은 제1 도전 패턴(18A)이 형성되는 영역의 도전박(20)을 충분히 얇게 한다. 이 에칭이 종료한 후에, 레지스트(21)는 박리시킨다.

도 5의 (D)를 참조하여, 다음으로, 새로운 레지스트(21)를 도전박(20)의 표면에 도포한 후에, 제1 및 제2 도전 패턴이 형성되도록 레지스트(21)의 패터닝을 행한다. 여기에서도, 전술한 바와 같은 연부(18D)가 형성되도록, 볼록부(22)를 덮는 레지스트(21)는, 볼록부(22)보다 약간 넓게 피복된다. 즉 볼록부(22)의 측면으로부터 얇은 부분에 연재되도록, 레지스트(21)가 도포되어 있다.

도 5의 (E)를 참조하여, 다음으로, 레지스트(21)를 통하여 에칭을 행함으로써, 제1 및 제2 도전 패턴을 형성한다. 연부(18D)가 형성되어 있기 때문에, 볼록부(22)는 에칭되지 않고, 안정된 패터닝을 행할 수 있다. 이 에칭이 종료한 후에, 레지스트(21)는 박리된다.

도 6을 참조하여, 혼성 집적 회로 장치의 제3 제조 방법을 설명한다. 여기에서는 도 3의 (C)에 구성을 도시한 제2 도전 패턴(18B)을 형성하는 제조 방법을 설명한다. 여기에서의 도전 패턴(18)의 형성 방법도, 도 4를 참조하여 설명한 형성 방법과 기본적으로 동일하기 때문에, 상이한 개소를 중심으로 설명한다.

도 6의 (A) 및 도 6의 (B)를 참조하여, 제2 도전 패턴(18B)이 형성될 예정의 도전박(20)의 표면에 레지스트(21)를 형성하여 에칭을 행한다. 이 에칭에 의해, 볼록부(22)가 형성된다. 패임부(23)가 형성되는 영역의 도전박(20)의 두께는, 형성 예정의 제1 도전 패턴(18A)보다 두꺼워진다. 또한 압입 지그와 면에서 당접하면서 압착이 행해지기 때문에, 압착의 공정에서의 도전박의 「주름」의 발생을 억지할 수 있다.

도 6의 (C) 및 도 6의 (D)를 참조하여, 다음으로, 볼록부(22)가 형성된 영역의 표면을 레지스트(21)로 피복한다. 그리고, 에칭을 행한다. 본 공정에서의 에칭의 목적은, 도전박(20)의 양면에 볼록부(22)를 형성하는 것과, 패임부(23)가 형 성되는 영역의 도전박(20)을 얇게 하는 것에 있다. 본 공정이 종료한 후에, 레지스트(21)는 박리된다.

도 6의 (E) 및 도 6의 (F)를 참조하여, 새로운 레지스트(21)를 도전박(20)의 표면에 도포한 후에, 제1 및 제2 도전 패턴이 형성되도록 레지스트(21)의 패터닝을 행한다. 여기에서도, 볼록부(22)를 덮는 레지스트(21)에 대해서는, 볼록부(22)를 돌출시켜 피복한다. 본 공정에서는, 도전박(20)의 양 주면에 볼록부(22)를 형성함으로써, 제2 도전 패턴(18)을 두껍게 형성하고 있다.

도 7을 참조하여, 혼성 집적 회로 장치의 제4 제조 방법을 설명한다. 여기에서는 도 3의 (C)에 구성을 도시한 제2 도전 패턴(18B)을 형성하는 다른 제조 방법을 설명한다.

도 7의 (A) 및 도 7의 (B)를 참조하여, 우선, 제2 도전 패턴(18B)이 형성될 예정의 영역에 대응하는 도전박(20)의 표면 및 이면에 레지스트(21)를 형성한다. 그리고, 도전박(20)의 표면 및 이면의 에칭을 행함으로써, 양 주면에 볼록부(22)를 형성한다. 따라서, 1회의 에칭으로 도전박(20)의 양 주면에 볼록부(22)를 형성할 수 있다.

도 7의 (C) 내지 도 7의 (E)를 참조하여, 볼록부(22)를 절연층(17)에 매립하도록 도전박(20)을 회로 기판(16)에 밀착시킨 후, 도전 패턴(18)의 패터닝을 행한다. 이 방법은, 도 6을 참조하여 설명한 것과 마찬가지이기 때문에, 그 설명은 할애한다. 이상이 도전 패턴(18)을 패터닝하는 공정에 관한 설명이다. 제1 내지 제4 제조 방법으로 형성할 수 있었던 혼성 집적 회로 기판은, 도 8과 같이, 원하는 개소에 회로 소자를 배치하고, 회로 소자를 도전 패턴(18)이 전기적으로 접속한다.

도 8의 (A)를 참조하여, 우선, 땜납이나 도전 페이스트 등을 통하여 회로 소자(14)를 도전 패턴(아일랜드)(18)에 고착한다. 여기에서, 작은 전류의 처리를 행하는 제1 회로 소자(14A)는, 제1 도전 패턴(18A)에 고착된다. 그리고, 큰 전류가 흘러서 발열량이 많은 제2 회로 소자(14B)는, 제2 도전 패턴(18B)에 고착된다. 제1 도전 패턴(18A)은 미세한 패턴을 구성할 수 있기 때문에, LSI 소자 등의 단자 수가 많은 소자를 제1 회로 소자(14A)로서 채용할 수 있다. 제2 도전 패턴(18B)은, 충분하게 두껍게 형성되어 있는 점으로부터, 대전류의 처리를 행하는 파워 트랜지스터, LSI 등을 제2 회로 소자(14B)로서 채용할 수 있다. 여기에서는, 1개의 혼성 집적 회로 장치를 구성하는 복수의 유닛(24)이, 1장의 회로 기판(16)에 형성되고, 일괄하여 다이 본딩 및 와이어 본딩을 행할 수 있다.

도 8의 (B)를 참조하여, 금속 세선(15)을 통하여 회로 소자(14)와 도전 패턴(18)의 전기적 접속을 행한다. 본 형태에서는, 제2 도전 패턴(18B)의 두께 부분이 절연층(17)에 매립됨으로써, 제1 도전 패턴(18A)과 제2 도전 패턴(18B)의 상면이 동일한 높이로 되어 있다. 따라서, 제2 회로 소자(14B)의 전기적 접속을 행할 때에, 수십㎛ 정도의 세선을 사용하는 것이 가능하게 된다. 종래에서는, 히트 싱크 등의 상부에 재치되어 있던 트랜지스터는, 도전 패턴(18)과의 고저차가 컸다. 이 고저차는, 예를 들면 2㎜ 정도인 경우도 있었다. 이 때문에, 와이어가 자체 무게로 처져서 칩이나 히트 싱크에 쇼트되지 않도록, 중간 부분이 강한 굵은선이 이용되고 있었다. 본 형태에서는, 히트 싱크에 상당하는 제2 도전 패턴(18B)과, 제1 도전 패턴(18A)은 동일 면으로 되기 때문에, 중간 부분이 강한 굵은선을 이용할 필요가 없다. 여기에서, 세선이란, 일반적으로 그 직경이 80㎛ 정도인 금속 세선을 가르킨다.

상기 공정이 종료한 후에, 각 유닛(24)의 분리를 행한다. 각 유닛의 분리는, 프레스기를 이용한 펀칭, 다이싱, 절곡 등에 의해 행할 수 있다. 그 후에, 각 유닛의 회로 기판(16)에 리드(11)를 고착한다.

도 9를 참조하여, 각 회로 기판(16)의 수지 밀봉을 행한다. 여기에서는, 열경화성 수지를 이용한 트랜스퍼 몰드에 의해 밀봉이 행해지고 있다. 즉, 상부 금형(30A) 및 하부 금형(30B)으로 이루어지는 금형(30)에 회로 기판(16)을 수납한 후에, 양 금형을 당접하게 함으로써 리드(11)를 고정한다. 그리고, 캐비티(31)에 수지를 밀봉함으로써, 수지 밀봉의 공정이 행해진다. 이상의 공정에서, 도 1에 도시한 바와 같은 혼성 집적 회로 장치가 제조된다.

종래의 혼성 집적 회로 기판에서는, 도전 패턴이 모두 동일 막 두께로 형성되어 있었기 때문에, 대전류를 필요로 하는 부분에는, 폭이 넓은 패턴을 형성하거나, 별도로 히트 싱크를 채용하고 있었다. 그러나 본 출원에서는, 두꺼운 제2 도전 패턴(18B)과 얇은 제1 도전 패턴(18A)을, 동일 혼성 집적 회로 기판에 형성할 수 있다. 따라서, 두꺼운 제2 도전 패턴(18B)에 의해, 방열성 및 전류 용량이 확보된다. 또한 얇은 제1 도전 패턴(18A)을 형성함으로써, 소신호계의 부품을 실장할 수 있다.

예를 들면 Al로 이루어지는 회로 기판(16)을 이용한 경우, 제2 도전 패턴(18B)에 형성되는 볼록부(22)를, 회로 기판(16)의 표면을 피복하는 절연층(17)에 매립함으로써, 방열성을 향상시킬 수 있다. 이는, 제2 도전 패턴(18B)에 고착된 회로 소자로부터 발생하는 열이, 절연층(17)에 매립된 볼록부(22)를 통해, 회로 기판(16)에 양호하게 전도하기 때문이다. 절연층(17)에 필러가 혼입되면, 그 방열성이 더욱 향상된다.

본 발명에 따르면, 1개의 회로 기판의 표면에 두께가 상이한 도전 패턴을 형성하는 것이 가능하게 된다. 따라서, 전류 용량이 요구되는 도전 패턴을 두껍게 형성할 수 있고, 비교적 작은 전류가 통과하는 개소의 도전 패턴을 얇게 형성할 수 있다. 또한, 미세한 도전 패턴으로 배선 밀도도 높게 할 수 있다. 상기한 점으로부터, 요구되는 전류 용량에 따라 패턴 룰이 상이한 도전 패턴을 1개의 회로 기판 상에 형성하는 것이 가능하게 된다.

또한, 두껍게 형성되는 제2 도전 패턴에, 큰 전류가 통과하는 제2 회로 소자를 고착함으로써, 제2 회로 소자로부터 발생하는 열을 적극적으로 외부에 방출시키는 것이 가능하게 된다. 특히 도 4, 도 6, 도 7과 같이, 절연층에 도전 패턴 이면의 일부가 매립되어 있는 도전 패턴은, 그 이면의 볼록부가 절연 수지로 커버되어 있기 때문에, 절연층을 통한 열전도가 향상된다.

Claims (15)

1. 회로 기판의 표면에 형성된 도전 패턴과, 상기 도전 패턴과 전기적으로 접속된 회로 소자를 구비하고,

   상기 도전 패턴은, 제1 도전 패턴과, 상기 제1 도전 패턴보다 두껍게 형성된 제2 도전 패턴으로 이루어지고,

   상기 제1 도전 패턴과 상기 제2 도전 패턴의 표면은, 동일한 레벨로 배치되고, 상기 제2 도전 패턴의 이면에는, 상기 제1 도전 패턴의 이면보다 두께 방향으로 돌출하는 볼록부가 형성되고,

   상기 제1 도전 패턴과 동일한 막 두께의 연부가, 상기 볼록부의 주위를 둘러싸도록 형성되는 것을 특징으로 하는 회로 장치.
2. 회로 기판의 표면에 형성된 도전 패턴과, 상기 도전 패턴과 전기적으로 접속된 회로 소자를 구비하고,

   상기 도전 패턴은, 제1 도전 패턴과, 상기 제1 도전 패턴보다 두껍게 형성된 제2 도전 패턴으로 이루어지고,

   상기 제1 도전 패턴과 상기 제2 도전 패턴의 이면은, 동일한 레벨로 배치되고, 상기 제2 도전 패턴의 표면에는, 상기 제1 도전 패턴의 표면보다 두께 방향으로 돌출하는 볼록부가 형성되고,

   상기 제1 도전 패턴과 동일한 막 두께의 연부가, 상기 볼록부의 주위를 둘러싸도록 형성되는 것을 특징으로 하는 회로 장치.
3. 회로 기판의 표면에 형성된 도전 패턴과, 상기 도전 패턴과 전기적으로 접속된 회로 소자를 구비하고,

   상기 도전 패턴은, 제1 도전 패턴과, 상기 제1 도전 패턴보다 두껍게 형성된 제2 도전 패턴으로 이루어지고,

   상기 제2 도전 패턴의 표면 및 이면에는, 두께 방향으로 돌출하는 볼록부가 형성되는 것을 특징으로 하는 회로 장치.
4. 제3항에 있어서,

   상기 볼록부의 주위에는, 제1 도전 패턴과 동일한 막 두께의 연부가 형성되는 것을 특징으로 하는 회로 장치.
5. 제1항, 제2항 또는 제4항 중 어느 한 항에 있어서,

   상기 연부의 폭을, 상기 제1 도전 패턴의 두께보다 넓게 하는 것을 특징으로 하는 회로 장치.
6. 제1항 또는 제3항에 있어서,

   상기 볼록부는, 상기 회로 기판의 표면에 형성된 절연층에 매립되는 것을 특징으로 하는 회로 장치.
7. 제1항 내지 제3항 중 어느 한 항에 있어서,

   상기 회로 기판은, 금속 기판, 세라믹 기판, 프린트 기판 또는 플렉시블 시트인 것을 특징으로 하는 회로 장치.
8. 제1항 내지 제3항 중 어느 한 항에 있어서,

   상기 제1 도전 패턴에는 제1 회로 소자가 접속되고,

   상기 제2 도전 패턴에는 상기 제1 회로 소자보다 전류 용량이 큰 제2 회로 소자가 접속되는 것을 특징으로 하는 회로 장치.
9. 두께 방향으로 돌출하는 볼록부가 표면에 형성된 도전박을 준비하는 공정과,

   회로 기판의 표면에 형성한 절연층에 상기 볼록부가 매립되도록, 상기 도전박을 상기 회로 기판에 밀착시키는 공정과,

   상기 볼록부가 형성되어 있지 않은 영역의 상기 도전박을 부분적으로 제거함으로써, 제1 도전 패턴과, 상기 볼록부를 포함하여 상기 제1 도전 패턴보다 두꺼운 제2 도전 패턴을 형성하는 공정을 구비하고,

   상기 제2 도전 패턴을 형성하는 공정에서는,

   상기 제1 도전 패턴과 동일한 막 두께의 연부를, 상기 볼록부의 주위를 둘러싸도록 형성하는 것을 특징으로 하는 회로 장치의 제조 방법.
10. 두께 방향으로 돌출하는 볼록부가 표면에 형성된 도전박을 준비하는 공정과,

    회로 기판의 표면에 형성한 절연층에 상기 도전박의 이면을 밀착시키는 공정과,

    상기 볼록부가 형성되어 있지 않은 영역의 상기 도전박을 부분적으로 제거함으로써, 제1 도전 패턴과, 상기 볼록부를 포함하여 상기 제1 도전 패턴보다 두꺼운 제2 도전 패턴을 형성하는 공정을 구비하고,

    상기 제2 도전 패턴을 형성하는 공정에서는,

    상기 제1 도전 패턴과 동일한 막 두께의 연부를, 상기 볼록부의 주위를 둘러싸도록 형성하는 것을 특징으로 하는 회로 장치의 제조 방법.
11. 두께 방향으로 돌출하는 볼록부가 표면 및 이면에 형성된 도전박을 준비하 고,

    회로 기판의 표면에 형성한 절연층에 상기 볼록부가 매립되도록, 상기 도전박을 상기 회로 기판에 밀착시키고,

    상기 볼록부가 형성되어 있지 않은 영역의 상기 도전박을 부분적으로 제거함으로써, 제1 도전 패턴과, 상기 볼록부를 포함하여 상기 제1 도전 패턴보다 두꺼운 제2 도전 패턴을 형성하는 것을 특징으로 하는 회로 장치의 제조 방법.
12. 제9항 내지 제11항 중 어느 한 항에 있어서,

    상기 볼록부의 측면은 곡면인 것을 특징으로 하는 회로 장치의 제조 방법.
13. 제11항에 있어서,

    상기 볼록부의 주위에, 상기 제1 도전 패턴과 동일한 두께의 연부가 잔존하도록, 상기 도전박을 패터닝하는 것을 특징으로 하는 회로 장치의 제조 방법.
14. 제9항, 제10항 또는 제13항 중 어느 한 항에 있어서,

    상기 연부의 폭을, 상기 제1 도전 패턴의 두께보다 넓게 하는 것을 특징으로 하는 회로 장치의 제조 방법.
15. 제9항 내지 제11항 중 어느 한 항에 있어서,

    에칭 처리에 의해, 상기 제1 도전 패턴 및 상기 제2 도전 패턴을 형성하는 것을 특징으로 하는 회로 장치의 제조 방법.

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