JP3600131B2 - 回路装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、回路装置の製造方法に関し、特に支持基板を不要にした薄型の回路装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。
【０００３】
例えば、回路装置として半導体装置を例にして述べると、一般的な半導体装置として、従来通常のトランスファーモールドで封止されたパッケージ型半導体装置がある。この半導体装置は、図１０のように、プリント基板ＰＳに実装される。
【０００４】
またこのパッケージ型半導体装置は、半導体チップ２の周囲を樹脂層３で被覆し、この樹脂層３の側部から外部接続用のリード端子４が導出されたものである。
【０００５】
しかしこのパッケージ型半導体装置１は、リード端子４が樹脂層３から外に出ており、全体のサイズが大きく、小型化、薄型化および軽量化を満足するものではなかった。
【０００６】
そのため、各社が競って小型化、薄型化および軽量化を実現すべく、色々な構造を開発し、最近ではＣＳＰ（チップサイズパッケージ）と呼ばれる、チップのサイズと同等のウェハスケールＣＳＰ、またはチップサイズよりも若干大きいサイズのＣＳＰが開発されている。
【０００７】
図１１は、支持基板としてガラスエポキシ基板５を採用した、チップサイズよりも若干大きいＣＳＰ６を示すものである。ここではガラスエポキシ基板５にトランジスタチップＴが実装されたものとして説明していく。
【０００８】
このガラスエポキシ基板５の表面には、第１の電極７、第２の電極８およびダイパッド９が形成され、裏面には第１の裏面電極１０と第２の裏面電極１１が形成されている。そしてスルーホールＴＨを介して、前記第１の電極７と第１の裏面電極１０が、第２の電極８と第２の裏面電極１１が電気的に接続されている。またダイパッド９には前記ベアのトランジスタチップＴが固着され、トランジスタのエミッタ電極と第１の電極７が金属細線１２を介して接続され、トランジスタのベース電極と第２の電極８が金属細線１２を介して接続されている。更にトランジスタチップＴを覆うようにガラスエポキシ基板５に樹脂層１３が設けられている。
【０００９】
前記ＣＳＰ６は、ガラスエポキシ基板５を採用するが、ウェハスケールＣＳＰと違い、チップＴから外部接続用の裏面電極１０、１１までの延在構造が簡単であり、安価に製造できるメリットを有する。
【００１０】
また前記ＣＳＰ６は、図１０のように、プリント基板ＰＳに実装される。プリント基板ＰＳには、電気回路を構成する電極、配線が設けられ、前記ＣＳＰ６、パッケージ型半導体装置１、チップ抵抗ＣＲまたはチップコンデンサＣＣ等が電気的に接続されて固着される。
【００１１】
そしてこのプリント基板で構成された回路は、色々なセットの中に取り付けられる。
【００１２】
つぎに、このＣＳＰの製造方法を図１２および図１３を参照しながら説明する。
【００１３】
まず基材（支持基板）としてガラスエポキシ基板５を用意し、この両面に絶縁性接着剤を介してＣｕ箔２０、２１を圧着する。（以上図１２Ａを参照）
続いて、第１の電極７，第２の電極８、ダイパッド９、第１の裏面電極１０および第２の裏面電極１１対応するＣｕ箔２０、２１に耐エッチング性のレジスト２２を被覆し、Ｃｕ箔２０、２１をパターニングする。尚、パターニングは、表と裏で別々にしても良い。（以上図１２Ｂを参照）
続いて、ドリルやレーザを利用してスルーホールＴＨのための孔を前記ガラスエポキシ基板に形成し、この孔にメッキを施し、スルーホールＴＨを形成する。このスルーホールＴＨにより第１の電極７と第１の裏面電極１０、第２の電極８と第２の裏面電極１０が電気的に接続される。（以上図１２Ｃを参照）
更に、図面では省略をしたが、ボンデイングポストと成る第１の電極７，第２の電極８にＡｕメッキを施すと共に、ダイボンディングポストとなるダイパッド９にＡｕメッキを施し、トランジスタチップＴをダイボンディングする。
【００１４】
最後に、トランジスタチップＴのエミッタ電極と第１の電極７、トランジスタチップＴのベース電極と第２の電極８を金属細線１２を介して接続し、樹脂層１３で被覆している。（以上図１２Ｄを参照）
以上の製造方法により、支持基板５を採用したＣＳＰ型の電気素子が完成する。この製造方法は、支持基板としてフレキシブルシートを採用しても同様である。
【００１５】
一方、セラミック基板を採用した製造方法を図１３のフローに示す。支持基板であるセラミック基板を用意した後、スルーホールを形成し、その後、導電ペーストを使い、表と裏の電極を印刷し、焼結している。その後、前製造方法の樹脂層を被覆するまでは図１２の製造方法と同じであるが、セラミック基板は、非常にもろく、フレキシブルシートやガラスエポキシ基板と異なり、直ぐに欠けてしまうため金型を用いたモールドができない問題がある。そのため、封止樹脂をポッティングし、硬化した後、封止樹脂を平らにする研磨を施し、最後にダイシング装置を使って個別分離している。
【００１６】
【発明が解決しようとする課題】
図１１に於いて、トランジスタチップＴ、接続手段７〜１２および樹脂層１３は、外部との電気的接続、トランジスタの保護をする上で、必要な構成要素であるが、これだけの構成要素で小型化、薄型化、軽量化を実現する回路素子を提供するのは難しかった。
【００１７】
また、支持基板となるガラスエポキシ基板５は、前述したように本来不要なものである。しかし製造方法上、電極を貼り合わせるため、支持基板として採用しており、このガラスエポキシ基板５を無くすことができなかった。
【００１８】
そのため、このガラスエポキシ基板５を採用することによって、コストが上昇し、更にはガラスエポキシ基板５が厚いために、回路素子として厚くなり、小型化、薄型化、軽量化に限界があった。
【００１９】
更に、ガラスエポキシ基板やセラミック基板では必ず両面の電極を接続するスルーホール形成工程が不可欠であり、製造工程も長くなる問題もあった。
【００２０】
【課題を解決するための手段】
本発明は、前述した多くの課題に鑑みて成され、導電箔を用意し、少なくとも回路素子の搭載部を多数個形成する導電パターンを除く領域の前記導電箔に前記導電箔の厚みよりも浅い分離溝を形成して導電パターンを形成する工程と、所望の前記導電パターンの前記各搭載部に回路素子を固着する工程と、各搭載部の前記回路素子を一括して被覆し、前記分離溝に充填されるように絶縁性樹脂で共通モールドする工程と、前記分離溝を設けていない厚み部分の前記導電箔を除去する工程と、前記絶縁性樹脂で一括してモールドされた各搭載部の前記回路素子の特性の測定を行う工程と、前記絶縁性樹脂を各搭載部毎にダイシングにより分離する工程とを具備することを特徴とする。
【００２１】
本発明では、導電パターンを形成する導電箔がスタートの材料であり、絶縁性樹脂がモールドされるまでは導電箔が支持機能を有し、モールド後は絶縁性樹脂が支持機能を有することで支持基板を不要にでき、従来の課題を解決することができる。
また本発明では、モールド、測定およびダイシングをブロック毎にできるので、多数個の回路装置を量産でき、従来の課題を解決することができる。
【００２２】
【発明の実施の形態】
まず本発明の回路装置の製造方法について図１を参照しながら説明する。
【００２３】
本発明は、導電箔を用意し、少なくとも回路素子の搭載部を多数個形成する導電パターンを除く領域の前記導電箔に前記導電箔の厚みよりも浅い分離溝を形成して導電パターンを形成する工程と、所望の前記導電パターンの前記各搭載部に回路素子を固着する工程と、各搭載部の前記回路素子を一括して被覆し、前記分離溝に充填されるように絶縁性樹脂で共通モールドする工程と、前記分離溝を設けていない厚み部分の前記導電箔を除去する工程と、前記絶縁性樹脂で一括してモールドされた各搭載部の前記回路素子の特性の測定を行う工程と、前記絶縁性樹脂を各搭載部毎にダイシングにより分離する工程から構成されている。
【００２４】
図１に示すフローは上述した工程とは一致していないが、Ｃｕ箔、Ａｇメッキ、ハーフエッチングの３つのフローで導電パターンの形成が行われる。ダイボンドおよびワイヤーボンディングの２つのフローで各搭載部への回路素子の固着と回路素子の電極と導電パターンの接続が行われる。トランスファーモールドのフローでは絶縁性樹脂による共通モールドが行われる。裏面Ｃｕ箔除去のフローでは分離溝のない厚み部分の導電箔のエッチングが行われる。裏面処理のフローでは裏面に露出した導電パターンの電極処理が行われる。測定のフローでは各搭載部に組み込まれた回路素子の良品判別や特性ランク分けが行われる。ダイシングのフローでは絶縁性樹脂からダイシングで個別の回路素子への分離が行われる。
【００２５】
以下に、本発明の各工程を図２〜図９を参照して説明する。
【００２６】
本発明の第１の工程は、図２から図４に示すように、導電箔６０を用意し、少なくとも回路素子５２の搭載部を多数個形成する導電パターン５１を除く領域の導電箔６０に導電箔６０の厚みよりも浅い分離溝６１を形成して導電パターン５１を形成することにある。
【００２７】
本工程では、まず図２Ａの如く、シート状の導電箔６０を用意する。この導電箔６０は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔等が採用される。
【００２８】
導電箔の厚さは、後のエッチングを考慮すると１０μｍ〜３００μｍ程度が好ましく、ここでは７０μｍ（２オンス）の銅箔を採用した。しかし３００μｍ以上でも１０μｍ以下でも基本的には良い。後述するように、導電箔６０の厚みよりも浅い分離溝６１が形成できればよい。
【００２９】
尚、シート状の導電箔６０は、所定の幅、例えば４５ｍｍでロール状に巻かれて用意され、これが後述する各工程に搬送されても良いし、所定の大きさにカットされた短冊状の導電箔６０が用意され、後述する各工程に搬送されても良い。
【００３０】
具体的には、図２Ｂに示す如く、短冊状の導電箔６０に多数の搭載部が形成されるブロック６２が４〜５個離間して並べられる。各ブロック６２間にはスリット６３が設けられ、モールド工程等での加熱処理で発生する導電箔６０の応力を吸収する。また導電箔６０の上下周端にはインデックス孔６４が一定の間隔で設けられ、各工程での位置決めに用いられる。
【００３１】
続いて、導電パターンを形成する。
【００３２】
まず、図３に示す如く、Ｃｕ箔６０の上に、ホトレジスト（耐エッチングマスク）ＰＲを形成し、導電パターン５１となる領域を除いた導電箔６０が露出するようにホトレジストＰＲをパターニングする。そして、図４Ａに示す如く、ホトレジストＰＲを介して導電箔６０を選択的にエッチングする。
【００３３】
エッチングにより形成された分離溝６１の深さは、例えば５０μｍであり、その側面は、粗面となるため絶縁性樹脂５０との接着性が向上される。
【００３４】
またこの分離溝６１の側壁は、模式的にストレートで図示しているが、除去方法により異なる構造となる。この除去工程は、ウェットエッチング、ドライエッチング、レーザによる蒸発、ダイシングが採用できる。ウェットエッチングの場合、エッチャントは、塩化第二鉄または塩化第二銅が主に採用され、前記導電箔は、このエッチャントの中にディッピングされるか、このエッチャントでシャワーリングされる。ここでウェットエッチングは、一般に非異方性にエッチングされるため、側面は湾曲構造になる。
【００３５】
またドライエッチングの場合は、異方性、非異方性でエッチングが可能である。現在では、Ｃｕを反応性イオンエッチングで取り除くことは不可能といわれているが、スパッタリングで除去できる。またスパッタリングの条件によって異方性、非異方性でエッチングできる。
【００３６】
またレーザでは、直接レーザ光を当てて分離溝６１を形成でき、この場合は、どちらかといえば分離溝６１の側面はストレートに形成される。
【００３７】
なお、図３に於いて、ホトレジストの代わりにエッチング液に対して耐食性のある導電被膜（図示せず）を選択的に被覆しても良い。導電路と成る部分に選択的に被着すれば、この導電被膜がエッチング保護膜となり、レジストを採用することなく分離溝をエッチングできる。この導電被膜として考えられる材料は、Ａｇ、Ｎｉ、Ａｕ、ＰｔまたはＰｄ等である。しかもこれら耐食性の導電被膜は、ダイパッド、ボンディングパッドとしてそのまま活用できる特徴を有する。
【００３８】
例えばＡｇ被膜は、Ａｕと接着するし、ロウ材とも接着する。よってチップ裏面にＡｕ被膜が被覆されていれば、そのまま導電路５１上のＡｇ被膜にチップを熱圧着でき、また半田等のロウ材を介してチップを固着できる。またＡｇの導電被膜にはＡｕ細線が接着できるため、ワイヤーボンディングも可能となる。従ってこれらの導電被膜をそのままダイパッド、ボンディングパッドとして活用できるメリットを有する。
【００３９】
図４Ｂに具体的な導電パターン５１を示す。本図は図２Ｂで示したブロック６２の１個を拡大したもの対応する。黒く塗られた部分の１個が１つの搭載部６５であり、導電パターン５１を構成し、１つのブロック６２には５行１０列のマトリックス状に多数の搭載部６５が配列され、各搭載部６５毎に同一の導電パターン５１が設けられている。各ブロックの周辺には枠状のパターン６６が設けられ、それと少し離間してその内側にダイシング時の位置合わせマーク６７が設けられている。枠状のパターン６６はモールド金型との嵌合に使用され、また導電箔６０の裏面エッチング後には絶縁性樹脂５０の補強をする働きを有する。
【００４０】
本発明の第２の工程は、図５に示す如く、所望の導電パターン５１の各搭載部６５に回路素子５２を固着し、各搭載部６５の回路素子５２の電極と所望の導電パターン５１とを電気的に接続する接続手段を形成することにある。
【００４１】
回路素子５２としては、トランジスタ、ダイオード、ＩＣチップ等の半導体素子、チップコンデンサ、チップ抵抗等の受動素子である。また厚みが厚くはなるが、ＣＳＰ、ＢＧＡ等のフェイスダウンの半導体素子も実装できる。
【００４２】
ここでは、ベアのトランジスタチップ５２Ａが導電パターン５１Ａにダイボンディングされ、エミッタ電極と導電パターン５１Ｂ、ベース電極と導電パターン５１Ｂが、熱圧着によるボールボンディングあるいは超音波によるウェッヂボンディング等で固着された金属細線５５Ａを介して接続される。また５２Ｂは、チップコンデンサまたは受動素子であり、半田等のロウ材または導電ペースト５５Ｂで固着される。
【００４３】
本工程では、各ブロック６２に多数の導電パターン５１が集積されているので、回路素子５２の固着およびワイヤーボンディングが極めて効率的に行える利点がある。
【００４４】
本発明の第３の工程は、図６に示す如く、各搭載部６３の回路素子５２を一括して被覆し、分離溝６１に充填されるように絶縁性樹脂５０で共通モールドすることにある。
【００４５】
本工程では、図６Ａに示すように、絶縁性樹脂５０は回路素子５２Ａ、５２Ｂおよび複数の導電パターン５１Ａ、５１Ｂ、５１Ｃを完全に被覆し、導電パターン５１間の分離溝６１には絶縁性樹脂５０が充填されてた導電パターン５１Ａ、５１Ｂ、５１Ｃの側面の湾曲構造と嵌合して強固に結合する。そして絶縁性樹脂５０により導電パターン５１が支持されている。
【００４６】
また本工程では、トランスファーモールド、インジェクションモールド、またはディッピングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
【００４７】
更に、本工程でトランスファーモールドあるいはインジェクションモールドする際に、図６Ｂに示すように各ブロック６２は１つの共通のモールド金型に搭載部６３を納め、各ブロック毎に１つの絶縁性樹脂５０で共通にモールドを行う。このために従来のトランスファーモールド等の様に各搭載部を個別にモールドする方法に比べて、大幅な樹脂量の削減が図れる。
【００４８】
導電箔６０表面に被覆された絶縁性樹脂５０の厚さは、回路素子５２のボンディングワイヤー５５Ａの最頂部から約１００μｍ程度が被覆されるように調整されている。この厚みは、強度を考慮して厚くすることも、薄くすることも可能である。
【００４９】
本工程の特徴は、絶縁性樹脂５０を被覆するまでは、導電パターン５１となる導電箔６０が支持基板となることである。従来では、図１２の様に、本来必要としない支持基板５を採用して導電路７〜１１を形成しているが、本発明では、支持基板となる導電箔６０は、電極材料として必要な材料である。そのため、構成材料を極力省いて作業できるメリットを有し、コストの低下も実現できる。
【００５０】
また分離溝６１は、導電箔の厚みよりも浅く形成されているため、導電箔６０が導電パターン５１として個々に分離されていない。従ってシート状の導電箔６０として一体で取り扱え、絶縁性樹脂５０をモールドする際、金型への搬送、金型への実装の作業が非常に楽になる特徴を有する。
【００５１】
本発明の第４の工程は、図６に示す如く、分離溝６１を設けていない厚み部分の導電箔６０を除去することにある。
【００５２】
本工程は、導電箔６０の裏面を化学的および／または物理的に除き、導電パターン５１として分離するものである。この工程は、研磨、研削、エッチング、レーザの金属蒸発等により施される。
【００５３】
実験では研磨装置または研削装置により全面を３０μｍ程度削り、分離溝６１から絶縁性樹脂５０を露出させている。この露出される面を図６では点線で示している。その結果、約４０μｍの厚さの導電パターン５１となって分離される。また、絶縁性樹脂５０が露出する手前まで、導電箔６０を全面ウェトエッチングし、その後、研磨または研削装置により全面を削り、絶縁性樹脂５０を露出させても良い。更に、導電箔６０を点線で示す位置まで全面ウェトエッチングし、絶縁性樹脂５０を露出させても良い。
【００５４】
この結果、絶縁性樹脂５０に導電パターン５１の裏面が露出する構造となる。すなわち、分離溝６１に充填された絶縁性樹脂５０の表面と導電パターン５１の表面は、実質的に一致する構造となっている。従って、本発明の回路装置５３は図１１に示した従来の裏面電極１０、１１のように段差が設けられないため、マウント時に半田等の表面張力でそのまま水平に移動してセルフアラインできる特徴を有する。
【００５５】
更に、導電パターン５１の裏面処理を行い、図７に示す最終構造を得る。すなわち、必要によって露出した導電パターン５１に半田等の導電材を被着し、回路装置として完成する。
【００５６】
本発明の第５の工程は、図８に示す如く、絶縁性樹脂５０で一括してモールドされた各搭載部６３の回路素子５２の特性の測定を行うことにある。
【００５７】
前工程で導電箔６０の裏面エッチングをした後に、導電箔６０から各ブロック６２が切り離される。このブロック６２は絶縁性樹脂５０で導電箔６０の残余部と連結されているので、切断金型を用いず機械的に導電箔６０の残余部から剥がすことで達成できる。
【００５８】
各ブロック６２の裏面には図８に示すように導電パターン５１の裏面が露出されており、各搭載部６５が導電パターン５１形成時と全く同一にマトリックス状に配列されている。この導電パターン５１の絶縁性樹脂５０から露出した裏面電極５６にプローブ６８を当てて、各搭載部６５の回路素子５２の特性パラメータ等を個別に測定して良不良の判定を行い、不良品には磁気インク等でマーキングを行う。
【００５９】
本工程では、各搭載部６５の回路装置５３は絶縁性樹脂５０でブロック６２毎に一体で支持されているので、個別にバラバラに分離されていない。従って、テスターの載置台に置かれたブロック６２は搭載部６５のサイズ分だけ矢印のように縦方向および横方向にピッチ送りをすることで、極めて早く大量にブロック６２の各搭載部６５の回路装置５３の測定を行える。すなわち、従来必要であった回路装置の表裏の判別、電極の位置の認識等が不要にできるので、測定時間の大幅な短縮を図れる。
【００６０】
本発明の第６の工程は、図９に示す如く、絶縁性樹脂５０を各搭載部６５毎にダイシングにより分離することにある。
【００６１】
本工程では、ブロック６２をダイシング装置の載置台に真空で吸着させ、ダイシングブレード６９で各搭載部６５間のダイシングライン７０に沿って分離溝６１の絶縁性樹脂５０をダイシングし、個別の回路装置５３に分離する。
【００６２】
本工程で、ダイシングブレード６９はほぼ絶縁性樹脂５０を切断する切削深さで行い、ダイシング装置からブロック６２を取り出した後にローラでチョコレートブレークするとよい。あるいはダイシングブレード６９は完全に絶縁性樹脂５０を切断する切削深さで行い、載置台から直接吸着コレットでテーピングをしても良い。
【００６３】
なお、ダイシング時は予め前述した第１の工程で設けた各ブロックの周辺の枠状のパターン６６の内側に設けた相対向する位置合わせマーク６７を認識して、これを基準としてダイシングを行う。周知ではあるが、ダイシングは縦方向にすべてのダイシングライン７０をダイシングをした後、載置台を９０度回転させて横方向のダイシングライン７０に従ってダイシングを行う。
【００６４】
【発明の効果】
本発明では、導電パターンの材料となる導電箔自体を支持基板として機能させ、分離溝の形成時あるいは回路素子の実装、絶縁性樹脂の被着時までは導電箔で全体を支持し、また導電箔を各導電パターンとして分離する時は、絶縁性樹脂を支持基板にして機能させている。従って、回路素子、導電箔、絶縁性樹脂の必要最小限で製造できる。従来例で説明した如く、本来回路装置を構成する上で支持基板が要らなくなり、コスト的にも安価にできる。また支持基板が不要であること、導電パターンが絶縁性樹脂に埋め込まれていること、更には絶縁性樹脂と導電箔の厚みの調整が可能であることにより、非常に薄い回路装置が形成できるメリットもある。
【００６５】
次に、本発明では絶縁性樹脂のモールド工程でブロック毎の共通モールドを行うことにより大幅な樹脂量の削減が図れる
更に、測定工程およびダイシング工程でブロック毎に処理を行える利点を有する。従って、測定工程では極めて早く大量にブロックの各搭載部の回路装置の測定を行え、従来必要であった回路装置の表裏の判別、電極の位置の認識等が不要にできるので、測定時間の大幅な短縮を図れる。またダイシング工程では位置合わせマークを用いてダイシングラインの認識が早く確実に行われる利点を有する。更にダイシングは絶縁性樹脂層のみの切断でよく、導電箔を切断しないことによりダイシングブレードの寿命も長くでき、導電箔を切断する場合に発生する金属バリの発生もない。更にまたダイシングシートを用いないので、ダイシングシートへのブロックの貼り付け作業や剥離作業も不要となる。
【００６６】
また図１３から明白なように、スルーホールの形成工程、導体の印刷工程（セラミック基板の場合）等を省略できるので、従来より従来より製造工程を大幅に短縮でき、全行程を内作できる利点を有する。またフレーム金型も一切不要であり、極めて短納期となる製造方法である。
【図面の簡単な説明】
【図１】本発明の製造フローを説明する図である。
【図２】本発明の回路装置の製造方法を説明する図である。
【図３】本発明の回路装置の製造方法を説明する図である。
【図４】本発明の回路装置の製造方法を説明する図である。
【図５】本発明の回路装置の製造方法を説明する図である。
【図６】本発明の回路装置の製造方法を説明する図である。
【図７】本発明の回路装置の製造方法を説明する図である。
【図８】本発明の回路装置の製造方法を説明する図である。
【図９】本発明の回路装置の製造方法を説明する図である。
【図１０】従来の回路装置の実装構造を説明する図である。
【図１１】従来の回路装置を説明する図である。
【図１２】従来の回路装置の製造方法を説明する図である。
【図１３】従来の回路装置の製造方法を説明する図である。
【符号の説明】
５０ 絶縁性樹脂
５１ 導電パターン
５２ 回路素子
５３ 回路装置
６１ 分離溝
６２ ブロック

Claims (18)

  1. シート状の導電箔を用意し、複数個のブロックを離間して配置できるように前記ブロックの周囲に残余部を設け、前記各ブロックに少なくとも回路素子の搭載部を多数個形成する導電パターンを除く領域の前記導電箔に前記導電箔の厚みよりも浅い分離溝を形成して導電パターンを形成し同時に位置合わせパターンを形成する工程と、
    前記各ブロックの前記導電パターンの前記各搭載部に回路素子を固着する工程と、
    前記各ブロックごとに前記各搭載部の前記回路素子を一括して被覆し、前記分離溝に充填されるように絶縁性樹脂で共通モールドする工程と、
    前記導電箔をエッチングして前記各ブロックの前記導電パターンを裏面から露出させ且つ前記導電パターンと前記残余部とを分離させる工程と、
    前記共通モールドされた前記ブロックの前記絶縁性樹脂が前記導電箔の残余部と連結される部分を前記導電箔の残余部から前記導電箔の残余部を切断せずに剥ぎ取り、前記各ブロックに分離する工程と、
    前記各ブロックの前記絶縁性樹脂を前記各ブロックに設けた前記位置合わせパターンを用いてダイシングにより分離して個別の回路装置に分離する工程とを具備することを特徴とする回路装置の製造方法。
  2. シート状の導電箔を用意し、複数個のブロックを離間して配置できるように前記ブロックの周囲に残余部を設け、前記各ブロックに少なくとも回路素子の搭載部を多数個形成する導電パターンを除く領域の前記導電箔に前記導電箔の厚みよりも浅い分離溝を形成して導電パターンを形成し同時に位置合わせパターンを形成する工程と、
    各ブロックの前記導電パターンの前記各搭載部に回路素子を固着する工程と、
    前記各ブロックの前記各搭載部の回路素子の電極と所望の前記導電パターンとを電気的に接続する接続手段を形成する工程と、
    前記各ブロックごとに前記各搭載部の前記回路素子を一括して被覆し、前記分離溝に充填されるように絶縁性樹脂で共通モールドする工程と、
    前記導電箔をエッチングして前記各ブロックの前記導電パターンを裏面から露出させ且つ前記導電パターンと前記残余部とを分離させる工程と、
    前記共通モールドされた前記ブロックの前記絶縁性樹脂が前記導電箔の残余部と連結される部分を前記導電箔の残余部から前記導電箔の残余部を切断せずに剥ぎ取り、前記各ブロックに分離する工程と、
    前記各ブロックの前記絶縁性樹脂を前記各ブロックに設けた前記位置合わせパターンを用いてダイシングにより分離して個別の回路装置に分離する工程とを具備することを特徴とする回路装置の製造方法。
  3. 前記導電箔は銅、アルミニウム、鉄−ニッケルのいずれかで構成されることを特徴とする請求項１または請求項２に記載された回路装置の製造方法。
  4. 前記導電箔の表面を導電皮膜で少なくとも部分的に被覆することを特徴とする請求項１または請求項２に記載された回路装置の製造方法。
  5. 前記導電被膜はニッケル、金あるいは銀メッキ形成されることを特徴とする請求項４に記載された回路装置の製造方法。
  6. 前記導電箔に選択的に形成される前記分離溝は化学的あるいは物理的エッチングにより形成されることを特徴とする請求項１または請求項２に記載された回路装置の製造方法。
  7. 前記回路素子は半導体ベアチップ、チップ回路部品のいずれかあるいは両方を固着されることを特徴とする請求項１または請求項２に記載された回路装置の製造方法。
  8. 前記接続手段はワイヤーボンディングで形成されることを特徴とする請求項２に記載された回路装置の製造方法。
  9. 前記絶縁性樹脂はトランスファーモールドで付着されることを特徴とする請求項１または請求項２に記載された回路装置の製造方法。
  10. 前記導電箔には少なくとも回路素子の搭載部を多数個形成する導電パターンをマトリックス状に配列したブロックを複数個並べたことを特徴とする請求項１または請求項２に記載された回路装置の製造方法。
  11. 前記絶縁性樹脂は前記ブロック毎にトランスファーモールドで付着されることを特徴とする請求項１０に記載された回路装置の製造方法。
  12. 前記絶縁性樹脂でモールドされた前記各ブロックは前記分離溝を設けていない厚み部分の前記導電箔を除去する工程の後に前記導電箔の残余部から分離されることを特徴とする請求項１０に記載された回路装置の製造方法。
  13. 前記絶縁性樹脂でモールドされた前記各ブロック毎に各搭載部をダイシングにより分離することを特徴とする請求項１０に記載された回路装置の製造方法。
  14. 前記導電パターンと一緒に形成した合わせマークを用いてダイシングを行うことを特徴とする請求項１３に記載された回路装置の製造方法。
  15. 前記導電パターンと一緒に形成した対向する合わせマークを用いてダイシングを行うことを特徴とする請求項１３に記載された回路装置の製造方法。
  16. 前記絶縁性樹脂のダイシング時の切削深さをほぼ前記絶縁性樹脂の厚みとし、その後機械的に割って独立した回路装置に分離することを特徴とする請求項１３に記載された回路装置の製造方法。
  17. 前記絶縁性樹脂のダイシング時の切削深さを完全に前記絶縁性樹脂の厚み以上とし、ダイシング時に独立した回路装置に分離することを特徴とする請求項１３に記載された回路装置の製造方法。
  18. 複数個のブロックを離間して配置できるように前記ブロックの周囲に残余部を設け、前記各ブロックに少なくとも回路素子の搭載部を多数個形成する導電パターンを除く領域の前記導電箔に前記導電箔の厚みよりも浅い分離溝を形成して導電パターンを形成し同時に位置合わせパターンを形成したシート状の導電箔を用意する工程と、
    前記各ブロックの前記導電パターンの前記各搭載部に回路素子を固着する工程と、
    前記各ブロックごとに前記各搭載部の前記回路素子を一括して被覆し、前記分離溝に充填されるように絶縁性樹脂で共通モールドする工程と、
    前記導電箔をエッチングして前記各ブロックの前記導電パターンを裏面から露出させ且つ前記導電パターンと前記残余部とを分離させる工程と、
    前記共通モールドされた前記ブロックの前記絶縁性樹脂が前記導電箔の残余部と連結される部分を前記導電箔の残余部から前記導電箔の残余部を切断せずに剥ぎ取り、前記各ブロックに分離する工程と、
    前記各ブロックの前記絶縁性樹脂を前記各ブロックに設けた前記位置合わせパターンを用いてダイシングにより分離して個別の回路装置に分離する工程とを具備することを特徴とする回路装置の製造方法。
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