JP3963655B2 - 回路装置の製造方法 - Google Patents
回路装置の製造方法 Download PDFInfo
- Publication number
- JP3963655B2 JP3963655B2 JP2001083568A JP2001083568A JP3963655B2 JP 3963655 B2 JP3963655 B2 JP 3963655B2 JP 2001083568 A JP2001083568 A JP 2001083568A JP 2001083568 A JP2001083568 A JP 2001083568A JP 3963655 B2 JP3963655 B2 JP 3963655B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive
- manufacturing
- insulating resin
- circuit device
- conductive pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68377—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01024—Chromium [Cr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01027—Cobalt [Co]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01041—Niobium [Nb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01059—Praseodymium [Pr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12041—LED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19043—Component type being a resistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
Description
【発明の属する技術分野】
本発明は、回路装置の製造方法に関し、特に支持基板を不要にした薄型の回路装置の製造方法に関するものである。
【0002】
【従来の技術】
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。
【0003】
例えば、回路装置として半導体装置を例にして述べると、一般的な半導体装置として、従来通常のトランスファーモールドで封止されたパッケージ型半導体装置がある。この半導体装置は、図11のように、プリント基板PSに実装される。
【0004】
またこのパッケージ型半導体装置は、半導体チップ2の周囲を樹脂層3で被覆し、この樹脂層3の側部から外部接続用のリード端子4が導出されたものである。
【0005】
しかしこのパッケージ型半導体装置1は、リード端子4が樹脂層3から外に出ており、全体のサイズが大きく、小型化、薄型化および軽量化を満足するものではなかった。
【0006】
そのため、各社が競って小型化、薄型化および軽量化を実現すべく、色々な構造を開発し、最近ではCSP(チップサイズパッケージ)と呼ばれる、チップのサイズと同等のウェハスケールCSP、またはチップサイズよりも若干大きいサイズのCSPが開発されている。
【0007】
図12は、支持基板としてガラスエポキシ基板5を採用した、チップサイズよりも若干大きいCSP6を示すものである。ここではガラスエポキシ基板5にトランジスタチップTが実装されたものとして説明していく。
【0008】
このガラスエポキシ基板5の表面には、第1の電極7、第2の電極8およびダイパッド9が形成され、裏面には第1の裏面電極10と第2の裏面電極11が形成されている。そしてスルーホールTHを介して、前記第1の電極7と第1の裏面電極10が、第2の電極8と第2の裏面電極11が電気的に接続されている。またダイパッド9には前記ベアのトランジスタチップTが固着され、トランジスタのエミッタ電極と第1の電極7が金属細線12を介して接続され、トランジスタのベース電極と第2の電極8が金属細線12を介して接続されている。更にトランジスタチップTを覆うようにガラスエポキシ基板5に樹脂層13が設けられている。
【0009】
前記CSP6は、ガラスエポキシ基板5を採用するが、ウェハスケールCSPと違い、チップTから外部接続用の裏面電極10、11までの延在構造が簡単であり、安価に製造できるメリットを有する。
【0010】
また前記CSP6は、図11のように、プリント基板PSに実装される。プリント基板PSには、電気回路を構成する電極、配線が設けられ、前記CSP6、パッケージ型半導体装置1、チップ抵抗CRまたはチップコンデンサCC等が電気的に接続されて固着される。
【0011】
そしてこのプリント基板で構成された回路は、色々なセットの中に取り付けられる。
【0012】
つぎに、このCSPの製造方法を図13および図14を参照しながら説明する。
【0013】
まず基材(支持基板)としてガラスエポキシ基板5を用意し、この両面に絶縁性接着剤を介してCu箔20、21を圧着する。(以上図13Aを参照)
続いて、第1の電極7,第2の電極8、ダイパッド9、第1の裏面電極10および第2の裏面電極11対応するCu箔20、21に耐エッチング性のレジスト22を被覆し、Cu箔20、21をパターニングする。尚、パターニングは、表と裏で別々にしても良い(以上図13Bを参照)
続いて、ドリルやレーザを利用してスルーホールTHのための孔を前記ガラスエポキシ基板に形成し、この孔にメッキを施し、スルーホールTHを形成する。このスルーホールTHにより第1の電極7と第1の裏面電極10、第2の電極8と第2の裏面電極10が電気的に接続される。(以上図13Cを参照)
更に、図面では省略をしたが、ボンデイングポストと成る第1の電極7,第2の電極8にAuメッキを施すと共に、ダイボンディングポストとなるダイパッド9にAuメッキを施し、トランジスタチップTをダイボンディングする。
【0014】
最後に、トランジスタチップTのエミッタ電極と第1の電極7、トランジスタチップTのベース電極と第2の電極8を金属細線12を介して接続し、樹脂層13で被覆している。(以上図13Dを参照)
以上の製造方法により、支持基板5を採用したCSP型の電気素子が完成する。この製造方法は、支持基板としてフレキシブルシートを採用しても同様である。
【0015】
一方、セラミック基板を採用した製造方法を図14のフローに示す。支持基板であるセラミック基板を用意した後、スルーホールを形成し、その後、導電ペーストを使い、表と裏の電極を印刷し、焼結している。その後、前製造方法の樹脂層を被覆するまでは図13の製造方法と同じであるが、セラミック基板は、非常にもろく、フレキシブルシートやガラスエポキシ基板と異なり、直ぐに欠けてしまうため金型を用いたモールドができない問題がある。そのため、封止樹脂をポッティングし、硬化した後、封止樹脂を平らにする研磨を施し、最後にダイシング装置を使って個別分離している。
【0016】
【発明が解決しようとする課題】
図12に於いて、トランジスタチップT、接続手段7〜12および樹脂層13は、外部との電気的接続、トランジスタの保護をする上で、必要な構成要素であるが、これだけの構成要素で小型化、薄型化、軽量化を実現する回路素子を提供するのは難しかった。
【0017】
また、支持基板となるガラスエポキシ基板5は、前述したように本来不要なものである。しかし製造方法上、電極を貼り合わせるため、支持基板として採用しており、このガラスエポキシ基板5を無くすことができなかった。
【0018】
そのため、このガラスエポキシ基板5を採用することによって、コストが上昇し、更にはガラスエポキシ基板5が厚いために、回路素子として厚くなり、小型化、薄型化、軽量化に限界があった。
【0019】
更に、ガラスエポキシ基板やセラミック基板では必ず両面の電極を接続するスルーホール形成工程が不可欠であり、製造工程も長くなる問題もあった。
【0020】
【課題を解決するための手段】
本発明は、前述した多くの課題に鑑みて成され、導電箔を用意し、少なくとも回路素子の搭載部を多数個形成する導電パターンを除く領域の前記導電箔に前記導電箔の厚みよりも浅い分離溝を形成して導電パターンを形成する工程と、前記分離溝表面を化学的に研磨してその表面を粗面化する工程と、所望の前記導電パターンの前記各搭載部に回路素子を固着する工程と、前記各搭載部の回路素子の電極と所望の前記導電パターンとを電気的に接続する接続手段を形成する工程と、各搭載部の前記回路素子を一括して被覆し、前記分離溝に充填されるように絶縁性樹脂で共通モールドする工程と、前記分離溝を設けていない厚み部分の前記導電箔を除去する工程と、前記絶縁性樹脂を各搭載部毎にダイシングにより分離する工程とを具備することを特徴とする。
【0021】
本発明では、導電パターンを形成する導電箔がスタートの材料であり、絶縁性樹脂がモールドされるまでは導電箔が支持機能を有し、モールド後は絶縁性樹脂が支持機能を有することで支持基板を不要にでき、従来の課題を解決することができる。
【0022】
また本発明では、分離溝表面を化学的に研磨してその表面を粗面化するので、絶縁性樹脂にアンカー効果を持たせてブロック毎に処理でき、多数個の回路装置を量産でき、従来の課題を解決することができる。
【0023】
【発明の実施の形態】
まず本発明の回路装置の製造方法について図1を参照しながら説明する。
【0024】
本発明は、導電箔を用意し、少なくとも回路素子の搭載部を多数個形成する導電パターンを除く領域の前記導電箔に前記導電箔の厚みよりも浅い分離溝を形成して導電パターンを形成する工程と、前記分離溝表面を化学的に研磨してその表面を粗面化する工程と、所望の前記導電パターンの前記各搭載部に回路素子を固着する工程と、前記各搭載部の回路素子の電極と所望の前記導電パターンとを電気的に接続する接続手段を形成する工程と、各搭載部の前記回路素子を一括して被覆し、前記分離溝に充填されるように絶縁性樹脂で共通モールドする工程と、前記分離溝を設けていない厚み部分の前記導電箔を除去する工程と、前記絶縁性樹脂を各搭載部毎にダイシングにより分離する工程から構成されている。
【0025】
図1に示すフローは上述した工程とは一致していないが、Cu箔、Agメッキ、ハーフエッチングの3つのフローで導電パターンの形成が行われる。化学的研磨のフローで分離溝表面を化学的に研磨される。ダイボンドおよびワイヤーボンディングの2つのフローで各搭載部への回路素子の固着と回路素子の電極と導電パターンの接続が行われる。トランスファーモールドのフローでは絶縁性樹脂による共通モールドが行われる。裏面Cu箔除去のフローでは分離溝のない厚み部分の導電箔のエッチングが行われる。裏面処理のフローでは裏面に露出した導電パターンの電極処理が行われる。測定のフローでは各搭載部に組み込まれた回路素子の良品判別や特性ランク分けが行われる。ダイシングのフローでは絶縁性樹脂からダイシングで個別の回路素子への分離が行われる。
【0026】
以下に、本発明の各工程を図2〜図10を参照して説明する。
【0027】
本発明の第1の工程は、図2から図4に示すように、導電箔60を用意し、少なくとも回路素子52の搭載部を多数個形成する導電パターン51を除く領域の導電箔60に導電箔60の厚みよりも浅い分離溝61を形成して導電パターン51を形成することにある。
【0028】
本工程では、まず図2Aの如く、シート状の導電箔60を用意する。この導電箔60は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Cuを主材料とした導電箔、Alを主材料とした導電箔またはFe−Ni等の合金から成る導電箔等が採用される。
【0029】
導電箔の厚さは、後のエッチングを考慮すると10μm〜300μm程度が好ましく、ここでは70μm(2オンス)の銅箔を採用した。しかし300μm以上でも10μm以下でも基本的には良い。後述するように、導電箔60の厚みよりも浅い分離溝61が形成できればよい。
【0030】
尚、シート状の導電箔60は、所定の幅、例えば45mmでロール状に巻かれて用意され、これが後述する各工程に搬送されても良いし、所定の大きさにカットされた短冊状の導電箔60が用意され、後述する各工程に搬送されても良い。
【0031】
具体的には、図2Bに示す如く、短冊状の導電箔60に多数の搭載部が形成されるブロック62が4〜5個離間して並べられる。各ブロック62間にはスリット63が設けられ、モールド工程等での加熱処理で発生する導電箔60の応力を吸収する。また導電箔60の上下周端にはインデックス孔64が一定の間隔で設けられ、各工程での位置決めに用いられる。
【0032】
続いて、導電パターンを形成する。
【0033】
まず、図3に示す如く、Cu箔60の上に、ホトレジスト(耐エッチングマスク)PRを形成し、導電パターン51となる領域を除いた導電箔60が露出するようにホトレジストPRをパターニングする。そして、図4Aに示す如く、ホトレジストPRを介して導電箔60を選択的にエッチングする。
【0034】
エッチングにより形成された分離溝61の深さは、例えば50μmであり、その側面は、粗面となるため絶縁性樹脂50との接着性が向上される。
【0035】
またこの分離溝61の側壁は、模式的にストレートで図示しているが、除去方法により異なる構造となる。この除去工程は、ウェットエッチング、ドライエッチング、レーザによる蒸発、ダイシングが採用できる。ウェットエッチングの場合、エッチャントは、塩化第二鉄または塩化第二銅が主に採用され、前記導電箔は、このエッチャントの中にディッピングされるか、このエッチャントでシャワーリングされる。ここでウェットエッチングは、一般に非異方性にエッチングされるため、側面は湾曲構造になる。
【0036】
またドライエッチングの場合は、異方性、非異方性でエッチングが可能である。現在では、Cuを反応性イオンエッチングで取り除くことは不可能といわれているが、スパッタリングで除去できる。またスパッタリングの条件によって異方性、非異方性でエッチングできる。
【0037】
またレーザでは、直接レーザ光を当てて分離溝61を形成でき、この場合は、どちらかといえば分離溝61の側面はストレートに形成される。
【0038】
なお、図3に於いて、ホトレジストの代わりにエッチング液に対して耐食性のある導電被膜(図示せず)を選択的に被覆しても良い。導電路と成る部分に選択的に被着すれば、この導電被膜がエッチング保護膜となり、レジストを採用することなく分離溝をエッチングできる。この導電被膜として考えられる材料は、Ag、Ni、Au、PtまたはPd等である。しかもこれら耐食性の導電被膜は、ダイパッド、ボンディングパッドとしてそのまま活用できる特徴を有する。
【0039】
例えばAg被膜は、Auと接着するし、ロウ材とも接着する。よってチップ裏面にAu被膜が被覆されていれば、そのまま導電路51上のAg被膜にチップを熱圧着でき、また半田等のロウ材を介してチップを固着できる。またAgの導電被膜にはAu細線が接着できるため、ワイヤーボンディングも可能となる。従ってこれらの導電被膜をそのままダイパッド、ボンディングパッドとして活用できるメリットを有する。
【0040】
図4Bに具体的な導電パターン51を示す。本図は図2Bで示したブロック62の1個を拡大したもの対応する。黒く塗られた部分の1個が1つの搭載部65であり、導電パターン51を構成し、1つのブロック62には5行10列のマトリックス状に多数の搭載部65が配列され、各搭載部65毎に同一の導電パターン51が設けられている。各ブロックの周辺には枠状のパターン66が設けられ、それと少し離間しその内側にダイシング時の位置合わせマーク67が設けられている。枠状のパターン66はモールド金型との嵌合に使用し、また導電箔60の裏面エッチング後には絶縁性樹脂50の補強をする働きを有する。
【0041】
本発明の第2の工程は、図5に示す如く、分離溝61表面を化学的に研磨してその表面を粗面化することにある。
【0042】
本工程では、分離溝61を形成後に硫酸―過酸化水素を主成分とする処理液を用いると分離溝61の壁面を粗面化できる。この処理液としては、メック(株)製CB−801を用い、このエッチング液に数分間浸漬して表面に1〜2μm程度の凹凸のある活性な表面を形成する。これにより分離溝61の壁面の面積が増加し、この後の工程でモールドする絶縁性樹脂50との結合を強くでき、大きなアンカー効果が得られる。
【0043】
また、本工程では、有機酸系のエッチング処理液を用いて分離溝61の壁面を化学研磨して粗面化する方法もある。有機酸系のエッチング液としては、メック(株)製CZ−8100を用い、このエッチング液に数分間浸漬して表面に1〜2μm程度の凹凸を形成する。これにより上述した硫酸―過酸化水素系のエッチング液に比べて更に大きなアンカー効果が得られる。ただし、導電パターン51表面に悪影響のでない範囲での処理液の選択が必要である。
【0044】
更に上述した方法以外に黒化処理した後にプラズマエッチングする方法も採用できる。
【0045】
本発明の第3の工程は、図6に示す如く、所望の導電パターン51の各搭載部65に回路素子52を固着し、各搭載部65の回路素子52の電極と所望の導電パターン51とを電気的に接続する接続手段を形成することにある。
【0046】
回路素子52としては、トランジスタ、ダイオード、ICチップ等の半導体素子、チップコンデンサ、チップ抵抗等の受動素子である。また厚みが厚くはなるが、CSP、BGA等のフェイスダウンの半導体素子も実装できる。
【0047】
ここでは、ベアのトランジスタチップ52Aが導電パターン51Aにダイボンディングされ、エミッタ電極と導電パターン51B、ベース電極と導電パターン51Bが、熱圧着によるボールボンディングあるいは超音波によるウェッヂボンディング等で固着された金属細線55Aを介して接続される。また52Bは、チップコンデンサまたは受動素子であり、半田等のロウ材または導電ペースト55Bで固着される。
【0048】
本工程では、各ブロック62に多数の導電パターン51が集積されているので、回路素子52の固着およびワイヤーボンディングが極めて効率的に行える利点がある。
【0049】
本発明の第4の工程は、図7に示す如く、各搭載部63の回路素子52を一括して被覆し、分離溝61に充填されるように絶縁性樹脂50で共通モールドすることにある。
【0050】
本工程では、図7Aに示すように、絶縁性樹脂50は回路素子52A、52Bおよび複数の導電パターン51A、51B、51Cを完全に被覆し、導電パターン51間の分離溝61には絶縁性樹脂50が充填され、導電パターン51A、51B、51Cの側面の粗面と結合して強固なアンカー効果が得られる。そして絶縁性樹脂50により導電パターン51が支持されている。
【0051】
また本工程では、トランスファーモールド、インジェクションモールド、またはディッピングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
【0052】
更に、本工程でトランスファーモールドあるいはインジェクションモールドする際に、図7Bに示すように各ブロック62は1つの共通のモールド金型に搭載部63を納め、各ブロック毎に1つの絶縁性樹脂50で共通にモールドを行う。このために従来のトランスファーモールド等の様に各搭載部を個別にモールドする方法に比べて、大幅な樹脂量の削減が図れる。
【0053】
導電箔60表面に被覆された絶縁性樹脂50の厚さは、回路素子52の金属細線55Aの最頂部から約100μm程度が被覆されるように調整されている。この厚みは、強度を考慮して厚くすることも、薄くすることも可能である。
【0054】
本工程の特徴は、絶縁性樹脂50を被覆するまでは、導電パターン51となる導電箔60が支持基板となることである。従来では、図13の様に、本来必要としない支持基板5を採用して導電路7〜11を形成しているが、本発明では、支持基板となる導電箔60は、電極材料として必要な材料である。そのため、構成材料を極力省いて作業できるメリットを有し、コストの低下も実現できる。
【0055】
また分離溝61は、導電箔の厚みよりも浅く形成されているため、導電箔60が導電パターン51として個々に分離されていない。従ってシート状の導電箔60として一体で取り扱え、絶縁性樹脂50をモールドする際、金型への搬送、金型への実装の作業が非常に楽になる特徴を有する。
【0056】
本発明の第5の工程は、図7に示す如く、分離溝61を設けていない厚み部分の導電箔60を除去することにある。
【0057】
本工程は、導電箔60の裏面を化学的および/または物理的に除き、導電パターン51として分離するものである。この工程は、研磨、研削、エッチング、レーザの金属蒸発等により施される。
【0058】
実験では研磨装置または研削装置により全面を30μm程度削り、分離溝61から絶縁性樹脂50を露出させている。この露出される面を図7では点線で示している。その結果、約40μmの厚さの導電パターン51となって分離される。また絶縁性樹脂50が露出する手前まで、導電箔60を全面ウェトエッチングし、その後、研磨または研削装置により全面を削り、絶縁性樹脂50を露出させても良い。更に、導電箔60を点線の位置まで全面ウェトエッチングし、絶縁性樹脂50を露出させても良い。
【0059】
この結果、絶縁性樹脂50に導電パターン51の裏面が露出する構造となる。すなわち、分離溝61に充填された絶縁性樹脂50の表面と導電パターン51の表面は、実質的に一致している構造となっている。従って、本発明の回路装置53は図12に示した従来の裏面電極10、11のように段差が設けられないため、マウント時に半田等の表面張力でそのまま水平に移動してセルフアラインできる特徴を有する。
【0060】
更に、導電パターン51の裏面処理を行い、図8に示す最終構造を得る。すなわち、必要によって露出した導電パターン51に半田等の導電材を被着し、回路装置として完成する。
【0061】
本発明の第6の工程は、図9に示す如く、絶縁性樹脂50で一括してモールドされた各搭載部63の回路素子52の特性の測定を行うことにある。
【0062】
前工程で導電箔60の裏面エッチングをした後に、導電箔60から各ブロック62が切り離される。このブロック62は絶縁性樹脂50で導電箔60の残余部と連結されているので、切断金型を用いず機械的に導電箔60の残余部から剥がすことで達成できる。
【0063】
各ブロック62の裏面には図9に示すように導電パターン51の裏面が露出されており、各搭載部65が導電パターン51形成時と全く同一にマトリックス状に配列されている。この導電パターン51の絶縁性樹脂50から露出した裏面電極56にプローブ68を当てて、各搭載部65の回路素子52の特性パラメータ等を個別に測定して良不良の判定を行い、不良品には磁気インク等でマーキングを行う。
【0064】
本工程では、各搭載部65の回路装置53は絶縁性樹脂50でブロック62毎に一体で支持されているので、個別にバラバラに分離されていない。従って、テスターの載置台に置かれたブロック62は搭載部65のサイズ分だけ矢印のように縦方向および横方向にピッチ送りをすることで、極めて早く大量にブロック62の各搭載部65の回路装置53の測定を行える。すなわち、従来必要であった回路装置の表裏の判別、電極の位置の認識等が不要にできるので、測定時間の大幅な短縮を図れる。
【0065】
本発明の第7の工程は、図10に示す如く、絶縁性樹脂50を各搭載部65毎にダイシングにより分離することにある。
【0066】
本工程では、ブロック62をダイシング装置の載置台に真空で吸着させ、ダイシングブレード69で各搭載部65間のダイシングライン70に沿って分離溝61の絶縁性樹脂50をダイシングし、個別の回路装置53に分離する。
【0067】
本工程で、ダイシングブレード69はほぼ絶縁性樹脂50を切断する切削深さで行い、ダイシング装置からブロック62を取り出した後にローラでチョコレートブレークするとよい。ダイシング時は予め前述した第1の工程で設けた各ブロックの周辺の枠状のパターン66と一体の相対向する位置合わせマーク67を認識して、これを基準としてダイシングを行う。周知ではあるが、ダイシングは縦方向にすべてのダイシングライン70をダイシングをした後、載置台を90度回転させて横方向のダイシングライン70に従ってダイシングを行う。
【0068】
【発明の効果】
本発明では、導電パターンの材料となる導電箔自体を支持基板として機能させ、分離溝の形成時あるいは回路素子の実装、絶縁性樹脂の被着時までは導電箔で全体を支持し、また導電箔を各導電パターンとして分離する時は、絶縁性樹脂を支持基板にして機能させている。従って、回路素子、導電箔、絶縁性樹脂の必要最小限で製造できる。従来例で説明した如く、本来回路装置を構成する上で支持基板が要らなくなり、コスト的にも安価にできる。また支持基板が不要であること、導電パターンが絶縁性樹脂に埋め込まれていること、更には絶縁性樹脂と導電箔の厚みの調整が可能であることにより、非常に薄い回路装置が形成できるメリットもある。
【0069】
また、本発明では分離溝は約50μmと浅くてもその表面を化学的研磨で粗面化することで、絶縁性樹脂と各導電パターンの結合が強くなり、非常に薄い回路装置であるにも拘わらず絶縁性樹脂に依る回路素子の封止が良好である。
【0070】
次に、本発明では絶縁性樹脂のモールド工程でブロック毎の共通モールドを行うことにより大幅な樹脂量の削減が図れる
更に、ダイシング工程では位置合わせマークを用いてダイシングラインの認識が早く確実に行われる利点を有する。更にダイシングは絶縁性樹脂層のみの切断でよく、導電箔を切断しないことによりダイシングブレードの寿命も長くでき、導電箔を切断する場合に発生する金属バリの発生もない。
【0071】
また図13から明白なように、スルーホールの形成工程、導体の印刷工程(セラミック基板の場合)等を省略できるので、従来より従来より製造工程を大幅に短縮でき、全行程を内作できる利点を有する。またフレーム金型も一切不要であり、極めて短納期となる製造方法である。
【図面の簡単な説明】
【図1】本発明の製造フローを説明する図である。
【図2】本発明の回路装置の製造方法を説明する図である。
【図3】本発明の回路装置の製造方法を説明する図である。
【図4】本発明の回路装置の製造方法を説明する図である。
【図5】本発明の回路装置の製造方法を説明する図である。
【図6】本発明の回路装置の製造方法を説明する図である。
【図7】本発明の回路装置の製造方法を説明する図である。
【図8】本発明の回路装置の製造方法を説明する図である。
【図9】本発明の回路装置の製造方法を説明する図である。
【図10】本発明の回路装置の製造方法を説明する図である。
【図11】従来の回路装置の実装構造を説明する図である。
【図12】従来の回路装置を説明する図である。
【図13】従来の回路装置の製造方法を説明する図である。
【図14】従来の回路装置の製造方法を説明する図である。
【符号の説明】
50 絶縁性樹脂
51 導電パターン
52 回路素子
53 回路装置
61 分離溝
62 ブロック
Claims (16)
- 導電箔を用意し、少なくとも回路素子の搭載部を多数個形成する導電パターンを除く領域の前記導電箔に前記導電箔の厚みよりも浅い分離溝を形成して導電パターンを形成する工程と、
前記分離溝壁面を化学的に研磨してその壁面を1〜2μmの活性な凹凸を有する表面に粗面化する工程と、
所望の前記導電パターンの前記各搭載部に回路素子を固着する工程と、
各搭載部の前記回路素子を一括して被覆し、前記分離溝に充填されるように絶縁性樹脂で共通モールドして前記分離溝壁面と前記絶縁性樹脂にアンカー効果を持たせる工程と、
前記分離溝を設けていない厚み部分の前記導電箔を除去して、前記絶縁性樹脂で前記導電パターンおよび前記回路素子を一体に支持する工程と、
前記絶縁性樹脂を各搭載部毎にダイシングにより分離する工程とを具備することを特徴とする回路装置の製造方法。 - 導電箔を用意し、少なくとも回路素子の搭載部を多数個形成する導電パターンを除く領域の前記導電箔に前記導電箔の厚みよりも浅い分離溝を形成して導電パターンを形成して用意する工程と、
前記分離溝壁面を化学的に研磨してその壁面を1〜2μmの活性な凹凸を有する表面に粗面化する工程と、
所望の前記導電パターンの前記各搭載部に回路素子を固着する工程と、
前記各搭載部の回路素子の電極と所望の前記導電パターンとを電気的に接続する接続手段を形成する工程と、
各搭載部の前記回路素子を一括して被覆し、前記分離溝に充填されるように絶縁性樹脂で共通モールドして前記分離溝壁面と前記絶縁性樹脂にアンカー効果を持たせる工程と、
前記分離溝を設けていない厚み部分の前記導電箔を除去して、前記絶縁性樹脂で前記導電パターンおよび前記回路素子を一体に支持する工程と、
前記絶縁性樹脂を各搭載部毎にダイシングにより分離する工程とを具備することを特徴とする回路装置の製造方法。 - 前記導電箔は銅、アルミニウム、鉄−ニッケルのいずれかで構成されることを特徴とする請求項1または請求項2に記載された回路装置の製造方法。
- 前記導電箔の表面を導電皮膜で少なくとも部分的に被覆することを特徴とする請求項1または請求項2に記載された回路装置の製造方法。
- 前記導電被膜はニッケル、金あるいは銀メッキ形成されることを特徴とする請求項4に記載された回路装置の製造方法。
- 前記導電箔に選択的に形成される前記分離溝は化学的あるいは物理的エッチングにより形成されることを特徴とする請求項1または請求項2に記載された回路装置の製造方法。
- 前記化学的研磨を有機酸を主成分とする処理液で行うことを特徴とする請求項1または請求項2に記載された回路装置の製造方法。
- 前記化学的研磨を硫酸および過酸化水素水を主成分とする処理液で行うことを特徴とする請求項1または請求項2に記載された回路装置の製造方法。
- 前記回路素子は半導体ベアチップ、チップ回路部品のいずれかあるいは両方を固着されることを特徴とする請求項1または請求項2に記載された回路装置の製造方法。
- 前記接続手段はワイヤーボンディングで形成されることを特徴とする請求項2に記載された回路装置の製造方法。
- 前記絶縁性樹脂はトランスファーモールドで付着されることを特徴とする請求項1または請求項2に記載された回路装置の製造方法。
- 前記導電箔には少なくとも回路素子の搭載部を多数個形成する導電パターンをマトリックス状に配列したブロックを複数個並べたことを特徴とする請求項1または請求項2に記載された回路装置の製造方法。
- 前記絶縁性樹脂は前記ブロック毎にトランスファーモールドで付着されることを特徴とする請求項12に記載された回路装置の製造方法。
- 前記絶縁性樹脂でモールドされた前記各ブロック毎に各搭載部にダイシングにより分離することを特徴とする請求項12に記載された回路装置の製造方法。
- 前記導電パターンと一緒に形成した合わせマークを用いてダイシングを行うことを特徴とする請求項14に記載された回路装置の製造方法。
- 前記導電パターンと一緒に形成した対向する合わせマークを用いてダイシングを行うことを特徴とする請求項14に記載された回路装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001083568A JP3963655B2 (ja) | 2001-03-22 | 2001-03-22 | 回路装置の製造方法 |
KR1020010056090A KR20020075188A (ko) | 2001-03-22 | 2001-09-12 | 회로 장치의 제조 방법 |
CNB011393106A CN1241259C (zh) | 2001-03-22 | 2001-10-30 | 电路装置的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001083568A JP3963655B2 (ja) | 2001-03-22 | 2001-03-22 | 回路装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002280488A JP2002280488A (ja) | 2002-09-27 |
JP3963655B2 true JP3963655B2 (ja) | 2007-08-22 |
Family
ID=18939366
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001083568A Expired - Fee Related JP3963655B2 (ja) | 2001-03-22 | 2001-03-22 | 回路装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP3963655B2 (ja) |
KR (1) | KR20020075188A (ja) |
CN (1) | CN1241259C (ja) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004186460A (ja) * | 2002-12-04 | 2004-07-02 | Sanyo Electric Co Ltd | 回路装置の製造方法 |
JP2004207277A (ja) * | 2002-12-20 | 2004-07-22 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
JP4446772B2 (ja) | 2004-03-24 | 2010-04-07 | 三洋電機株式会社 | 回路装置およびその製造方法 |
JP4857594B2 (ja) * | 2005-04-26 | 2012-01-18 | 大日本印刷株式会社 | 回路部材、及び回路部材の製造方法 |
TW200721216A (en) * | 2005-09-22 | 2007-06-01 | Murata Manufacturing Co | Packaging method of electronic component module, method for manufacturing electronic apparatus using it, and electronic component module |
JP4503039B2 (ja) | 2006-04-27 | 2010-07-14 | 三洋電機株式会社 | 回路装置 |
JP5091600B2 (ja) | 2006-09-29 | 2012-12-05 | 三洋電機株式会社 | 半導体モジュール、半導体モジュールの製造方法および携帯機器 |
JP2008187045A (ja) * | 2007-01-30 | 2008-08-14 | Matsushita Electric Ind Co Ltd | 半導体装置用リードフレームとその製造方法、半導体装置 |
JP5550102B2 (ja) * | 2008-01-17 | 2014-07-16 | 株式会社村田製作所 | 電子部品 |
KR20100103015A (ko) * | 2009-03-12 | 2010-09-27 | 엘지이노텍 주식회사 | 리드 프레임 및 그 제조방법 |
CN102170748B (zh) * | 2010-02-26 | 2013-03-27 | 佳必琪国际股份有限公司 | 贴合式软性电路板、其制作方法及具有该电路板的条灯 |
JP5678980B2 (ja) * | 2013-03-18 | 2015-03-04 | 大日本印刷株式会社 | 回路部材の製造方法 |
JP6362111B2 (ja) * | 2014-12-01 | 2018-07-25 | 大口マテリアル株式会社 | リードフレームの製造方法 |
JP6537136B2 (ja) * | 2015-06-16 | 2019-07-03 | 大口マテリアル株式会社 | Ledパッケージ及び多列型led用リードフレーム、並びにそれらの製造方法 |
JP6525259B2 (ja) * | 2015-06-22 | 2019-06-05 | 大口マテリアル株式会社 | Ledパッケージ及び多列型led用リードフレーム、並びにそれらの製造方法 |
JP6191664B2 (ja) * | 2015-08-21 | 2017-09-06 | 大日本印刷株式会社 | 半導体装置の多面付け体および半導体装置 |
JP6593841B2 (ja) * | 2016-03-16 | 2019-10-23 | 大口マテリアル株式会社 | Ledパッケージ並びに多列型led用リードフレーム及びその製造方法 |
JP6593842B2 (ja) * | 2016-03-16 | 2019-10-23 | 大口マテリアル株式会社 | Ledパッケージ並びに多列型led用リードフレーム及びその製造方法 |
JP6269887B2 (ja) * | 2017-06-29 | 2018-01-31 | 大日本印刷株式会社 | 半導体装置の製造方法、およびリードフレームの製造方法 |
JP7068640B2 (ja) * | 2017-08-01 | 2022-05-17 | 大日本印刷株式会社 | リードフレームおよび半導体装置の製造方法 |
JP7249533B2 (ja) * | 2017-08-01 | 2023-03-31 | 大日本印刷株式会社 | リードフレームおよび半導体装置の製造方法 |
KR101999594B1 (ko) * | 2018-02-23 | 2019-10-01 | 해성디에스 주식회사 | 반도체 패키지 기판 제조방법, 이를 이용하여 제조된 반도체 패키지 기판, 반도체 패키지 제조방법 및 이를 이용하여 제조된 반도체 패키지 |
KR102119142B1 (ko) | 2019-10-01 | 2020-06-05 | 해성디에스 주식회사 | 웨이퍼 레벨 패키지의 캐리어를 리드 프레임으로 제작하는 방법 |
-
2001
- 2001-03-22 JP JP2001083568A patent/JP3963655B2/ja not_active Expired - Fee Related
- 2001-09-12 KR KR1020010056090A patent/KR20020075188A/ko active IP Right Grant
- 2001-10-30 CN CNB011393106A patent/CN1241259C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN1377219A (zh) | 2002-10-30 |
JP2002280488A (ja) | 2002-09-27 |
CN1241259C (zh) | 2006-02-08 |
KR20020075188A (ko) | 2002-10-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3609737B2 (ja) | 回路装置の製造方法 | |
JP3963655B2 (ja) | 回路装置の製造方法 | |
JP4618941B2 (ja) | 半導体装置 | |
US6909178B2 (en) | Semiconductor device and method of manufacturing the same | |
JP4761662B2 (ja) | 回路装置の製造方法 | |
JP3600131B2 (ja) | 回路装置の製造方法 | |
JP4679000B2 (ja) | 板状体 | |
JP2003037344A (ja) | 回路装置およびその製造方法 | |
JP4698080B2 (ja) | 回路装置の製造方法 | |
JP3600130B2 (ja) | 回路装置の製造方法 | |
JP3600137B2 (ja) | 回路装置の製造方法 | |
JP4342157B2 (ja) | 回路装置の製造方法 | |
JP3600135B2 (ja) | 回路装置の製造方法 | |
JP4803931B2 (ja) | 回路モジュール | |
JP4471559B2 (ja) | 回路装置の製造方法 | |
JP4393038B2 (ja) | 回路装置の製造方法 | |
JP4334187B2 (ja) | 回路装置の製造方法 | |
JP3600133B2 (ja) | 回路装置の製造方法 | |
JP3600136B2 (ja) | 回路装置の製造方法 | |
JP4748892B2 (ja) | 回路装置の製造方法 | |
JP3600132B2 (ja) | 回路装置の製造方法 | |
JP4708625B2 (ja) | ボンディング装置およびそれを用いた半導体装置の製造方法 | |
JP2003037345A (ja) | 回路装置およびその製造方法 | |
JP3643764B2 (ja) | 回路装置の製造方法 | |
JP3600134B2 (ja) | 回路装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050603 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060413 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060627 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060824 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061003 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061129 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070130 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070228 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070424 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070522 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110601 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120601 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130601 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130601 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |