JP4857594B2 - 回路部材、及び回路部材の製造方法 - Google Patents

回路部材、及び回路部材の製造方法 Download PDF

Info

Publication number
JP4857594B2
JP4857594B2 JP2005128259A JP2005128259A JP4857594B2 JP 4857594 B2 JP4857594 B2 JP 4857594B2 JP 2005128259 A JP2005128259 A JP 2005128259A JP 2005128259 A JP2005128259 A JP 2005128259A JP 4857594 B2 JP4857594 B2 JP 4857594B2
Authority
JP
Japan
Prior art keywords
frame material
plating layer
circuit member
manufacturing
die pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005128259A
Other languages
English (en)
Other versions
JP2006310397A (ja
Inventor
洋 島崎
啓之 齋藤
正親 増田
健司 松村
勝 福地
孝夫 池澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Priority to JP2005128259A priority Critical patent/JP4857594B2/ja
Priority to MYPI20061893A priority patent/MY142623A/en
Priority to PCT/JP2006/308721 priority patent/WO2006115267A1/ja
Priority to DE112006001048T priority patent/DE112006001048B4/de
Priority to CN200680013851A priority patent/CN100576525C/zh
Priority to SG2013074026A priority patent/SG194400A1/en
Priority to KR1020077026585A priority patent/KR100928474B1/ko
Priority to TW095114961A priority patent/TWI429045B/zh
Priority to US11/912,163 priority patent/US8742554B2/en
Priority to SG2014010920A priority patent/SG2014010920A/en
Priority to SG201002401-6A priority patent/SG161245A1/en
Publication of JP2006310397A publication Critical patent/JP2006310397A/ja
Priority to US12/878,137 priority patent/US8739401B2/en
Application granted granted Critical
Publication of JP4857594B2 publication Critical patent/JP4857594B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/85464—Palladium (Pd) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01088—Radium [Ra]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49121—Beam lead frame or beam lead device
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は、回路部材表面の積層構造や、回路部材の一つとしてのリードフレームの表面処理技術やその回路部材を用いた半導体装置に関し、さらに詳しくは、半導体パッケージのタイプに対応して、リードフレームと封止樹脂との密着強度を高める技術に関する。
半導体装置としては、リードフレームにＩＣチップ、ＬＳＩチップなどの半導体チップが搭載され、絶縁性樹脂で封止された構造をもつ半導体パッケージがある。このような半導体装置では、高集積化及び小型化が進むに従ってパッケージの構造が、ＳＯＪ（Small Outline J-Leaded Package）やＱＦＰ（Quad Flat Package）のような樹脂パッケージの側壁から外部リードが外側に突出したタイプを経て、外部リードが外側に突出せずに樹脂パッケージの裏面に外部リードが露出するように埋設された、ＱＦＮ（Quad Flat Non-leaded package）やＳＯＮ（Small Outline Noneleaded Package）などの薄型で実装面積の小さいタイプに進展している。
リードフレームとしては、絶縁性樹脂で封止されるフレーム素材の表面に粗面化処理が施され、この表面に順次、ニッケル（Ｎｉ）層、パラジウム（Ｐｄ）層がめっき法にて積層された構造のものが知られている（例えば、特許文献１参照。）。上述した粗面化処理の方法としては、リードフレームの素材表面を、有機酸系のエッチング液で化学研磨している。
他のリードフレームとしては、フレーム素材の表面を、表面側が粗面化されたＮｉめっき層で被覆したものが知られている（例えば、特許文献２参照。）。このような粗面化されたＮｉめっき層は、めっき法の条件を調整することにより形成することができる。
このように、リードフレームの全面にＮｉめっき層を形成し、その上にＰｄめっきやＡｕめっきを施すことは、製造工程の簡素化、及び環境対応のはんだ工程のＰｂフリー化の目的のために広く行われている。
また、絶縁性樹脂と密着させる回路部材としては、リードフレームの他に、車両の供給電源を車載用補器へ分配する電気接続箱に用いられるコネクタの導電板やバスバーなどがある。
特開平１１−４０７２０号公報（第４頁、図１） 特開２００４−３４９４９７号公報（第７頁、図３）
しかしながら、上述した特許文献１に記載された有機酸系のエッチング液は、めっき法で形成した銅の表面に対しては有効であるものの、リードフレームの素材である圧延銅板の表面の粗面化に対してはあまり有効でないという問題点がある。因みに、このような有機酸系のエッチング液で圧延銅素材の表面を処理した場合、表面粗度は上がるものの、表面プロファイルが針状にならない。このため、有機酸系のエッチング液で粗面化処理を行ったリードフレームでは、パッケージを構成する絶縁性樹脂との密着性に対しては大きな効果が得られないものであった。加えて、有機酸系のエッチング液を用いた粗面化では、表面粗度（Ｒａ）を０．１５μｍとするのに、銅表面から深さ３μｍに至るまでエッチングしなければならず、それ以上の表面粗度を得るにはさらに深くエッチングする必要がある。したがって、この処理方法では、エッチングに時間を要するため実際のリードフレームの生産には適さないものであった。
上述した特許文献２に記載されためっき法で粗面化されたＮｉめっき層を形成する方法では、表面粗度を大きくするにはＮｉめっき層を厚くする必要があり、１μｍ以上でないと安定した効果が得られない。最近はめっき層を薄くする傾向があり、Ｎｉめっき層の厚みとして０．５μｍ程度が要望されている。
ところで、上述したＱＦＮやＳＯＮなどのような薄型で実装面積の小さいタイプの半導体装置に用いられるリードフレームでは、外部リードの下面が樹脂パッケージの下面に露出しているため、外部リードと絶縁性樹脂とが接触する面積が小さい。このため、リードフレームと絶縁性樹脂との密着強度を更に高める必要がある。近年では、車載用途向けの半導体装置の需要が高まり、このような用途に用いた場合、振動や温度変化に晒されるため、リードフレームと封止樹脂との密着強度を従来以上に強化させることが必要になっている。
また、内部リードにおけるワイヤーボンディングを施す領域や、外部リードにおける実装基板（プリント配線基板）へ半田付けする領域などを考慮すると共に、パッケージのタイプに対応した機能を有するリードフレームが要望されている。
そこで、本発明の主たる目的は、封止樹脂との密着強度を高めることができるリードフレーム、及びその製造方法、並びに半導体装置を提供することにある。
また、本発明の他の目的は、ＱＦＮやＳＯＮなどのパッケージタイプに用いることのできるリードフレーム、及びその製造方法、並びに半導体装置を提供することにある。
さらに、本発明の他の目的は、絶縁性樹脂に対する密着強度を高めることができる回路部材の表面積層構造を提供することにある。
本発明の第１の特徴は、上面に半導体チップを搭載するダイパッド部と、この半導体チップに電気的に接続されるリード部とを備えたフレーム素材を圧延銅板もしくは圧延銅合金板をパターン加工して形成した回路部材であって、ダイパッド部及びリード部の上面及び側壁面に粗面が形成されると共に、ダイパッド部及びリード部の下面が平滑面とされ、樹脂封止用金型と接する部分が平滑面とされ、リード部の下面が露出するように封止樹脂に埋設されることを要旨とする。
なお、本発明においては、上述した粗面の表面粗度（Ｒａ）が、０．３μｍ以上であることが好ましい。また、上述した粗面は、過酸化水素と硫酸を主成分とするマイクロエッチング液で処理によって形成されていることが好ましい。ここで、マイクロエッチング液とは、金属の表面を僅かに溶かし、微細な凹凸からなる粗面を形成する表面処理剤を言う。
本発明の第２の特徴は、回路部材の製造方法であって、圧延銅板もしくは圧延銅合金板をパターン加工して、ダイパッド部とリード部とを有するフレーム素材を作製する工程と、フレーム素材の下面をマスク材で覆った状態で、フレーム素材の上面及び側壁面を、過酸化水素と硫酸を主成分とするマイクロエッチング液を用いて粗面化処理する工程と、マスク材を剥離した後、フレーム素材の表面にめっき層を積層する工程と、を備え、マイクロエッチング液を用いて粗面化する処理工程は、フレーム素材表面のうち樹脂封止用金型と接する部分をマスク材で覆った状態で、フレーム素材の表面を、過酸化水素と硫酸を主成分とするマイクロエッチング液を用いて粗面化処理する工程であることを要旨とする。
本発明の第３の特徴は回路部材の製造方法であって、圧延銅板もしくは圧延銅合金板をパターン加工して、ダイパッド部とリード部とを有するフレーム素材を作製する工程と、ダイパッド部の上面と、リード部におけるボンディングワイヤが接続される部分にめっき層を積層する工程と、めっき層を積層したフレーム素材の下面をマスク材で覆った状態で、フレーム素材を、過酸化水素と硫酸を主成分とするマイクロエッチング液を用いて粗面化処理する工程と、マスク材を剥離する工程と、を備え、マイクロエッチング液を用いて粗面化する処理工程は、フレーム素材表面のうち樹脂封止用金型と接する部分をマスク材で覆った状態で、フレーム素材の表面を、過酸化水素と硫酸を主成分とするマイクロエッチング液を用いて粗面化処理する工程であることを要旨とする。
ここで、ダイパット部とリード部のボンディングワイヤが接続される部分に積層されるめっき層としては、２〜１５μｍのＡｇめっき層、もしくはフレーム素材上にＮｉめっき層、Ｐｄめっき層を順次積層しためっき層である。
また、必要に応じ前記Ｐｄめっき層の上に厚さ０．００３〜０．０１μｍのＡｕめっき層もしくはシラン防錆層を有することを特徴とする。
本発明によれば、封止樹脂との密着強度が高く、リード部の裏面が封止樹脂から露出するタイプのパッケージに用いることのできるリードフレーム、及びその製造方法、並びに半導体装置を実現可能とする。
また、本発明によれば、絶縁性樹脂に対する密着強度を高めることができる回路部材の表面積層構造を見いだしたことにより、絶縁性樹脂と接合する各種の回路部材を用いた電子機器などの耐久性を高めることができる。
以下、本発明の実施の形態に係る回路部材、回路部材の製造方法、半導体装置、及び回路部材の表面積層構造の詳細を図面に基づいて説明する。本実施の形態では、回路部材としてリードフレームに本発明を適用して説明する。但し、図面は模式的なものであり、各材料層の厚みやその比率などは現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
〔第１の実施の形態〕
図１〜図９は、本発明の第１の実施の形態を示している。図１はリードフレームの平面図、図２〜図９は、図１のＡ−Ａ断面に着目したリードフレーム及び半導体装置の製造方法を示す工程図である。
（リードフレームの構成）
本実施の形態に係るリードフレーム１は、細長いリボン状の圧延銅板もしくは圧延銅合金板でなるフレーム素材２を、エッチングや金型打ち抜きなどにより、パターン形成して、複数の単位パターンが連続した状態で製造される。なお、図１はリードフレーム１における１単位パターンを示している。
図１に示すように、リードフレーム１の１単位パターンは、中央に形成された、半導体チップを搭載するための矩形状のダイパッド部３と、このダイパッド部３を取り囲むように形成されたリード部８と、ダイパッド部３をフレーム素材２に連結しているタイバー６と、リード部８を横方向に連結するタイバー７と、を備えている。このリード部８は、後述するように、封止樹脂１５の側壁から外側へ向けて突出しない程度の寸法に設定されている。なお、本実施の形態では、リード部８を横方向に連結するタイバー７を形成しているが、タイバー７を省略してリード部８がフレーム２の外枠部からダイパッド部３の周縁に向けて延在されるパターンに形成してもよい。
本実施の形態に係るリードフレーム１の上面（半導体チップを搭載する側の面）及び各パターンの側壁面は、図４及び図５に示すように、過酸化水素と硫酸を主成分とするマイクロエッチング液を用いて粗面化処理が施された粗面３Ａ，３Ｂ、８Ａ，８Ｂとなっている。これら粗面３Ａ，３Ｂ、８Ａ，８Ｂにおける表面粗度（Ｒａ）は、０．３μｍ以上に設定されており、表面プロファイルは針状に突出した凹凸面となっている。フレーム素材２の下面（半導体チップ搭載面の反対側の面）は平滑面に形成されている。
また、ダイパッド部３及びリード部８などを含むフレーム素材２の表面には、図６に示すように、めっき層１０が形成されている。なお、本実施の形態におけるめっき層１０は、図１０に示すように、フレーム素材２の表面に、順次、Ｎｉめっき層１７、Ｐｄめっき層１８が積層されてなる。そして、Ｎｉめっき層１７の厚さは０．５〜２μｍに設定され、Ｐｄめっき層１８の厚さは０．００５〜０．２μｍに設定されている。なお、Ｐｄめっき層１８は、ボンディングワイヤ及び半田ペーストとの接続性の良好な金属層であり、図７に示すようなボンディングワイヤ１３を接続するワイヤボンディングや、図示しない実装基板（プリント配線基板）への半田付けを確実に行うことができる。
このような構成のリードフレーム１では、粗面３Ａ，３Ｂ、８Ａ，８Ｂの表面粗度（Ｒａ）を０．３μｍ以上に設定し、めっき層１０を構成するＮｉめっき層１７及びＰｄめっき層１８の厚さ範囲を設定したことにより、粗面３Ａ，３Ｂ、８Ａ，８Ｂの表面プロファイルを崩すことなく針状の突起の表面をめっき層１０でコーティングした形状を保つことができる。このため、このリードフレーム１を樹脂封止したときに、めっき層１０を含めた微細突起が封止樹脂に食い込むアンカー効果を奏しているものと考えられる。
（リードフレームの製造方法）
次に、図２〜図６を用いて本実施の形態に係るリードフレームの製造方法について説明する。
まず、本実施の形態では、図２に示すように、ダイパッド部３やリード部８などの所定のパターン形成がされているフレーム素材２を用意する。このフレーム素材２（圧延銅合金板）の構成材料は、例えば、三菱電機メテックス製，低すず，Ｎｉ銅合金ＭＦ２０２を用いる。
次に、図３に示すように、フレーム素材２の下面（一方の主面）に、マスク材としての保護フィルム９をラミネートする。そして、フレーム素材２の保護フィルム９で覆われていない部分を、過酸化水素と硫酸とを主成分とするマイクロエッチング液に浸漬させて、約９０秒のマイクロエッチングを行って、図４に示すような粗面３Ａ，３Ｂ、８Ａ，８Ｂを形成する。これら粗面３Ａ，３Ｂ、８Ａ，８Ｂの表面プロファイルは、急峻な針状の凹凸となる。このような粗面化処理を行った結果、粗面３Ａ，３Ｂ、８Ａ，８Ｂのエッチング量が２μｍで、表面粗さ（Ｒａ）が０．３３μｍ、Ｓｒａｔｉｏが２．０８であった。なお、エッチング量とは、エッチングで掘り下げた平均の深さを表す。Ｓｒａｔｉｏは、凹凸面の表面積を、測定範囲の平面の面積で割った値である。
その後、図５に示すように、保護フィルム（マスク材）９を剥離し、図６に示すようなめっき層１０を形成する。なお、このめっき層１０は、上述したように、フレーム素材２の表面に、順次、Ｎｉめっき層１７、Ｐｄめっき層１８が積層されてなる。なお、めっき層１０の形成方法は、電解めっき法や無電解めっき法など周知の方法を用いることができる。ここで、Ｎｉめっき層１７の厚さが０．５〜２μｍ、Ｐｄめっき層１８の厚さが０．００５〜０．２μｍの範囲となるようにめっき層の成長を制御する。このようにして、リードフレームの製造が完了する。
本実施の形態に係るリードフレームの製造方法では、エッチング時間が短く生産性を高めることができる。また、めっき層１０の厚さが薄いため、高価なめっき液の消費を抑えることができる。
次に、図７〜図９を用いて半導体装置の製造方法及び半導体装置の構成について説明する。
図７に示すように、上述した製造方法で作製したリードフレーム１のダイパッド部３の上面に、半導体チップ１１をペースト剤１２を介して搭載する。その後、ワイヤボンディングを行って、リード部８の先端部と半導体チップ１１の対応する電極との間をボンディングワイヤ１３で接続する。次に、図８に示すように、リードフレーム１の下面に樹脂もれ防止用保護フィルム１４をラミネートした後、全体を例えばエポキシ樹脂でなる封止樹脂１５でモールドする。その後、所望の形状となるように、封止樹脂１５及びリードフレーム１を一括して切断（個片化）することにより、図９に示す半導体装置（半導体パッケージ）１６が完成する。
本実施の形態の半導体装置１６では、リード部８及びダイパッド部３の下面が封止樹脂１５の下面側で露出するようになっている。この露出したリード部８は、図示しない実装基板（プリント配線基板）側に半田付けにより接続される。
このような構成の半導体装置１６では、リードフレーム１のダイパッド部３及びリード部８の下面を除く表面が粗面化されているため、封止樹脂１５との密着強度が高く、振動や温度変化に対する耐久性を発揮することができる。
ここで、圧延銅合金板に本実施の形態の粗面化処理を行った場合と、有機酸系の処理を行った場合の比較を行った。
下表１は、本実施の形態のように過酸化水素と硫酸とを主成分とするマイクロエッチング液を用いて粗面化処理を施した例と、従来のように有機酸系（この例では商品名がＣＺ８１００を用いた）を用いた比較例におけるエッチング量、表面粗度（Ｒａ）、Ｓｒａｔｉｏ、エッチング時間を比較したものである。比較例においては、エッチング量が１μｍ，２μｍ，３μｍの場合を挙げている。
Figure 0004857594
上記表１より、有機酸系を用いた比較例では、０．１５μｍの粗さを得るのに、深さ３μｍにエッチングしなければならないことがわかる。このため、それ以上の粗さを得たい場合は、さらに深くエッチングする必要があり、このエッチングに時間を要するため、実際のリードフレームの生産には適さないことがわかる。これに対して、本実施の形態の粗面化処理を行うと、エッチング深さが２μｍで、比較例の２倍以上の粗さを得ることができる。本実施の形態では、過酸化水素と硫酸とを主成分とするマイクロエッチング液を用いて粗面化処理を施したことにより、細かい針状の凹凸を持った表面形状が得られる。この形状が、数値で表されるパラメータ以上にアンカー効果を奏するのに有効であると考えられる。
本実施の形態における封止樹脂と密着強度を測定するため、図１１に示すようなカップせん断強度を測定した。銅合金（ＭＦ２０２）の圧延銅合金板の上に、上記と同様のめっき層の形成、及び変色防止処理を施して密着強度試験片２０を作製した。この密着強度試験片２０をホットプレート上で２２０℃、６０秒間加熱した後、更にホットプレート上で２２０℃、６０秒間の加熱を行い、更にホットプレート上で２４０℃、８０秒間の加熱を行った。成型は、１２５ｋｇ／ｃｍの圧力下で１７５℃、１２０秒間の加熱を行った。その後、更に１７５℃、５時間の加熱を行ってエポキシ樹脂２１を硬化させた。
このように成型したエポキシ樹脂２１と密着強度試験片２０に、図１１に示す矢印方向に荷重をかけ、剥離したときの荷重を接着面の面積で割って単位面積当たりの荷重（ｋＮ／ｃｍ２）を求めた。
この結果、せん断強度の値として次の値が得られ、本実施の形態の粗面処理を行うことにより、封止樹脂との密着強度を高める効果が得られた。
（１）粗面化なしの場合、０．０４ｋＮ／ｃｍ２
（２）粗面化あり、防錆処理なしの場合、０．４２ｋＮ／ｃｍ２
（３）粗面化あり、シラン系防錆処理ありの場合、０．５４ｋＮ／ｃｍ２
〔第２の実施の形態〕
図１２及び図１３を用いて、本発明の第２の実施の形態を説明する。なお、本実施の形態において上述の第１の実施の形態と同一の部分には同一の符号を付して説明を省略する。
第２の実施の形態に係る回路部材は、リードフレーム表面のうち樹脂封止用金型と接する部分を平滑な面とし、その他の部分を粗面化したリードフレームで、封止樹脂成形時の樹脂バリの発生や、樹脂もれを防ぐ効果を有する。図１２（
ａ）は、図２と同様にパターン形成されたフレーム素材２の断面を示す。部分粗化の方法としては、図１２（ｂ）に示すように、図３で説明したフレーム素材２の下面に保護フィルムをラミネートする方法の代わりにフレーム素材２をゴムパッキン２７、２８を介して上下一対のエッチング用の冶具２９、３０で挟み、エッチング用冶具２９に付設されたノズル３１からマイクロエッチング液３２をフレーム素材２に所定時間噴射してマイクロエッチングして粗面を形成する。
このとき、ゴムパッキン２８はフレーム素材２の下面、ゴムパッキン２７はフレーム素材２の上面のうち樹脂封止用金型の接する部分を覆ってマスク材の役割を果たし、マイクロエッチングから保護してフレーム素材２の平滑な面が残る。
図１２（ｃ）は、エッチング後に、エッチング用の冶具からフレーム素材２を取り出した状態を示しており、下面２３及び上面のうちゴムパッキン２７で覆われた部分（樹脂封止用金型に接する部分）２４が平滑な面として残り、それ以外の表面は粗面３Ａ、３Ｂ、８Ａ、８Ｂとなっている。
次に、図１２（ｄ）に示すように、ダイパッド部３及びリード部８を含むフレーム素材２の表面に、上記第１の実施の形態と同様にめっき層１０を形成し、リードフレーム１Ａとして完成する。
図１３に上記リードフレーム１Ａを用いて半導体装置を製造する工程を示す。リードフレーム１Ａに、図１３（ａ）に示すように、ダイパッド部上面にペースト剤１２を介して半導体チップ１１を搭載した後、ワイヤボンディングを行ってリード部８と半導体チップ１１の対応する電極同士をボンディングワイヤ１３で接続する。
次に、図１３（ｂ）に示すように、樹脂封止用金型２５を用いて封止樹脂１５でモールドする。樹脂モールド後、リードフレームを樹脂封止用金型２５から取り出した状態を図１３（ｃ）に示す。この状態でリード部の不要な個所を所望の形状に切断し、半導体装置（半導体パッケージ）図１３（ｄ）が完成する。なお、本実施の形態では、個別モールドを例示しているため、一括モールド時のような個片化のためのダイサーカットの工程は無い。
図１３（ｂ）の封止樹脂による樹脂モールド時に、樹脂封止用金型２５と接する部分のリードフレーム１Ａの表面が粗面化されていると樹脂封止用金型２５とリードフレーム１Ａとの間に隙間が生じ、封止樹脂が入り込み樹脂バリとなったり、極端な場合は金型の外に封止樹脂が漏れることになる。本実施の形態では、粗面化された部分は上記第１の実施の形態と同じ効果を奏するとともに、前記のように樹脂封止用金型２５と接する部分のリードフレーム１Ａの表面を平滑な面としているので、樹脂封止用金型２５とリードフレーム１Ａとが密着し樹脂バリや樹脂漏れを防止する効果がある。
〔第３の実施の形態〕
図１５及び図１６を用いて本発明の第３の実施の形態に係る回路部材について説明する。なお、本実施の形態において上述した第１の実施の形態と同一の部分には同一の符号を付して説明を省略する。
本実施の形態では、図１５（ａ）に示すように、エッチングや金型打ち抜きによりダイパッド部３やリード部８などのリードフレームの所定のパターンが形成された圧延銅合金からなるフレーム素材２を用意する。
次に、図１５（ｂ）に示すように、フレーム素材２のダイパッド上面の半導体チップを搭載する部分及びリード上面のボンディングワイヤを接続する部分に貴金属めっき層１０Ｂを形成するとともに、図１５（ｃ）に示すように、フレーム素材２の下面に保護フィルム（マスク材）９をラミネートする。
次に、フレーム素材２の表面にマイクロエッチング液を噴射もしくはフレーム素材２をマイクロエッチング液に浸漬して所定時間（約９０秒）のマイクロエッチングを行って、図１５（ｄ）に示すような３Ａ、３Ｂ、８Ａ、８Ｂの粗面を形成する。ここで、フレーム素材２の表面のうち貴金属めっき層１０Ｂが施された部分と保護フィルム９がラミネートされた部分はマイクロエッチングから保護されておりフレーム素材２表面の平滑面が残る。図１５（ｅ）は、保護フィルム９を剥離し完成したリードフレーム１の断面を示す図であり、下面２３と貴金属めっき層１０Ｂは平滑な面が保存されており、それ以外の表面は粗面３Ａ、３Ｂ、８Ａ、８Ｂが形成されている。
ここで、前記の貴金属めっき層１０Ｂとしては、Ａｇめっき層、もしくはフレーム素材２表面に順次Ｎｉめっき層、Ｐｄめっき層が積層されてなるめっき層である。
図１６は、図１５の工程で製造された本発明のリードフレームを用いてＱＦＮ（Quad Flat Non-leaded package）を製造する工程を示している。図１６（ａ）は、図１５（ｅ）に対応した単位パターンが多面付けされたリードフレームの断面図を示している。
次に、図１６（ｂ）に示すように、リードフレーム下面には必要に応じて樹脂バリ防止用フィルムを貼り、ダイパッド上面にペースト剤１２を介して半導体チップ１１を搭載した後、ワイヤボンディングを行ってリード部８のめっき層１０Ｂと半導体チップ１１の対応する電極同士をボンディングワイヤ１３で接続する。
その後、図１６（ｃ）のように樹脂封止用金型（一括モールド用金型）２５を用いて封止樹脂１５で一括モールド（樹脂封止）する。
次に、実装時のはんだ接続性を向上させるため、図１６（ｄ）に示すように封止樹脂から露出したリード部及びダイパッド部にはんだめっき層２２を施した後、個片化の切断位置２６で一括モールドされたリードフレームをダイサーカットして図１６（ｅ）に示すように各半導体装置が完成する。
この第３の実施の形態においても、前述の第１の実施の形態と同様の効果を得ることができる。なお、本実施の形態では、半導体チップ搭載面やワイヤボンディング面のみにめっき層を施し、又、はんだ付けを行うリード部８の下面ははんだめっきを施しているため、高価な貴金属めっき液を節約でき、製品コストを低く抑えることができるとともに、ワイヤボンディング性や半導体チップ１１のマウント性を高めることができる。
〔回路部材の表面積層構造〕
次に、本発明に係る回路部材の表面積層構造を、図１０を用いて説明する。圧延銅板もしくは圧延銅合金板でなる導電性素材としてのフレーム素材２の表面に、表面粗度（Ｒａ）が０．３μｍ以上の粗面８Ａが形成され、この粗面８Ａに、順次、Ｎｉめっき層１７、Ｐｄめっき層１８が積層されたものであり、Ｎｉめっき層の厚さが０．５〜２μｍ、Ｐｄめっき層の厚さが０．００５〜０．２μｍであることが好ましい。このような表面積層構造とすることにより、導電性素材と絶縁性樹脂との密着強度を向上することができる。また、図１４に示すように、Ｐｄめっき層１８の上には、厚さが０．００３〜０．０１μｍのＡｕめっき層１９が積層されている構成としてもよい。このようなＡｕめっき層は、Ｐｄめっき層の表面に酸化膜が形成されることを防ぐ効果がある。
〔その他の実施の形態〕
上述した実施の形態の開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
例えば、第１、第２及び第３の実施の形態では、めっき層１０をＡｇめっき層１層もしくは、Ｎｉめっき層１７とＰｄめっき層１８の２層を積層した構成としたが、図１４に示した回路部材の表面積層構造のように、Ｐｄめっき層１８の上にさらにＡｕめっき層１９を積層しためっき層１０Ａとしてもよい。なお、このＡｕめっき層１９の厚さは、０．００３〜０．０１μｍの範囲であることが好ましい。
上述した第１、第２及び第３の実施の形態では、パッケージタイプとしてＱＦＮやＳＯＮなどの薄型で実装面積の小さいタイプに適用したが、ＱＦＰ、ＳＯＰ、ＦＬＧＡなどのタイプのリードフレームにも勿論適用可能であり、封止樹脂との密着強度の向上を図ることができる。
さらに、上述した第１、第２及び第３の実施の形態では、回路部材としてリードフレームを適用して説明したが、車両の供給電源を車載用補器へ分配する電気接続箱に用いられるコネクタの導電板やバスバーなど回路部材にも適用可能である。
本発明の第１の実施の形態に係るリードフレームを示す平面図である。 本発明の第１の実施の形態に係るリードフレームの製造方法を示す工程断面図である。 本発明の第１実施の形態に係るリードフレームの製造方法を示す工程断面図である。 本発明の第１の実施の形態に係るリードフレームの製造方法を示す工程断面図である。 本発明の第１の実施の形態に係るリードフレームの製造方法を示す工程断面図である。 本発明の第１の実施の形態に係るリードフレームの製造方法を示す工程断面図である。 本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図である。 本発明の第１実施の形態に係る半導体装置の製造方法を示す工程断面図である。 本発明の第１の実施の形態に係る半導体装置を示す断面図である。 本発明の実施の形態に係るリードフレームの粗面化部分の拡大断面図である。 密着強度試験の概要を示す斜視図である。 （ａ）〜（ｄ）は、本発明の第２の実施の形態に係るリードフレームの製造工程を示す断面図である。 （ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す工程断面図である。 本発明のその他の実施の形態に係るリードフレームの粗面化部分の拡大断面図である。 （ａ）〜（ｅ）は、本発明の第３の実施の形態に係るリードフレームの製造工程を示す工程断面図である。 （ａ）〜（ｅ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
符号の説明
１ リードフレーム（回路部材）
２ フレーム素材
３ ダイパッド部
３Ａ，３Ｂ 粗面
８ リード部
８Ａ 粗面
９，１４ 保護フィルム
１０，１０Ａ，１０Ｂ めっき層
１１ 半導体チップ
１２ ペースト剤
１３ ボンディングワイヤ
１５ 封止樹脂
１６ 半導体装置
１７ Ｎｉめっき層
１８ Ｐｄめっき層
１９ Ａｕめっき層

Claims (9)

  1. 上面に半導体チップを搭載するダイパッド部と、前記半導体チップに電気的に接続されるリード部とを備えたフレーム素材を、圧延銅板もしくは圧延銅合金板をパターン加工して形成した回路部材であって、
    前記ダイパッド部及び前記リード部の上面及び側壁面に粗面が形成されると共に、前記ダイパッド部及び前記リード部の下面が平滑面とされ、樹脂封止用金型と接する部分が平滑面とされ、前記リード部の下面が露出するように封止樹脂に埋設されることを特徴とする回路部材。
  2. 請求項１に記載の回路部材であって、
    前記粗面の表面粗度（Ｒａ）が、０．３μｍ以上であることを特徴とする回路部材。
  3. 請求項１又は請求項２に記載の回路部材であって、
    前記粗面は、過酸化水素と硫酸を主成分とするマイクロエッチング液で処理されてなることを特徴とする回路部材。
  4. 圧延銅板もしくは圧延銅合金板をパターン加工して、ダイパッド部とリード部とを有するフレーム素材を作製する工程と、
    前記フレーム素材の下面と、前記フレーム素材表面のうち樹脂封止用金型と接する部分とをマスク材で覆った状態で、前記フレーム素材の上面及び側壁面を、過酸化水素と硫酸を主成分とするマイクロエッチング液を用いて粗面化処理する工程と、
    を備えることを特徴とする回路部材の製造方法。
  5. 圧延銅板もしくは圧延銅合金板をパターン加工して、ダイパッド部とリード部とを有するフレーム素材を作製する工程と、
    前記フレーム素材の下面をマスク材で覆った状態で、前記フレーム素材の上面及び側壁面を、過酸化水素と硫酸を主成分とするマイクロエッチング液を用いて粗面化処理する工程と、
    前記マスク材を剥離した後、前記フレーム素材の表面にめっき層を積層する工程と、を備え、
    前記マイクロエッチング液を用いて粗面化する処理工程は、
    前記フレーム素材表面のうち樹脂封止用金型と接する部分をマスク材で覆った状態で、前記フレーム素材の表面を、過酸化水素と硫酸を主成分とするマイクロエッチング液を用いて粗面化処理する工程であることを特徴とする回路部材の製造方法。
  6. 圧延銅板もしくは圧延銅合金板をパターン加工して、ダイパッド部とリード部とを有するフレーム素材を作製する工程と、
    前記ダイパッド部の上面と、前記リード部におけるボンディングワイヤが接続される部分にめっき層を積層する工程と、
    前記めっき層を積層した前記フレーム素材の下面をマスク材で覆った状態で、前記フレーム素材を、過酸化水素と硫酸を主成分とするマイクロエッチング液を用いて粗面化処理する工程と、
    前記マスク材を剥離する工程と、を備え、
    前記マイクロエッチング液を用いて粗面化する処理工程は、
    前記フレーム素材表面のうち樹脂封止用金型と接する部分をマスク材で覆った状態で、前記フレーム素材の表面を、過酸化水素と硫酸を主成分とするマイクロエッチング液を用いて粗面化処理する工程であることを特徴とする回路部材の製造方法。
  7. 請求項５又は請求項６に記載の回路部材の製造方法であって、
    前記めっき層を積層する工程は、前記フレーム素材の表面にＡｇめっき層を積層することを特徴とする回路部材の製造方法。
  8. 請求項５又は請求項６に記載の回路部材の製造方法であって、
    前記めっき層を積層する工程は、前記フレーム素材の表面に、順次、Ｎｉめっき層、Ｐｄめっき層を積層することを特徴とする回路部材の製造方法。
  9. 請求項８に記載の回路部材の製造方法であって、
    前記Ｐｄめっき層の上に、Ａｕめっき層を積層する工程を有することを特徴とする回路部材の製造方法。
JP2005128259A 2005-04-26 2005-04-26 回路部材、及び回路部材の製造方法 Active JP4857594B2 (ja)

Priority Applications (12)

Application Number Priority Date Filing Date Title
JP2005128259A JP4857594B2 (ja) 2005-04-26 2005-04-26 回路部材、及び回路部材の製造方法
MYPI20061893A MY142623A (en) 2005-04-26 2006-04-25 Method for manufacturing circuit member
SG2014010920A SG2014010920A (en) 2005-04-26 2006-04-26 Circuit member, manufacturing method for circuit members, semiconductor device, and surface lamination structure for circuit member
CN200680013851A CN100576525C (zh) 2005-04-26 2006-04-26 电路部件、电路部件的制造方法、半导体器件及电路部件表面的叠层结构
SG2013074026A SG194400A1 (en) 2005-04-26 2006-04-26 Circuit member, manufacturing method for circuit members, semiconductor device, and surface lamination structure for circuit member
KR1020077026585A KR100928474B1 (ko) 2005-04-26 2006-04-26 회로 부재의 제조 방법
PCT/JP2006/308721 WO2006115267A1 (ja) 2005-04-26 2006-04-26 回路部材、回路部材の製造方法、半導体装置、及び回路部材表面の積層構造
US11/912,163 US8742554B2 (en) 2005-04-26 2006-04-26 Circuit member, manufacturing method for circuit members, semiconductor device, and surface lamination structure for circuit member
DE112006001048T DE112006001048B4 (de) 2005-04-26 2006-04-26 Herstellungsverfahren für Schaltungsteile
SG201002401-6A SG161245A1 (en) 2005-04-26 2006-04-26 Circuit member, manufacturing method for circuit members, semiconductor device, and surface lamination structure for circuit member
TW095114961A TWI429045B (zh) 2005-04-26 2006-04-26 Circuit member, manufacturing method of circuit member, laminated structure of semiconductor device and circuit member surface
US12/878,137 US8739401B2 (en) 2005-04-26 2010-09-09 Circuit member, manufacturing method for circuit members, semiconductor device, and surface lamination structure for circuit member

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005128259A JP4857594B2 (ja) 2005-04-26 2005-04-26 回路部材、及び回路部材の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2011126491A Division JP5353954B2 (ja) 2011-06-06 2011-06-06 回路部材、及び半導体装置

Publications (2)

Publication Number Publication Date
JP2006310397A JP2006310397A (ja) 2006-11-09
JP4857594B2 true JP4857594B2 (ja) 2012-01-18

Family

ID=37214880

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005128259A Active JP4857594B2 (ja) 2005-04-26 2005-04-26 回路部材、及び回路部材の製造方法

Country Status (9)

Country Link
US (2) US8742554B2 (ja)
JP (1) JP4857594B2 (ja)
KR (1) KR100928474B1 (ja)
CN (1) CN100576525C (ja)
DE (1) DE112006001048B4 (ja)
MY (1) MY142623A (ja)
SG (3) SG194400A1 (ja)
TW (1) TWI429045B (ja)
WO (1) WO2006115267A1 (ja)

Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4978294B2 (ja) * 2007-04-20 2012-07-18 株式会社デンソー 半導体装置およびその製造方法
US8981548B2 (en) 2007-05-25 2015-03-17 Stats Chippac Ltd. Integrated circuit package system with relief
US8030742B2 (en) * 2007-11-30 2011-10-04 Infineon Technologies Electronic device having profiled elements extending from planar surfaces
US8240036B2 (en) 2008-04-30 2012-08-14 Panasonic Corporation Method of producing a circuit board
US20090315159A1 (en) * 2008-06-20 2009-12-24 Donald Charles Abbott Leadframes having both enhanced-adhesion and smooth surfaces and methods to form the same
JP2010010634A (ja) * 2008-06-30 2010-01-14 Shinko Electric Ind Co Ltd リードフレーム及び半導体装置の製造方法
JP5217800B2 (ja) 2008-09-03 2013-06-19 日亜化学工業株式会社 発光装置、樹脂パッケージ、樹脂成形体並びにこれらの製造方法
KR101241735B1 (ko) 2008-09-05 2013-03-08 엘지이노텍 주식회사 리드 프레임 및 그 제조방법
US8603864B2 (en) * 2008-09-11 2013-12-10 Infineon Technologies Ag Method of fabricating a semiconductor device
JP4670931B2 (ja) * 2008-09-29 2011-04-13 住友金属鉱山株式会社 リードフレーム
US8106502B2 (en) * 2008-11-17 2012-01-31 Stats Chippac Ltd. Integrated circuit packaging system with plated pad and method of manufacture thereof
KR101555300B1 (ko) * 2008-12-05 2015-09-24 페어차일드코리아반도체 주식회사 외부 본딩 영역을 구비하는 반도체 파워 모듈 패키지
US10431567B2 (en) 2010-11-03 2019-10-01 Cree, Inc. White ceramic LED package
KR20100103015A (ko) 2009-03-12 2010-09-27 엘지이노텍 주식회사 리드 프레임 및 그 제조방법
JP2010245417A (ja) 2009-04-09 2010-10-28 Renesas Electronics Corp 半導体装置およびその製造方法
JP4892033B2 (ja) * 2009-05-13 2012-03-07 日立ケーブルプレシジョン株式会社 リードフレームの製造方法
KR101113891B1 (ko) * 2009-10-01 2012-02-29 삼성테크윈 주식회사 리드 프레임 및 리드 프레임 제조 방법
US8929092B2 (en) * 2009-10-30 2015-01-06 Panasonic Corporation Circuit board, and semiconductor device having component mounted on circuit board
US9332642B2 (en) 2009-10-30 2016-05-03 Panasonic Corporation Circuit board
EP2400534A1 (en) * 2010-06-22 2011-12-28 Nxp B.V. Packaged semiconductor device having improved locking properties
KR101128999B1 (ko) * 2010-07-08 2012-03-23 엘지이노텍 주식회사 칩 패키지 제조 방법 및 이에 의해 제조된 칩 패키지
US9831393B2 (en) 2010-07-30 2017-11-28 Cree Hong Kong Limited Water resistant surface mount device package
US9224915B2 (en) * 2010-09-17 2015-12-29 Rohm Co., Ltd. Semiconductor light-emitting device, method for producing same, and display device
US8836107B2 (en) * 2011-02-24 2014-09-16 Texas Instruments Incorporated High pin count, small SON/QFN packages having heat-dissipating pad
JP2012212867A (ja) * 2011-03-30 2012-11-01 Ibiden Co Ltd プリント配線板及びその製造方法
KR101310256B1 (ko) * 2011-06-28 2013-09-23 삼성전기주식회사 인쇄회로기판의 무전해 표면처리 도금층 및 이의 제조방법
KR20130007022A (ko) * 2011-06-28 2013-01-18 삼성전기주식회사 인쇄회로기판 및 이의 제조방법
TWI455269B (zh) * 2011-07-20 2014-10-01 Chipmos Technologies Inc 晶片封裝結構及其製作方法
JP2013023766A (ja) * 2011-07-26 2013-02-04 Hitachi Chemical Co Ltd テープキャリア付半導体実装用導電基材の表面処理方法、ならびにこの処理方法を用いてなるテープキャリア付半導体実装用導電基材および半導体パッケージ
US20130098659A1 (en) * 2011-10-25 2013-04-25 Yiu Fai KWAN Pre-plated lead frame for copper wire bonding
KR101372205B1 (ko) * 2011-12-15 2014-03-10 엘지이노텍 주식회사 리드 프레임 및 그 제조방법
CN102543910A (zh) * 2012-02-06 2012-07-04 三星半导体(中国)研究开发有限公司 芯片封装件及其制造方法
GB2500604A (en) * 2012-03-26 2013-10-02 Leclanche Sa Battery Cell electrical connections
US9252090B2 (en) * 2012-03-28 2016-02-02 Panasonic Intellectual Property Management Co., Ltd. Resin package
US8587099B1 (en) * 2012-05-02 2013-11-19 Texas Instruments Incorporated Leadframe having selective planishing
US8796049B2 (en) * 2012-07-30 2014-08-05 International Business Machines Corporation Underfill adhesion measurements at a microscopic scale
JP2013048280A (ja) * 2012-10-30 2013-03-07 Renesas Electronics Corp 半導体装置の製造方法
WO2014132483A1 (ja) * 2013-03-01 2014-09-04 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP5939185B2 (ja) * 2013-03-26 2016-06-22 トヨタ自動車株式会社 半導体装置及びその製造方法
JP2014203861A (ja) * 2013-04-02 2014-10-27 三菱電機株式会社 半導体装置および半導体モジュール
JP5994720B2 (ja) * 2013-04-19 2016-09-21 株式会社デンソー 半導体装置、および半導体装置の製造方法
US9711489B2 (en) 2013-05-29 2017-07-18 Cree Huizhou Solid State Lighting Company Limited Multiple pixel surface mount device package
JP6129315B2 (ja) 2013-07-05 2017-05-17 ルネサスエレクトロニクス株式会社 半導体装置
DE102013215246A1 (de) * 2013-08-02 2015-02-05 Robert Bosch Gmbh Elektronikmodul mit Leiterplatten und anspritzbarem Kunststoff-Dichtring, insbesondere für ein Kfz-Getriebesteuergerät, und Verfahren zum Fertigen desselben
JP6262968B2 (ja) * 2013-09-09 2018-01-17 Ｄｏｗａメタルテック株式会社 電子部品搭載基板およびその製造方法
TWI565100B (zh) * 2014-01-28 2017-01-01 Jun-Ming Lin An electronic component bracket with a roughened surface
JP6414669B2 (ja) * 2014-07-22 2018-10-31 大口マテリアル株式会社 リードフレーム及びその製造方法
JP6362111B2 (ja) * 2014-12-01 2018-07-25 大口マテリアル株式会社 リードフレームの製造方法
JP6555927B2 (ja) * 2015-05-18 2019-08-07 大口マテリアル株式会社 半導体素子搭載用リードフレーム及び半導体装置の製造方法
JP6065081B2 (ja) * 2015-10-01 2017-01-25 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP6650723B2 (ja) * 2015-10-16 2020-02-19 新光電気工業株式会社 リードフレーム及びその製造方法、半導体装置
JP6603538B2 (ja) * 2015-10-23 2019-11-06 新光電気工業株式会社 リードフレーム及びその製造方法
JP6608672B2 (ja) * 2015-10-30 2019-11-20 新光電気工業株式会社 半導体装置及びその製造方法、リードフレーム及びその製造方法
JP6576796B2 (ja) * 2015-11-05 2019-09-18 新光電気工業株式会社 リードフレーム及びその製造方法、半導体装置
JP6685112B2 (ja) * 2015-11-18 2020-04-22 株式会社三井ハイテック リードフレーム及びリードフレームパッケージ、並びにこれらの製造方法
DE102016015883B3 (de) 2016-03-21 2022-07-14 Infineon Technologies Ag Räumlich selektives Aufrauen von Verkapselungsmasse, um eine Haftung mit einer Funktionsstruktur zu fördern
JP2016165005A (ja) * 2016-04-19 2016-09-08 大日本印刷株式会社 半導体装置およびその製造方法、ならびに半導体装置用基板およびその製造方法
WO2018026592A1 (en) * 2016-08-03 2018-02-08 Soliduv, Inc. Strain-tolerant die attach with improved thermal conductivity, and method of fabrication
DE102016117841A1 (de) * 2016-09-21 2018-03-22 HYUNDAI Motor Company 231 Packung mit aufgerauter verkapselter Oberfläche zur Förderung einer Haftung
CN109891575B (zh) * 2016-10-18 2023-07-14 株式会社电装 电子装置及其制造方法
JP6852358B2 (ja) * 2016-11-14 2021-03-31 大日本印刷株式会社 半導体装置用リードフレームとその製造方法および樹脂封止型半導体装置
JP6761738B2 (ja) * 2016-11-15 2020-09-30 新光電気工業株式会社 リードフレーム及びその製造方法、電子部品装置の製造方法
JP6857035B2 (ja) * 2017-01-12 2021-04-14 ローム株式会社 半導体装置
DE112017007098T5 (de) 2017-02-21 2019-11-21 Mitsubishi Electric Corporation Halbleitervorrichtung
CN106835084A (zh) * 2017-02-28 2017-06-13 西安微电子技术研究所 一种在半导体裸芯片上实现键合金属化改性的方法
TWI613768B (zh) * 2017-03-20 2018-02-01 矽品精密工業股份有限公司 電子封裝件及其製法
JP2017108191A (ja) * 2017-03-24 2017-06-15 ルネサスエレクトロニクス株式会社 半導体装置
US10074590B1 (en) * 2017-07-02 2018-09-11 Infineon Technologies Ag Molded package with chip carrier comprising brazed electrically conductive layers
US10211131B1 (en) * 2017-10-06 2019-02-19 Microchip Technology Incorporated Systems and methods for improved adhesion between a leadframe and molding compound in a semiconductor device
JP2019083295A (ja) * 2017-10-31 2019-05-30 トヨタ自動車株式会社 半導体装置
IT201800005354A1 (it) * 2018-05-14 2019-11-14 Dispositivo a semiconduttore e procedimento corrispondente
CN111341750B (zh) * 2018-12-19 2024-03-01 奥特斯奥地利科技与系统技术有限公司 包括有导电基部结构的部件承载件及制造方法
US10937744B2 (en) * 2019-02-22 2021-03-02 Infineon Technologies Ag Semiconductor packages including roughening features
JP6741356B1 (ja) * 2019-03-22 2020-08-19 大口マテリアル株式会社 リードフレーム
JP6736716B1 (ja) 2019-03-22 2020-08-05 大口マテリアル株式会社 リードフレーム
CN112133640B (zh) * 2020-11-24 2021-02-09 宁波康强电子股份有限公司 一种具有粗糙侧壁的引线框架的制备方法
US11715678B2 (en) * 2020-12-31 2023-08-01 Texas Instruments Incorporated Roughened conductive components
CN113782453B (zh) * 2021-11-12 2022-02-08 深圳中科四合科技有限公司 一种引线框架的制作方法
KR102563273B1 (ko) * 2021-12-31 2023-08-04 해성디에스 주식회사 반도체 패키지의 제조 방법

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3981691A (en) * 1974-07-01 1976-09-21 Minnesota Mining And Manufacturing Company Metal-clad dielectric sheeting having an improved bond between the metal and dielectric layers
US4786545A (en) * 1986-02-28 1988-11-22 Seiko Epson Corporation Circuit substrate and method for forming bumps on the circuit substrate
JPS6333853A (ja) * 1986-07-28 1988-02-13 Dainippon Printing Co Ltd 集積回路パツケ−ジ
US5114557A (en) 1991-02-20 1992-05-19 Tooltek Engineering Corp. Selective plating apparatus with optical alignment sensor
JPH0846116A (ja) 1994-07-28 1996-02-16 Mitsubishi Denki Metetsukusu Kk リードフレーム及びその製造方法
US6163961A (en) * 1995-02-25 2000-12-26 Glacier Vandervell Limited Plain bearing with overlay
JPH09148509A (ja) 1995-11-22 1997-06-06 Goto Seisakusho:Kk 半導体装置用リードフレーム及びその表面処理方法
US6201292B1 (en) * 1997-04-02 2001-03-13 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member used therefor
JPH1140720A (ja) 1997-07-16 1999-02-12 Dainippon Printing Co Ltd 回路部材および該回路部材を用いた樹脂封止型半導体装置
JPH1129883A (ja) 1997-07-08 1999-02-02 Mec Kk 銅および銅合金のマイクロエッチング剤
US6025640A (en) * 1997-07-16 2000-02-15 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member for use therein and method of manufacturing resin-sealed semiconductor device
US6143981A (en) * 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
JP2000077594A (ja) 1998-09-03 2000-03-14 Hitachi Cable Ltd 半導体装置用リードフレーム
EP0987747A1 (en) * 1998-09-17 2000-03-22 STMicroelectronics S.r.l. Process for improving the adhesion between metal and plastic in containment structures for electronic semiconductor devices
KR100687548B1 (ko) * 1999-01-27 2007-02-27 신꼬오덴기 고교 가부시키가이샤 반도체 웨이퍼 제조 방법, 반도체 장치 제조 방법 및 칩 사이즈의 반도체 웨이퍼 패키지 제조 방법
CN1182197C (zh) * 2000-07-13 2004-12-29 日本特殊陶业株式会社 填充通孔的浆料及使用该浆料的印刷线路板
JP4033611B2 (ja) 2000-07-28 2008-01-16 メック株式会社 銅または銅合金のマイクロエッチング剤およびそれを用いるマイクロエッチング法
JP3930732B2 (ja) * 2000-12-27 2007-06-13 荏原ユージライト株式会社 銅および銅合金用のマイクロエッチング剤並びにこれを用いる銅または銅合金の微細粗化方法
JP3963655B2 (ja) * 2001-03-22 2007-08-22 三洋電機株式会社 回路装置の製造方法
JP2002299538A (ja) * 2001-03-30 2002-10-11 Dainippon Printing Co Ltd リードフレーム及びそれを用いた半導体パッケージ
JP2002309396A (ja) * 2001-04-11 2002-10-23 Dainippon Printing Co Ltd 製版めっき方法
US6808825B2 (en) * 2001-08-10 2004-10-26 Nikko Metal Manufacturing Co., Ltd. Copper alloy foil
DE10148120B4 (de) * 2001-09-28 2007-02-01 Infineon Technologies Ag Elektronische Bauteile mit Halbleiterchips und ein Systemträger mit Bauteilpositionen sowie Verfahren zur Herstellung eines Systemträgers
JP2003158234A (ja) * 2001-11-21 2003-05-30 Hitachi Ltd 半導体装置及びその製造方法
JP3618316B2 (ja) * 2001-11-21 2005-02-09 株式会社三井ハイテック 半導体装置の製造方法
US6812552B2 (en) * 2002-04-29 2004-11-02 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
JP3883543B2 (ja) * 2003-04-16 2007-02-21 新光電気工業株式会社 導体基材及び半導体装置
JP3841768B2 (ja) * 2003-05-22 2006-11-01 新光電気工業株式会社 パッケージ部品及び半導体パッケージ
US7049683B1 (en) * 2003-07-19 2006-05-23 Ns Electronics Bangkok (1993) Ltd. Semiconductor package including organo-metallic coating formed on surface of leadframe roughened using chemical etchant to prevent separation between leadframe and molding compound

Also Published As

Publication number Publication date
MY142623A (en) 2010-12-15
US20090039486A1 (en) 2009-02-12
SG161245A1 (en) 2010-05-27
KR100928474B1 (ko) 2009-11-25
SG2014010920A (en) 2014-05-29
JP2006310397A (ja) 2006-11-09
KR20070119758A (ko) 2007-12-20
CN100576525C (zh) 2009-12-30
WO2006115267A1 (ja) 2006-11-02
US20100325885A1 (en) 2010-12-30
US8742554B2 (en) 2014-06-03
US8739401B2 (en) 2014-06-03
DE112006001048B4 (de) 2012-08-30
DE112006001048T5 (de) 2008-04-30
TWI429045B (zh) 2014-03-01
TW200731494A (en) 2007-08-16
SG194400A1 (en) 2013-11-29
CN101164165A (zh) 2008-04-16

Similar Documents

Publication Publication Date Title
JP4857594B2 (ja) 回路部材、及び回路部材の製造方法
US10070523B2 (en) Printed wiring board with conductor post having multiple surface roughness and method for manufacturing the same
JP6269887B2 (ja) 半導体装置の製造方法、およびリードフレームの製造方法
JP5678980B2 (ja) 回路部材の製造方法
JP4892033B2 (ja) リードフレームの製造方法
JP4329678B2 (ja) 半導体装置に用いるリードフレームの製造方法
US8114713B2 (en) Method of manufacturing a lead frame with a nickel coating
JP2014146827A (ja) 回路部材の表面積層構造
JP5353954B2 (ja) 回路部材、及び半導体装置
JP4620584B2 (ja) 回路部材の製造方法
WO2018018847A1 (zh) 一种智能功率模块及其制造方法
JP6191664B2 (ja) 半導体装置の多面付け体および半導体装置
JP2006147918A (ja) 半導体装置
JP5376540B2 (ja) リードフレーム及び半導体装置
JP5299411B2 (ja) リードフレームの製造方法
JP2011023517A (ja) 半導体装置用ｔａｂテープおよびその製造方法
JP7419474B2 (ja) 半導体装置及び半導体装置の製造方法
JP2001210775A (ja) リードフレーム、電子部品パッケージ、及びそれらの作製方法
US20080210457A1 (en) Tape carrier for semiconductor device and method for making same
JP2009158824A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080110

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101207

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110207

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110405

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110603

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111004

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111017

R150 Certificate of patent or registration of utility model

Ref document number: 4857594

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141111

Year of fee payment: 3