TWI455269B - 晶片封裝結構及其製作方法 - Google Patents

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TWI455269B
TWI455269B TW100125606A TW100125606A TWI455269B TW I455269 B TWI455269 B TW I455269B TW 100125606 A TW100125606 A TW 100125606A TW 100125606 A TW100125606 A TW 100125606A TW I455269 B TWI455269 B TW I455269B
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Yu Tang Pan
Shih Wen Chou
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Description

晶片封裝結構及其製作方法
本發明是有關於一種半導體封裝技術，且特別是有關於一種晶片封裝結構及其製作方法。
半導體封裝技術包含有許多封裝形態。隨著晶片封裝結構小型化以及薄化的趨勢，發展出屬於扁平封裝系列的四方扁平無外引腳(quad flat no-lead，QFN)封裝。在四方扁平無外引腳封裝的製程中，通常先將晶片配置於導線架中的晶片座上。然後，進行打線(wire bonding)製程，使晶片藉由多條銲線電性連接至導線架中的引腳。之後，藉由封裝膠體來覆蓋晶片、銲線、與導線架。
一般來說，上述的引腳包括懸臂部，以使封裝膠體可填充於懸臂部下方，幫助封裝膠體與引腳緊密接合(mold lock)，防止封裝膠體與導線架剝離。然而，在上述的打線製程中，引腳的懸臂部會因為下壓力而上下晃動或變形，使得銲線無法有效地固接至引腳，因而容易自引腳脫落，造成電性接合不良或失效。此外，在封膠製程中，引腳的懸臂部也容易因模流而偏移，導致引腳橋接及電性短路。
本發明提供一種晶片封裝結構，其在引腳與晶片座之間具有用以固接引腳的絕緣層。
本發明另提供一種晶片封裝結構的製作方法，其可避免引腳在進行打線製程時產生晃動。
本發明提出一種晶片封裝結構，其包括導線架、晶片、多條銲線以及封裝膠體。導線架包括晶片座、多個引腳以及絕緣層。晶片座具有第一上表面與下表面，且包括晶片接合部與周緣部。晶片座於周緣部形成介於晶片座的第一上表面與下表面之間的第二上表面。引腳配置於晶片座周圍。各引腳具有頂面與第一底面，且包括懸臂部與外接部。引腳於懸臂部形成介於各引腳的頂面與第一底面之間的第二底面，而懸臂部與外接部連接且自外接部朝晶片座延伸。絕緣層位於周緣部的第二上表面上，且連接各引腳的懸臂部與晶片座。晶片配置於晶片接合部上。銲線分別電性連接晶片至懸臂部。封裝膠體覆蓋晶片、銲線、絕緣層與導線架。
依照本發明實施例所述之晶片封裝結構，上述之絕緣層更局部形成於相鄰的引腳的懸臂部之間。
依照本發明實施例所述之晶片封裝結構，上述之絕緣層例如覆蓋周緣部及部分封裝膠體。
依照本發明實施例所述之晶片封裝結構，上述之周緣部的第二上表面與懸臂部的第二底面例如為共平面。
依照本發明實施例所述之晶片封裝結構，上述之懸臂部的第二底面介於引腳的頂面與周緣部的第二上表面之間。
依照本發明實施例所述之晶片封裝結構，上述之封裝膠體例如暴露出外接部的底面。
本發明另提出一種晶片封裝結構的製作方法，此方法是先提供金屬層。然後，將金屬層的第一上表面圖案化，以定義出晶片接合部與多個引腳部，其中引腳部與晶片接合部之間具有間隙。接著，於間隙中形成絕緣層。而後，將金屬層的第一下表面圖案化，移除引腳部下方與絕緣層下方的部分金屬層，以定義出多個引腳以及晶片座。晶片座與引腳構成導線架。晶片座具有晶片接合部與周緣部，晶片座於周緣部形成介於金屬層的第一上表面與第一下表面之間的第二上表面。各引腳具有懸臂部與外接部，引腳於懸臂部形成介於金屬層的第一上表面與第一下表面之間的第二下表面，而懸臂部與外接部連接且自外接部朝晶片座延伸。絕緣層位於周緣部的第二上表面上，且連接引腳的懸臂部與晶片座。繼之，將晶片配置於晶片接合部上，且藉由銲線電性連接晶片與懸臂部。之後，形成封裝膠體，以覆蓋晶片、銲線、絕緣層與導線架。
依照本發明實施例所述之晶片封裝結構的製作方法，上述之絕緣層更局部形成於相鄰的引腳的懸臂部之間。
依照本發明實施例所述之晶片封裝結構的製作方法，上述之絕緣層例如覆蓋周緣部及部分封裝膠體。
依照本發明實施例所述之晶片封裝結構的製作方法，上述之周緣部的第二上表面與懸臂部的第二下表面例如為共平面。
依照本發明實施例所述之晶片封裝結構的製作方法，上述之懸臂部的第二下表面介於金屬層的第一上表面與周緣部的第二上表面之間。
依照本發明實施例所述之晶片封裝結構的製作方法，上述之封裝膠體例如暴露出外接部的底面。
基於上述，本發明於引腳的懸臂部與晶片座之間形成絕緣層，使得懸臂部藉由絕緣層而固接至周緣部，因此可以避免懸臂部在進行打線製程的過程中因下壓力而產生晃動造成銲線接合不良，且可避免因下壓力而造成引腳變形。再者，也可以避免封膠製程中因模流而造成引腳的懸臂部偏移的問題。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1D為依照本發明一實施例所繪示的晶片封裝結構的製作方法的上視示意圖。圖2A至圖2D為依照圖1A至圖1D中的剖線I-I’所繪示的剖面示意圖。首先，請同時參照圖1A與圖2A，提供金屬層100。金屬層100具有第一上表面100a以及與第一上表面100a相對的第一下表面100b。金屬層100例如為銅箔基板，其可用以製作出多個導線架。在本實施例中，僅以一個導線架示之。然後，將金屬層100的第一上表面100a圖案化，以定義出晶片接合部116a與多個引腳部104，其中引腳部104與晶片接合部116a之間具有間隙106，且相鄰的引腳部104之間具有間隙108。在本實施例中，將金屬層100的第一上表面100a圖案化的方法例如是進行蝕刻製程，以局部移除金屬層100的上半部，以形成突出結構(晶片接合部116a與引腳部104)。
然後，請同時參照圖1B與圖2B，於間隙106中形成絕緣層110。絕緣層110的形成方法例如是先於間隙106中塗佈絕緣材料，然後再將絕緣材料固化。此外，在塗佈絕緣材料的過程中，部分絕緣材料也會被塗佈至相鄰的引腳部104之間的間隙108中，使得間隙108中鄰近晶片接合部116a的區域亦形成有絕緣層110。上述的絕緣材料例如為聚亞醯胺(polyimide，PI)、防焊漆(solder resist/mask)、苯環丁烯(benzocyclobutene，BCB)或其他類似的材料。
接著，請同時參照圖1C與圖2C，將金屬層100的第一下表面100b圖案化，移除引腳部104下方與絕緣層110下方的部分金屬層100，以定義出構成導線架112的多個引腳114以及晶片座116，其中引腳114位於晶片座116的周圍。在本實施例中，將金屬層100的第一下表面100b圖案化的方法例如是進行蝕刻製程，以局部移除金屬層100的下半部。更具體而言，絕緣層110下方以及引腳部104下方的部份金屬層100是以半蝕刻方式移除直至絕緣層110顯露出。金屬層100的第一下表面100b完成圖案化後，引腳114具有懸臂部114a與外接部114b。懸臂部114a為在後續進行打線製程時銲線連接的部分，而外接部114b則為後續所形成的晶片封裝結構電性連接至外部元件的部分。晶片座116除了具有晶片接合部116a之外，還包含周緣部116b。晶片接合部116a為後續進行晶片接合製程時供晶片配置於其上的部分。
進一步說，在將金屬層100的第一下表面100b圖案化之後，晶片座116於周緣部116b的上端會形成一第一凹部117a，使晶片接合部116a的厚度大於周緣部116b的厚度，且引腳114於懸臂部114a的下端形成一第二凹部117b，使外接部114b的厚度大於懸臂部114a的厚度。更具體而言，第一凹部117a使晶片座116於周緣部116b形成介於金屬層100的第一上表面100a與第一下表面100b之間的第二上表面119a，而第二凹部117b使引腳114於懸臂部114a形成介於第一上表面100a與第一下表面100b之間的第二下表面119b。此外，懸臂部114a連接外接部114b且自外接部114b朝晶片座116延伸。絕緣層110位於懸臂部114a與晶片接合部116a之間，並位於周緣部116b的第二上表面119a上。如此一來，藉由絕緣層110，懸臂部114a可固定連接至晶片座116的周緣部116b。此外，由於絕緣層110亦位於相鄰的懸臂部114a之間，因此可以更有效地防止懸臂部114a在後續製程中因外力而產生晃動、變形或偏移。
此外，在本實施例中，在將金屬層100的第一下表面100b圖案化之後，所形成的引腳114的頂面以及晶片座116之晶片接合部116a的上表面即為金屬層100的第一上表面100a，而引腳114之外接部114b的底面即為金屬層100的第一下表面100b。引腳114的頂面、晶片接合部116a的上表面及絕緣層110的上表面為共平面，而周緣部116b的第二上表面119a與懸臂部114a的第二下表面119b為共平面。於其他實施例中，懸臂部114a的第二下表面119b可以介於金屬層100的第一上表面100a與周緣部116b的第二上表面119a之間。
之後，請同時參照圖1D與圖2D，將晶片118配置於晶片接合部116a上。此外，在將晶片118配置於晶片接合部116a上之前，先於晶片接合部116a或晶片118的背面上形成黏著層120，以使晶片118穩固地設置於晶片接合部116a上。然後，進行打線製程，形成多條銲線122分別電性連接晶片118至懸臂部114a。在進行打線製程的過程中，由於懸臂部114a已藉由絕緣層110而固接至晶片座116的周緣部116b，因此可以避免懸臂部114a因打線時的下壓力而產生晃動或變形的問題，使得銲線122可以牢固地與引腳114接合而不至脫落。此外，在本實施例中，位於相鄰的懸臂部114a之間亦形成有絕緣層110，因此可以更有效地防止懸臂部114a在打線製程或後續的封膠製程中產生晃動、變形或偏移。
請繼續參照圖1D與圖2D，在形成銲線122之後，形成封裝膠體124，以覆蓋晶片118、銲線122、絕緣層110與導線架112。封裝膠體124也會填充於引腳114的第二凹部117b中，使封裝膠體124與導線架112更緊密接合。之後，因金屬層100實際上是可形成多個導線架112，因此還需進行切割製程，以形成多個晶片封裝結構10。在本實施例中，絕緣層110覆蓋周緣部116b及部分封裝膠體124。此外，封裝膠體124暴露出外接部114b與晶片座116的底面，使得晶片封裝結構10可藉由顯露的外接部114b的底面而電性連接至外部元件(例如印刷電路板)，也可透過暴露的晶片座116的底面進行散熱。於其他實施例中，封裝膠體124可不暴露出晶片座116的底面，即封裝膠體124亦覆蓋住晶片座116的底面。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．晶片封裝結構
100．．．金屬層
100a．．．第一上表面
100b．．．第一下表面
104．．．引腳部
106、108．．．間隙
110．．．絕緣層
112．．．導線架
114．．．引腳
114a．．．懸臂部
114b．．．外接部
116．．．晶片座
116a．．．晶片接合部
116b．．．周緣部
117a．．．第一凹部
117b．．．第二凹部
118．．．晶片
119a．．．第二上表面
119b．．．第二下表面
120．．．黏著層
122．．．銲線
124．．．封裝膠體
圖1A至圖1D為依照本發明一實施例所繪示的晶片封裝結構的製作方法的上視示意圖。
圖2A至圖2D為依照圖1A至圖1D中的剖線I-I’所繪示的剖面示意圖。
10．．．晶片封裝結構
110．．．絕緣層
112．．．導線架
114．．．引腳
114a．．．懸臂部
114b．．．外接部
116．．．晶片座
116a．．．晶片接合部
116b．．．周緣部
117b．．．第二凹部
118．．．晶片
120．．．黏著層
122．．．銲線
124．．．封裝膠體

Claims (12)

  1. 一種晶片封裝結構，包括：一導線架，包括：一晶片座，具有一第一上表面與一下表面，且包括一晶片接合部與一周緣部，該晶片座於該周緣部形成介於該第一上表面與該下表面之間的一第二上表面；多個引腳，配置於該晶片座周圍，各該引腳具有一頂面與一第一底面，且包括一懸臂部與一外接部，該引腳於該懸臂部形成介於該頂面與該第一底面之間的一第二底面，該懸臂部與該外接部連接且自該外接部朝該晶片座延伸；以及一絕緣層，位於該周緣部的該第二上表面上，且連接該些引腳的該些懸臂部與該晶片座；一晶片，配置於該晶片接合部上；多條銲線，分別電性連接該晶片至該些懸臂部；以及一封裝膠體，覆蓋該晶片、該些銲線、該絕緣層與該導線架，其中各該引腳與該晶片接合部之間具有一第一間隙，而相鄰的兩該些引腳之間具有一第二間隙，該絕緣層填滿該第一間隙，而該絕緣層與該封裝膠體填滿該第二間隙。
  2. 如申請專利範圍第1項所述之晶片封裝結構，其中該絕緣層更局部形成於相鄰的該些引腳的該些懸臂部之間。
  3. 如申請專利範圍第1項所述之晶片封裝結構，其中 該絕緣層覆蓋該周緣部及部分該封裝膠體。
  4. 如申請專利範圍第1項所述之晶片封裝結構，其中該周緣部的該第二上表面與該些懸臂部的該第二底面為共平面。
  5. 如申請專利範圍第1項所述之晶片封裝結構，其中該些懸臂部的該第二底面介於該些引腳的該頂面與該周緣部的該第二上表面之間。
  6. 如申請專利範圍第1項所述之晶片封裝結構，其中該封裝膠體暴露出該些外接部的底面。
  7. 一種晶片封裝結構的製作方法，包括：提供一金屬層，該金屬層具有一第一上表面與一第一下表面；圖案化該金屬層的該第一上表面，以定義出一晶片接合部與多個引腳部；形成一絕緣層於該些引腳部與該晶片接合部之間；圖案化該金屬層的該第一下表面，移除該些引腳部下方與該絕緣層下方的部分該金屬層，以定義出多個引腳以及一晶片座，該晶片座與該些引腳構成一導線架，其中該晶片座具有該晶片接合部與一周緣部，該晶片座於該周緣部形成介於該金屬層的該第一上表面與該第一下表面之間的一第二上表面，各該引腳具有一懸臂部與一外接部，該引腳於該懸臂部形成介於該金屬層的該第一上表面與該第一下表面之間的一第二下表面，該懸臂部與該外接部連接且自該外接部朝該晶片座延伸，該絕緣層位於該周緣部的 該第二上表面上，且連接該些懸臂部與該晶片座；將一晶片配置於該晶片接合部上，且藉由多條銲線電性連接該晶片與該些懸臂部；以及形成一封裝膠體，以覆蓋該晶片、該些銲線、該絕緣層與該導線架，其中各該引腳與該晶片接合部之間具有一第一間隙，而相鄰的兩該些引腳之間具有一第二間隙，該絕緣層填滿該第一間隙，而該絕緣層與該封裝膠體填滿該第二間隙。
  8. 如申請專利範圍第7項所述之晶片封裝結構的製作方法，其中該絕緣層更局部形成於相鄰的該些引腳的懸臂部之間。
  9. 如申請專利範圍第7項所述之晶片封裝結構的製作方法，其中該絕緣層覆蓋該周緣部及部分該封裝膠體。
  10. 如申請專利範圍第7項所述之晶片封裝結構的製作方法，其中該周緣部的該第二上表面與該些懸臂部的該第二下表面為共平面。
  11. 如申請專利範圍第7項所述之晶片封裝結構的製作方法，其中該些懸臂部的該第二下表面介於該金屬層的該第一上表面與該周緣部的該第二上表面之間。
  12. 如申請專利範圍第7項所述之晶片封裝結構的製作方法，其中該封裝膠體暴露出該些外接部的底面。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103632979B (zh) * 2012-08-27 2017-04-19 碁鼎科技秦皇岛有限公司 芯片封装基板和结构及其制作方法
KR102052898B1 (ko) * 2013-05-06 2019-12-06 삼성전자주식회사 분산 배치된 비아 플러그들을 포함하는 칩 온 필름 패키지
WO2015092781A1 (en) * 2013-12-19 2015-06-25 Koninklijke Philips N.V. Light emitting device package
TWI562255B (en) * 2015-05-04 2016-12-11 Chipmos Technologies Inc Chip package structure and manufacturing method thereof
JP2017147272A (ja) * 2016-02-15 2017-08-24 ローム株式会社 半導体装置およびその製造方法、ならびに、半導体装置の製造に使用されるリードフレーム中間体
US10707157B2 (en) * 2016-06-15 2020-07-07 Advanced Semiconductor Engineering, Inc. Semiconductor device package
CN108010899A (zh) * 2016-10-31 2018-05-08 长华科技股份有限公司 分离式预成形封装导线架及其制作方法
JP7346372B2 (ja) * 2020-09-08 2023-09-19 株式会社東芝 半導体装置
US11676885B2 (en) * 2021-05-05 2023-06-13 Nxp B.V. Semiconductor device packaging leadframe assembly and method therefor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101697348A (zh) * 2009-10-11 2010-04-21 天水华天科技股份有限公司 一种小载体四面扁平无引脚封装件及其制备方法
CN102117752A (zh) * 2010-10-15 2011-07-06 日月光半导体制造股份有限公司 引脚框架封装结构及其制作方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7226811B1 (en) * 1998-06-10 2007-06-05 Asat Ltd. Process for fabricating a leadless plastic chip carrier
US6635957B2 (en) * 1998-06-10 2003-10-21 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation and die attach pad array
US6585905B1 (en) * 1998-06-10 2003-07-01 Asat Ltd. Leadless plastic chip carrier with partial etch die attach pad
US6989294B1 (en) * 1998-06-10 2006-01-24 Asat, Ltd. Leadless plastic chip carrier with etch back pad singulation
US6448633B1 (en) * 1998-11-20 2002-09-10 Amkor Technology, Inc. Semiconductor package and method of making using leadframe having lead locks to secure leads to encapsulant
TW473951B (en) 2001-01-17 2002-01-21 Siliconware Precision Industries Co Ltd Non-leaded quad flat image sensor package
US6437429B1 (en) * 2001-05-11 2002-08-20 Walsin Advanced Electronics Ltd Semiconductor package with metal pads
US20030006055A1 (en) * 2001-07-05 2003-01-09 Walsin Advanced Electronics Ltd Semiconductor package for fixed surface mounting
SG111919A1 (en) * 2001-08-29 2005-06-29 Micron Technology Inc Packaged microelectronic devices and methods of forming same
JP3606837B2 (ja) 2001-12-19 2005-01-05 株式会社三井ハイテック リードフレームおよびこれを用いた半導体装置
US7425756B2 (en) * 2002-04-30 2008-09-16 Renesas Technology Corp. Semiconductor device and electronic device
US7122406B1 (en) * 2004-01-02 2006-10-17 Gem Services, Inc. Semiconductor device package diepad having features formed by electroplating
JP2006049341A (ja) * 2004-07-30 2006-02-16 Renesas Technology Corp 半導体装置およびその製造方法
JP4860939B2 (ja) * 2005-04-08 2012-01-25 ローム株式会社 半導体装置
JP4857594B2 (ja) * 2005-04-26 2012-01-18 大日本印刷株式会社 回路部材、及び回路部材の製造方法
JP2006318996A (ja) * 2005-05-10 2006-11-24 Matsushita Electric Ind Co Ltd リードフレームおよび樹脂封止型半導体装置
US7772681B2 (en) * 2005-06-30 2010-08-10 Fairchild Semiconductor Corporation Semiconductor die package and method for making the same
US7943431B2 (en) * 2005-12-02 2011-05-17 Unisem (Mauritius) Holdings Limited Leadless semiconductor package and method of manufacture
US20080029855A1 (en) * 2006-08-04 2008-02-07 Yi-Ling Chang Lead Frame and Fabrication Method thereof
US8129742B2 (en) * 2008-03-25 2012-03-06 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader and plated through-hole
JP2010238693A (ja) * 2009-03-30 2010-10-21 Toppan Printing Co Ltd 半導体素子用基板の製造方法および半導体装置
JP2010245417A (ja) * 2009-04-09 2010-10-28 Renesas Electronics Corp 半導体装置およびその製造方法
US8551820B1 (en) * 2009-09-28 2013-10-08 Amkor Technology, Inc. Routable single layer substrate and semiconductor package including same
US20120306065A1 (en) * 2011-06-02 2012-12-06 Texas Instruments Incorporated Semiconductor package with pre-soldered grooves in leads

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101697348A (zh) * 2009-10-11 2010-04-21 天水华天科技股份有限公司 一种小载体四面扁平无引脚封装件及其制备方法
CN102117752A (zh) * 2010-10-15 2011-07-06 日月光半导体制造股份有限公司 引脚框架封装结构及其制作方法

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