DE112006001048T5 - Schaltungsteil, Herstellungsverfahren für Schaltungsteile, Halbleiterbauelement, und Oberflächenlaminatanordnung für ein Schaltungsteil - Google Patents
Schaltungsteil, Herstellungsverfahren für Schaltungsteile, Halbleiterbauelement, und Oberflächenlaminatanordnung für ein Schaltungsteil Download PDFInfo
- Publication number
- DE112006001048T5 DE112006001048T5 DE112006001048T DE112006001048T DE112006001048T5 DE 112006001048 T5 DE112006001048 T5 DE 112006001048T5 DE 112006001048 T DE112006001048 T DE 112006001048T DE 112006001048 T DE112006001048 T DE 112006001048T DE 112006001048 T5 DE112006001048 T5 DE 112006001048T5
- Authority
- DE
- Germany
- Prior art keywords
- outer skin
- circuit part
- rolled copper
- chip
- metallic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 68
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 229920005989 resin Polymers 0.000 claims abstract description 61
- 239000011347 resin Substances 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 58
- 238000007789 sealing Methods 0.000 claims abstract description 32
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 24
- 229910000881 Cu alloy Inorganic materials 0.000 claims abstract description 24
- 229910052802 copper Inorganic materials 0.000 claims abstract description 24
- 239000010949 copper Substances 0.000 claims abstract description 24
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 22
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 14
- 230000003746 surface roughness Effects 0.000 claims description 13
- 230000000873 masking effect Effects 0.000 claims description 12
- 238000010030 laminating Methods 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 229910000679 solder Inorganic materials 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims 2
- 238000000034 method Methods 0.000 description 30
- 238000005530 etching Methods 0.000 description 25
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 23
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 21
- 238000007788 roughening Methods 0.000 description 13
- 150000007524 organic acids Chemical class 0.000 description 9
- 230000001681 protective effect Effects 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000000465 moulding Methods 0.000 description 7
- 238000007747 plating Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 239000010410 layer Substances 0.000 description 6
- 239000004020 conductor Substances 0.000 description 5
- 239000010970 precious metal Substances 0.000 description 5
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 4
- 238000004381 surface treatment Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 239000003822 epoxy resin Substances 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 238000004080 punching Methods 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 238000012549 training Methods 0.000 description 2
- FBOZXECLQNJBKD-ZDUSSCGKSA-N L-methotrexate Chemical compound C=1N=C2N=C(N)N=C(N)C2=NC=1CN(C)C1=CC=C(C(=O)N[C@@H](CCC(O)=O)C(O)=O)C=C1 FBOZXECLQNJBKD-ZDUSSCGKSA-N 0.000 description 1
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical group [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 238000004873 anchoring Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000002788 crimping Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000001376 precipitating effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000010008 shearing Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 239000012756 surface treatment agent Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
- H01L23/49582—Metallic layers on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/3205—Shape
- H01L2224/32057—Shape in side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
- H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/85439—Silver (Ag) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
- H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/85444—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
- H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/85447—Copper (Cu) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
- H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/85463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/85464—Palladium (Pd) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01028—Nickel [Ni]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01057—Lanthanum [La]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01088—Radium [Ra]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
- H01L2924/15747—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/183—Connection portion, e.g. seal
- H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49121—Beam lead frame or beam lead device
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
Schaltungsteil,
das ein Rahmensubstrat aufweist, das durch Bildung eines Musters
einer gewalzten Kupferplatte oder einer gewalzten Kupferlegierungsplatte
ausgebildet ist, wobei ein Chip-Kontaktflächenabschnitt für einen
Halbleiterchip vorgesehen ist, der darauf angebracht werden soll,
und ein Leitungsabschnitt für eine
elektrische Verbindung zum Halbleiterchip vorgesehen ist, wobei
vorgesehen sind:
raue Oberflächen, die als aufgeraute Oberflächen auf oberen und seitlichen Wandseiten des Chip-Kontaktflächenabschnitts und des Leitungsabschnitts vorgesehen sind, wobei
der Chip-Kontaktflächenabschnitt und der Leitungsabschnitt so ausgebildet sind, dass sie in einem Abdichtungsharz vergraben sind, bei welchem die Unterseite des Leitungsabschnitts freiliegt.
raue Oberflächen, die als aufgeraute Oberflächen auf oberen und seitlichen Wandseiten des Chip-Kontaktflächenabschnitts und des Leitungsabschnitts vorgesehen sind, wobei
der Chip-Kontaktflächenabschnitt und der Leitungsabschnitt so ausgebildet sind, dass sie in einem Abdichtungsharz vergraben sind, bei welchem die Unterseite des Leitungsabschnitts freiliegt.
Description
- TECHNISCHES Gebiet
- Die vorliegende Erfindung betrifft unter anderem eine Laminatanordnung für Schaltungsteileoberflächen, und ein Oberflächenbehandlungsverfahren für einen Anschlussrahmen als Schaltungsteil, sowie ein Halbleiterbauelement, welches das Schaltungsteil verwendet, und insbesondere eine Vorgehensweise zur Erhöhung der Haftfestigkeit zwischen einem Anschlussrahmen und einem Abdichtungsharz abhängig von der Art eines Halbleitergehäuses.
- TECHNISCHER HINTERGRUND
- Das Halbleiterbauelement kann ein Halbleitergehäuse mit einer Anordnung sein, die einen Halbleiterchip aufweist, beispielsweise einen IC-Chip oder einen LSI-Chip, angebracht auf einem Anschlussrahmen, und abgedichtet durch ein Isolierharz. Bei derartigen Halbleiterbauelementen haben sich infolge von Fortschritten in Bezug auf hohe Integration und Miniaturisierung deren Gehäuseanordnungen entwickelt zu derartigen Arten, die eine externe Leitung aufweisen, die aus einer Seitenwand eins Harzgehäuses vorsteht, wie bei einem SOJ (J-Leitungsgehäuse mit kleinen Außenabmessungen) und einem QFP (quadratisches, flaches Gehäuse), bis zu solchen Arten, bei denen eine äußere Leitung zum Freiliegen an der Rückseite eines Harzgehäuses vergraben ist, ohne nach außen vorzustehen, und die dünn sind, und eine kleine Implementierungsfläche benötigen, beispielsweise bei QFN (quadratisches, flaches, keine Leitungen aufweisendes Gehäuse) und SON (Gehäuse ohne Leitungen mit kleinen Außenabmessungen).
- Als Anschlussrahmen sind jene bekannt (beispielsweise
japanische Patentanmeldungs-Offenlegungsveröffentlichung Nr. 11-40720 1 ); Patentdokument 1), die einen solchen Aufbau aufweisen, dass bei einem Rahmensubstrat, das durch ein Isolierharz abgedichtet ist, dessen Oberflächen zum Aufrauen behandelt sind, und eine Schicht aus Nickel (Ni) und eine Schicht aus Palladium (Pd) in dieser Reihenfolge, auf die Oberflächen durch ein Plattierungsverfahren auflaminiert sind. Als Verfahren für den Aufrauvorgang werden Substratoberflächen von Anschlussrahmen chemisch durch eine Ätzlösung eines Systems mit einer organischen Säure poliert. - Als andere bekannte Anschlussrahmen gibt es jene (beispielsweise
japanische Patentanmeldungs-Offenlegungsveröffentlichung Nr. 2004-349497 3 ); Patentdokument 2), bei welchen Rahmensubstratoberflächen mit einer plattierten Nickel-Außenhaut abgedeckt sind, die an der Vorderseite aufgeraut ist. Die Ausbildung einer derartigen aufgerauten Ni-Außenhaut wird durch Einstellung einer Bedingung des Plattierungsverfahrens ermöglicht. - Daher wird die Kombination der Ausbildung einer plattierten Ni-Außenhaut über der Oberfläche eines Anschlussrahmens und der Bereitstellung von Pd oder Au, die dort aufplattiert sind, in weitem Maße eingesetzt, um Herstellungsprozesse zu vereinfachen, und bei Umwelt orientierten Prozessen, bei denen kein Pb eingesetzt werden soll.
- Weiterhin gibt es als Schaltungsteile, die in engen Kontakt mit einem Isolierharz versetzt werden sollen, unter anderem über Anschlussrahmen hinaus, beispielsweise Leiterplatten oder Sammelschienen von Verbindern, die in einem Stromanschlusskasten zur Verteilung einer Fahrzeugstromversorgung an beim Fahrzeug vorgesehenen Zusatzgeräten einsetzbar sind.
- BESCHREIBUNG DER ERFINDUNG
- Die Ätzlösung eines Systems mit einer organischen Säure bei dem voranstehend geschilderten Patentdokument 1 ist zwar wirksam bei einer Kupferoberfläche, die durch ein Plattierungsverfahren hergestellt wird, jedoch wenig wirksam zum Aufrauen von Oberflächen einer gewalzten Kupferplatte, die ein Substrat eines Anschlussrahmens bildet, was zu einem Problem führt. Bei der Behandlung mit einer Ätzlösung eines Systems mit einer organischen Säure weist tatsächlich die Oberfläche eines gewalzten Kupfersubstrats eine erhöhte Oberflächenrauigkeit auf, mit einem Oberflächenprofil, das nicht nadelförmig ist. Bei Anschlussrahmen, die zum Aufrauen mit einer Ätzlösung eines Systems mit einer organischen Säure behandelt wurden, war es daher schwierig, einen wesentlichen Effekt in Bezug auf das Anhaften an einem Isolierharz zu erwarten, welches ein Gehäuse bildet. Weiterhin benötigt das Aufrauen der Oberfläche mit einer Ätzlösung eines Systems mit einer organischen Säure eine Ätzung mit einer Tiefe von 3 μm gegenüber der Kupferoberfläche, um eine Oberflächenrauigkeit (Ra) von 0,15 μm zu erzielen, und muss eine tiefere Ätzung für eine stärkere Oberflächenrauigkeit durchgeführt werden. Ein derartiges Behandlungsverfahren benötigt daher viel Zeit für die Ätzung, und konnte nicht dazu angepasst werden, in der Praxis einen Anschlussrahmen herzustellen.
- Das voranstehend geschilderte Patentdokument 2 beschreibt ein Plattierungsverfahren, durch welches eine an der Oberfläche aufgeraute Ni-Außenhaut ausgebildet wird, jedoch muss bei einem derartigen Verfahren die Ni-Außenhaut dick sein, um die Oberflächenrauigkeit zu erhöhen, die gleich 1 μm oder größer sein sollte, um einen stabilen Effekt hervorzurufen. Jüngere Trends verfolgen jedoch eine dünne, metallische Außenhaut, und es ist eine Dicke der Ni-Außenhaut von etwa 5 μm wünschenswert.
- In diesem Zusammenhang wird darauf hingewiesen, dass bei Anschlussrahmen, die bei Halbleiterbauelementen einer derartigen Art eingesetzt werden, die dünn ist und eine kleine Implementierungsfläche aufweist, etwa QFN oder SON, eine untere Oberfläche einer äußeren Leitung an der Unterseite eines Harzgehäuses freiliegt, was zu einer kleineren, sich ergebenden Kontaktfläche zwischen der äußeren Leitung und einem Isolierharz führt. Daher ist es erforderlich, eine erhöhte Haftfestigkeit zwischen dem Anschlussrahmen und dem Isolierharz zur Verfügung zu stellen. In den letzten Jahren wurde ein erhöhtes Bedürfnis nach Halbleiterbauelementen festgestellt, die für den Einsatz bei Fahrzeugen geeignet sind, wobei bei derartigen Einsätzen Schwingungen und Temperaturschwankungen auftreten, was dazu führt, dass eine höhere Haftfestigkeit zwischen einem Anschlussrahmen und einem Isolierharz als bislang erforderlich ist.
- Weiterhin sollten Anschlussrahmen angepasst an die Art des Gehäuses sein, wobei unter anderem jene Bereiche innerer Leitungen berücksichtigt werden müssen, bei denen Drahtbonden vorgenommen wird, und jene Bereiche äußerer Leitungen, die an eine Leiterplatte zur Implementierung (Leiterplatte mit einer gedruckten Schaltung) angelötet werden sollen.
- Daher besteht ein Hauptvorteil der vorliegenden Erfindung in der Bereitstellung eines Anschlussrahmens, der eine Erhöhung der Haftfestigkeit an einem Dichtungsharz ermöglicht, und in der Bereitstellung eines Herstellungsverfahrens für diesen, sowie eines Halbleiterbauelements.
- Ein weiterer Vorteil der vorliegenden Erfindung besteht in der Bereitstellung eines Anschlussrahmens, der bei Gehäusetypen wie etwa QFN oder SON einsetzbar ist, und eines zugehörigen Herstellungsverfahrens, sowie eines Halbleiterbauelements.
- Ein noch weiterer Vorteil der vorliegenden Erfindung besteht in der Bereitstellung einer Oberflächenlaminatanordnung für ein Schaltungsteil, welche eine Erhöhung der Haftfestigkeit an einem Dichtungsharz ermöglicht.
- Gemäß einem ersten Aspekt der vorliegenden Erfindung weist ein Schaltungsteil ein Rahmensubstrat auf, das durch Ausbildung eines Musters einer gewalzten Kupferplatte oder einer gewalzten Kupferlegierungsplatte mit einem Chip-Kontaktflächenabschnitt versehen ist, der eine Oberfläche für einen darauf anzubringenden Halbleiterchip aufweist, und einen Leitungsabschnitt für die elektrische Verbindung mit dem Halbleiterchip, wobei raue Oberflächen an oberen und seitlichen Wandoberflächen des Chip-Kontaktflächenabschnitts und des Leitungsabschnitts vorgesehen sind, und der Chip- Kontaktflächenabschnitt und der Leiterabschnitt als glatte Oberflächen ausgebildete untere Oberflächen aufweisen, und so ausgebildet sind, dass sie in einem Dichtungsharz vergraben werden, wobei eine Unterseite des Leitungsabschnitts freiliegt.
- Gemäß einem zweiten Aspekt der vorliegenden Erfindung weist ein Schaltungsteil ein Rahmensubstrat auf, das durch Bildung eines Musters bei einer gewalzten Kupferplatte oder einer gewalzten Kupferlegierungsplatte ausgebildet ist, mit einem Chip-Kontaktflächenabschnitt für einen darauf anzubringenden Halbleiterchip, und einen Leitungsabschnitt für eine elektrische Verbindung mit dem Halbleiterchip, wobei glatte Oberflächen als ein Abschnitt an einer Oberseite des Chip-Kontaktflächenabschnitts und ein Abschnitt an der Oberseite des Leitungsabschnitts vorgesehen sind, der mit einem Bondierungsdraht verbunden werden soll, Außenhäute aus Metall auf die glatten Oberflächen auflaminiert sind, und raue Oberflächen auf Bereichen mit Ausnahme der Unterseiten des Chip-Kontaktflächenabschnitts und des Leitungsabschnitts und Bereichen vorgesehen sind, in welchen die metallischen Außenhäute vorgesehen sind.
- Weiterhin können jene Abschnitte des Schaltungsteils, die in Kontakt mit einer Harzdichtungsform versetzt werden sollen, als glatte Oberflächen ausgebildet sein.
- Es wird darauf hingewiesen, dass bei der vorliegenden Erfindung die voranstehend erwähnten, rauen Oberflächen vorzugsweise eine Oberflächenrauigkeit (Ra) von 0,3 μm oder mehr aufweisen können, und eine laminierte Außenhaut aus Metall vorzugsweise eine Ni-Außenhaut mit einer Dicke innerhalb eines Bereiches von 0,5 bis 2 μm sein kann, eine Pd-Außenhaut mit einer Dicke innerhalb eines Bereiches von 0,005 bis 0,2 μm, und eine Au-Außenhaut mit einer Dicke innerhalb eines Bereiches von 0,003 bis 0,01 μm, beim Zusammenlaminieren in dieser Reihenfolge. Die voranstehend erwähnten, rauen Oberflächen können vorzugsweise dadurch ausgebildet werden, dass eine Behandlung mit einer Mikroätzlösung erfolgt, welche Wasserstoffperoxid und Schwefelsäure als Bestandteile aufweist. Hierbei ist mit der Mikroätzlösung ein Oberflächenbehandlungsmittel gemeint, das zum geringfügigen Auflösen einer Metalloberfläche angepasst ist, um eine raue Oberfläche auszubilden, welche kleine Welligkeiten aufweist.
- Gemäß einem dritten Aspekt der vorliegenden Erfindung umfasst ein Herstellungsverfahren für Schaltungsteile die Schritte, ein Rahmensubstrat mit einem Chip-Kontaktflächenabschnitt und einem Leitungsabschnitt auszubilden, durch Bildung eines Musters bei einer gewalzten Kupferplatte oder einer gewalzten Kupferlegierungsplatte, Aufrauen oberer Oberflächen und seitlicher Wandoberflächen des Rahmensubstrats, unter Verwendung einer Mikroätzlösung, welche Wasserstoffperoxid und Schwefelsäure als Bestandteile aufweist, mit einem Maskierungsmaterial, welches untere Oberflächen des Rahmensubstrats abdeckt, wobei nach dem Entfernen des Maskierungsmaterials metallische Außenhäute vorhanden sind, die auf vorderseitige Oberflächen des Rahmensubstrats auflaminiert sind.
- Gemäß einem vierten Aspekt der vorliegenden Erfindung umfasst ein Herstellungsverfahren für Schaltungsteile die Schritte, ein Rahmensubstrat mit einem Chip-Kontaktflächenabschnitt und einem Leitungsabschnitt auszubilden, durch Bildung eines Musters bei einer gewalzten Kupferplatte oder einer gewalzten Kupferlegierungsplatte, Laminieren metallischer Außenhäute auf eine obere Oberfläche des Chip-Kontaktflächenabschnitts, und auf einen Endabschnitt des Leitungsabschnitts, der mit einem Bondierungsdraht verbunden werden soll, Bearbeitung des Rahmensubstrats durch Aufrauen der Oberfläche unter Verwendung einer Mikroätzlösung, welche Wasserstoffperoxid und Schwefelsäure als Hauptbestandteile enthält, mit einem Maskierungsmaterial, das untere Oberflächen des Rahmensubstrats abdeckt, und Entfernen des Maskierungsmaterials.
- Die metallischen Außenhäute, die auf die obere Oberfläche des Chip-Kontaktflächenabschnitts und auf den Abschnitt des Leitungsabschnitts auflaminiert werden, der mit dem Bondierungsdraht verbunden werden soll, können vorzugsweise jeweils als eine Ag-Außenhaut innerhalb eines Bereiches von 2 bis 15 μm ausgebildet sein, oder als metallische Außenhaut, die eine Ni-Außenhaut und eine Pd-Außenhaut aufweist, die in dieser Reihenfolge auf das Rahmensubstrat auflaminiert sind.
- Gemäß einem fünften Aspekt der vorliegenden Erfindung weist ein Halbleiterbauelement ein Schaltungsteil auf, das aus einer gewalzten Kupferplatte oder einer gewalzten Kupferlegierungsplatte besteht, und einen Chip-Kontaktflächenabschnitt und einen Leitungsabschnitt aufweist, raue Oberflächen, die auf oberen und seitlichen Wandseiten des Chip-Kontaktflächenabschnitts und des Leitungsabschnitts vorgesehen sind, glatte Oberflächen als untere Oberflächen des Chip-Kontaktflächenabschnitts und des Leitungsabschnitts, und metallische Außenhäute, die auf den Oberflächen vorgesehen sind, einen Halbleiterchip, der an einer Oberseite des Chip-Kontaktflächenabschnitts angebracht ist, einen Bondierungsdraht, welcher den Halbleiterchip und den Leitungsabschnitt verbindet, und ein elektrisch isolierendes Abdichtungsharz, das so ausgebildet ist, dass in ihm das Schaltungsteil, der Halbleiterchip, und der Bondierungsdraht abgedichtet ist, wobei die Unterseite des Leitungsabschnitts freiliegt.
- Gemäß einem sechsten Aspekt der vorliegenden Erfindung weist ein Halbleiterbauelement ein Schaltungsteil auf, das aus einer gewalzten Kupferplatte oder einer gewalzten Kupferlegierungsplatte besteht, wobei ein Chip-Kontaktflächenabschnitt und ein Leitungsabschnitt vorgesehen sind, glatte Oberflächen als obere Oberfläche des Chip-Kontaktflächenabschnitts und ein Abschnitt einer Vorderseitenoberfläche des Leitungsabschnitts, zum Verbinden mit einem Bondierungsdraht, metallische Außenhäute, die auf die glatten Oberflächen auflaminiert sind, und raue Oberflächen, die auf Bereichen mit Ausnahme von Rückseiten des Chip-Kontaktflächenabschnitts und des Leitungsabschnitts und von Bereichen vorgesehen sind, bei welchen die metallischen Außenhäute vorgesehen sind, einen Halbleiterchip, der an der Oberseite des Chip-Kontaktflächenabschnitts angebracht ist, wobei der Bondierungsdraht den Halbleiterchip und den Leitungsabschnitt verbindet, und ein elektrisch isolierendes Abdichtungsharz, das so ausgebildet ist, dass in ihm das Schaltungsteil, der Halbleiterchip, und der Bondierungsdraht abgedichtet sind, wobei eine untere Seite des Leitungsabschnitts freiliegt.
- Gemäß einem siebten Aspekt der vorliegenden Erfindung weist eine Oberflächenlaminatanordnung für ein Schaltungsteil, zur Verbindung mit einem Isolierharz, eine raue Oberfläche auf, die an einer Vorderseite eines leitfähigen Substrats vorgesehen ist, das aus einer gewalzten Kupferplatte oder einer gewalzten Kupferlegierungsplatte besteht, mit einer Oberflächenrauigkeit (Ra) von 0,3 μm oder mehr, und eine Ni-Außenhaut und eine Pd-Außenhaut, die in dieser Reihenfolge auf die raue Oberfläche auflaminiert sind, wobei die Ni Außenhaut eine Dicke innerhalb eines Bereiches von 0,5 bis 2 μm aufweist, und die Pd-Außenhaut eine Dicke innerhalb eines Bereiches von 0,005 bis 0,2 μm aufweist.
- KURZBESCHREIBUNG DER ZEICHNUNGEN
-
1 ist eine Aufsicht auf einen Anschlussrahmen gemäß einer ersten Ausführungsform der vorliegenden Erfindung. -
2 ist eine Schnittansicht, welche einen Prozess eines Herstellungsverfahrens für den Leiterrahmen gemäß der ersten Ausführungsform der vorliegenden Erfindung erläutert. -
3 ist eine Schnittansicht, die einen Prozess des Herstellungsverfahrens des Anschlussrahmens gemäß der ersten Ausführungsform der vorliegenden Erfindung erläutert. -
4 ist eine Schnittansicht, die einen Prozess des Herstellungsverfahrens für den Anschlussrahmen gemäß der ersten Ausführungsform der vorliegenden Erfindung erläutert. -
5 ist eine Schnittansicht, die einen Prozess des Herstellungsverfahrens für den Anschlussrahmen gemäß der ersten Ausführungsform der vorliegenden Erfindung erläutert. -
6 ist eine Schnittansicht, die einen Prozess des Herstellungsverfahrens für den Anschlussrahmen gemäß der ersten Ausführungsform der vorliegenden Erfindung erläutert. -
7 ist eine Schnittansicht, die einen Prozess eines Herstellungsverfahrens für ein Halbleiterbauelement gemäß der ersten Ausführungsform der vorliegenden Erfindung erläutert. -
8 ist eine Schnittansicht, die einen Prozess des Herstellungsverfahrens für das Halbleiterbauelement gemäß der ersten Ausführungsform der vorliegenden Erfindung erläutert. -
9 ist eine Schnittansicht des Halbleiterbauelements gemäß der ersten Ausführungsform der vorliegenden Erfindung. -
10 ist eine vergrößerte Schnittansicht eines aufgerauten Abschnitts eines Anschlussrahmens gemäß einer Ausführungsform der vorliegenden Erfindung. -
11 ist eine Perspektivansicht, die eine Ansicht eines Haftfestigkeitstests zeigt. -
12(a) bis (d) sind Schnittansichten, die eine Abfolge von Herstellungsprozessen für einen Anschlussrahmen gemäß einer zweiten Ausführungsform der vorliegenden Erfindung erläutern. -
13(a) bis (d) sind Schnittansichten, die eine Abfolge von Herstellungsprozessen für ein Halbleiterbauelement gemäß der zweiten Ausführungsform der vorliegenden Erfindung erläutern. -
14 ist eine vergrößerte Schnittansicht eines aufgerauten Abschnitts eines Anschlussrahmens gemäß einer anderen Ausführungsform der vorliegenden Erfindung. -
15(a) bis (e) sind Schnittansichten, die eine Abfolge von Herstellungsprozessen für einen Anschlussrahmen gemäß einer dritten Ausführungsform der vorliegenden Erfindung erläutern. -
16(a) bis (e) sind Schnittansichten, die eine Abfolge von Herstellungsprozessen für ein Halbleiterbauelement gemäß der dritten Ausführungsform der vorliegenden Erfindung erläutern. - BESTE ART UND WEISE ZUR AUSFÜHRUNG DER ERFINDUNG
- Unter Bezugnahme auf die Zeichnungen werden im einzelnen Schaltungsteile, Herstellungsverfahren für Schaltungsteile, Halbleiterbauelemente, und Oberflächenlaminatanordnungen für Schaltungsteile gemäß Ausführungsformen der vorliegenden Erfindung erläutert. Es wird darauf hingewiesen, dass die Zeichnungen schematisch sind, und in Bezug auf jeweilige Materialschichten, deren Dicken, deren Verhältnis, usw. von den tatsächlichen Verhältnissen verschieden sind. Bestimmte Angaben in Bezug auf die Dicke und die Abmessungen sollten daher unter Berücksichtigung der folgenden Beschreibung betrachtet werden. Weiterhin können selbstverständlich die Zeichnungen auch derartige Teile enthalten, die sich voneinander in Bezug auf die Beziehung der Abmessungen oder das Verhältnis unterscheiden.
- [Erste Ausführungsform]
- Die
1 bis9 zeigen eine erste Ausführungsform der vorliegenden Erfindung.1 ist eine Aufsicht auf einen Anschlussrahmen, und die2 bis9 erläutern Prozesse bei einem Herstellungsverfahren für den Anschlussrahmen, sowie für ein Halbleiterbauelement, in Bezug auf einen Schnitt A-A von1 . - (Ausbildung des Anschlussrahmens)
- Bei der vorliegenden Ausführungsform wird ein Anschlussrahmen
1 in Form eines Rahmensubstrats2 als eine gewalzte Kupferplatte oder eine gewalzte Kupferlegierungsplatte in Form eines länglichen Bands hergestellt, das etwa durch Ätzen oder Stanzen mit einem Werkzeug mit einem Muster versehen wird, so dass mehrere aufeinanderfolgende Einheitsmuster vorhanden sind. Es wird darauf hingewiesen, dass1 ein einzelnes Einheitsmuster in dem Anschlussrahmen1 zeigt. - Wie aus
1 hervorgeht, weist das Einheitsmuster des Anschlussrahmens1 einen Chip-Kontaktflächenabschnitt3 auf, der in einem zentralen Bereich mit Rechteckform für darauf anzubringenden Halbleiterchip ausgebildet ist, eine Gruppe von Leitungsabschnitten8 , die so ausgebildet sind, dass sie den Chip-Kontaktflächenabschnitt3 umgeben, eine Gruppe von Verbindungsgliedern6 , welche den Chip-Kontaktflächenabschnitt3 mit dem Rahmensubstrat2 verbinden, und eine Gruppe von Verbindungsgliedern7 , welche seitlich Leitungsabschnitte8 miteinander verbinden. Diese Leitungsabschnitte8 weisen derartige Abmessungen auf, dass sie nicht aus einer seitlichen Wand eines Abdichtungsharzes15 vorstehen, wie dies noch erläutert wird. Es wird darauf hingewiesen, dass die vorliegende Ausführungsform, bei welcher Verbindungsglieder7 vorgesehen sind, welche seitlich Leitungsabschnitte8 verbinden, so abgeändert werden kann, dass Verbindungsglieder7 weggelassen werden, zur Ausbildung eines derartigen Musters, welches Leitungsabschnitte8 aufweist, die von einem äußeren Rahmenteil des Rahmens2 zum Umfang des Chip-Kontaktflächenabschnitts3 verlaufen. - Bei dem Anschlussrahmen
1 gemäß der vorliegenden Erfindung werden obere Oberflächen (Oberflächen an jener Seite, auf welche ein Halbleiterchip angebracht werden soll) sowie seitliche Wandoberflächen so behandelt, dass sie aufgeraut werden, unter Verwendung einer Mikroätzlösung, welche Wasserstoffperoxid und Schwefelsäure als Hauptbestandteile aufweist, zur Bereitstellung rauer Oberflächen3A und3B sowie8A und8B , wie in den4 und5 gezeigt. Bei diesen rauen Oberflächen3A ,3B sowie8A ,8B ist die Oberflächenrauigkeit (Ra) auf den Bereich von innerhalb 0,3 μm oder mehr eingestellt, und verlaufen deren Oberflächenprofile wellenförmig, mit nadelförmigen Vorsprüngen. Das Rahmensubstrat2 weist untere Oberflächen (Oberflächen an der Seite entgegengesetzt zur Seite der Anbringung des Halbleiterchips) auf, die als glatte Oberflächen ausgebildet sind. - Weiterhin sind, wie in
6 gezeigt, metallische Außenhäute10 auf Oberflächen des Rahmensubstrats2 aufplattiert, einschließlich der Chip-Kontaktflächenabschnitte3 , der Leitungsabschnitte8 , usw. Es wird darauf hingewiesen, dass bei der vorliegenden Ausführungsform, wie in10 gezeigt, jede metallische Außenhaut10 aus einer Ni-Außenhaut17 und einer Pd-Außenhaut18 besteht, die in dieser Reihenfolge auf Oberflächen des Rahmensubstrats2 auflaminiert sind. Weiterhin ist die Dicke auf innerhalb eines Bereiches von 0,5 bis 2 μm für die Ni-Außenhaut17 eingestellt, und auf innerhalb eines Bereiches von 0,0055 bis 0,2 μm für die Pd-Außenhaut18 . Weiterhin wird darauf hingewiesen, dass die Pd-Außenhaut18 eine metallische Schicht ist, die gute Eigenschaften für Verbindungen mit einem Bondierungsdraht und Lötpaste aufweist, was es ermöglicht, eine Drahtbondierung zum Anschluss eines Bondierungsdrahts13 wie in7 gezeigt durchzuführen, und ein Anlöten an eine nicht dargestellte Leiterplatte zum Implementieren (eine Leiterplatte mit einer gedruckten Schaltung). - Bei einer derartigen Ausbildung des Anschlussrahmens
1 wird für raue Oberflächen3A ,3B sowie8A ,8B die Oberflächenrauigkeit (Ra) auf einen Bereich von 0,3 μm oder mehr eingestellt, und werden Bereiche für die Dicke sowohl der Ni-Außenhaut17 als auch der Pd-Außenhaut18 , welche jede metallische Außenhaut10 bilden, eingestellt, wodurch eine sichere Ausbildung nadelförmiger Vorsprünge auf Oberflächen sichergestellt wird, die mit metallischen Außenhäuten10 beschichtet sind, ohne die Oberflächenprofile der rauen Oberflächen3A ,3B sowie8A ,8B zu unterbrechen. Wenn der Anschlussrahmen1 mit einem Harz abgedichtet wird, können daher kleine Vorsprünge, die bei der metallischen Außenhaut10 vorhanden sind, Verankerungseffekte zeigen, zum Eingraben in das Dichtungsharz. - (Herstellungsverfahren für einen Anschlussrahmen)
- Als nächstes erfolgt unter Bezugnahme auf die
2 bis6 eine Beschreibung eines Herstellungsverfahrens für einen Anschlussrahmen gemäß der vorliegenden Erfindung. - Bei dieser Ausführungsform wird zuerst ein Rahmensubstrat
2 zur Verfügung gestellt, welches mit Oberflächenkontaktabschnitten3 versehen ist, mit Leitungsabschnitten8 , usw., wie in2 gezeigt. Als Rahmensubstrat2 (eine gewalzte Kupferlegierungsplatte) kann als das einzusetzende Material beispielsweise eine Ni-Kupferlegierung mit niedrigem Zinngehalt MF202 von Mitsubishi Metex eingesetzt werden. - Weiterhin weist, wie in
3 gezeigt, das Rahmensubstrat2 einen Schutzfilm9 auf, der als Maskierungsmaterial auf dessen Unterseite (eine Hauptseite) auflaminiert ist. Dann erfolgt bei jenen Abschnitten des Rahmensubstrats2 , die nicht durch den Schutzfilm9 abgedeckt sind, eine Mikroätzung über annähernd 90 Sekunden, durch Eintauchen in eine Mikroätzlösung, welche Wasserstoffperoxid und Schwefelsäure als Hauptbestandteile enthält, zur Ausbildung derartiger rauer Oberflächen3A ,3B sowie8A ,8B , wie sie in4 gezeigt sind. Diese rauen Oberflächen3A ,3B sowie8A ,8B weisen Oberflächenprofile auf, die eine Welligkeit entsprechend abgelagerter Nadeln oder Ausfällungsnadeln aufweisen. Eine derartige Aufraubehandlung führte zu einer Stärke der Ätzung von 2 μm, einer Oberflächenrauigkeit (Ra) von 0,33 μm, und einem S-Verhältnis von 2,08 auf den rauen Oberflächen3A ,3B sowie8A ,8B . Es wird darauf hingewiesen, dass die Stärke der Ätzung als mittlere Eindringtiefe der Ätzung zu verstehen ist. Das S-Verhältnis gibt einen Wert einer Oberfläche einer welligen Oberfläche an, geteilt durch eine Fläche einer Ebene im Messbereich. - Dann wird, wie in
5 gezeigt, der Schutzfilm (das Maskierungsmaterial) abgetrennt, und werden derartige metallische Außenhäute10 wie in6 gezeigt ausgebildet. Es wird darauf hingewiesen, dass die metallischen Außenhäute10 , die jeweils aus einer Ni-Außenhaut17 und einer Pd-Außenhaut18 bestehen, in dieser Reihenfolge auf die Oberflächen des Rahmensubstrats2 auflaminiert sind, wie geschildert. Weiterhin wird darauf hingewiesen, dass das Verfahren zur Ausbildung der metallischen Außenhaut10 ein wohlbekanntes Verfahren sein kann, beispielsweise stromloses Plattieren. Hierbei wird das Wachstum der metallischen Außenhaut so gesteuert, dass die Ni-Außenhaut17 eine Dicke innerhalb des Bereiches von 0,5 bis 2 μm aufweist, und die Pd-Außenhaut18 eine Dicke innerhalb eines Bereiches von 0,005 bis 0,2 μm aufweist. Auf diese Weise ist die Herstellung eines Anschlussrahmens beendet. - Gemäß der vorliegenden Ausführungsform kann das Herstellungsverfahren für einen Anschlussrahmen eine kürzere Ätzzeit aufweisen, und eine erhöhte Produktivität. Weiterhin ermöglichen dünne, metallische Außenhäute
10 einen verringerten Verbrauch einer teuren Plattierungslösung. - Als nächstes erfolgt eine Beschreibung eines Herstellungsverfahrens für ein Halbleiterbauelement, sowie der Ausbildung des Halbleiterbauelements, unter Bezugnahme auf die
7 bis9 . - Wie in
7 gezeigt, wird ein Halbleiterchip11 über ein Pastenmittel12 auf einer oberen Oberfläche eines Chip-Kontaktflächenabschnitts eines Leiterrahmens1 angebracht, der durch das voranstehend geschilderte Herstellungsverfahren hergestellt wurde. Dann werden durch Drahtbondieren Leitungsabschnitte8 durch Sondieren von Drähten13 an ihren distalen Enden mit entsprechenden Elektroden des Halbleiterchips11 verbunden. Weiterhin weist, wie in8 gezeigt, der Anschlussrahmen1 einen Schutzfilm14 zum Verhindern eines Ausleckens von Harz auf, der an dessen Unterseite anlaminiert ist, und ist die gesamte Anordnung mit einem Abdichtungsharz15 ausgeformt, das beispielsweise ein Epoxyharz ist. Dann wird die Kombination aus dem Dichtungsharz15 und dem Anschlussrahmen1 auf eine gewünschte Form geschnitten, wodurch ein derartiges Halbleiterbauelement (Halbleitergehäuse)16 fertig gestellt wird, wie es in9 gezeigt ist. - Bei dem Halbleiterbauelement
16 gemäß dieser Ausführungsform liegen untere Oberflächen des Chip-Kontaktflächenabschnitts3 und der Leitungsabschnitte8 nach unterhalb des Abdichtungsharzes15 frei. Freiliegende Leitungsabschnitte8 werden jeweils durch Anlöten an ein Ende einer nicht dargestellten Leiterplatte zur Implementierung (eine Leiterplatte mit einer gedruckten Schaltung) verbunden. - Bei einer derartigen Ausbildung des Halbleiterbauelements
16 , bei welchem Vorderseitenoberflächen des Chip-Kontaktflächenabschnitts3 und der Leiterabschnitte8 aufgeraut sind, mit Ausnahme unterer Oberflächen, ist deren Haftfestigkeit an dem Abdichtungsharz15 hoch, wodurch ermöglicht wird, eine Standfestigkeit gegenüber Schwingungen und Temperaturschwankungen zu erzielen. - Als nächstes erfolgt eine Beschreibung eines Vergleichs zwischen dem Fall einer Aufrauungsbehandlung bei einer gewalzten Kupferlegierungsplatte gemäß der vorliegenden Erfindung, und einem Fall der Behandlung in einem System mit einer organischen Säure.
- In der nachstehenden Tabelle 1 sind Kombinationen der Stärke der Ätzung, der Oberflächenrauigkeit (Ra), des S-Verhältnisses, und der Ätzzeit bei einem Beispiel für die Oberflächenbehandlung unter Verwendung einer Mikroätzlösung, welche Wasserstoffperoxid und Schwefelsäure als Hauptbestandteile gemäß der vorliegenden Erfindung aufweist, angegeben, sowie Vergleichsbeispiele, bei denen ein System mit einer organischen Säure (bei welchem CZ8100® eingesetzt wird) wie in der Vergangenheit eingesetzt wird. Die Vergleichsbeispiele sind für Stärken der Ätzung von 1 μm, 2 μm, und 3 μm angegeben. (Tabelle 1)
Behandlungs- Lösung Wasserstoffperoxid + Schwefelsäure Vergleichsbeispiele mit einem System einer organischen Säure (C28100) Stärke der Ätzung 2 μm 1 μm 2 μm 3 μm Rauigkeit (Ra) 0,33 μm 0,085 μm 0,105 μm 0,152 μm S-Verhältnis 2,08 1,11 1,13 1,20 Ätzzeit annähernd 1,5 min annähernd 3 min annähernd 6 min annähernd 9 min - Aus den Vergleichsbeispielen in der voranstehenden Tabelle 1 geht hervor, dass der Einsatz eines Systems mit einer organischen Säure eine Ätzung mit einer Tiefe von 3 μm benötigt, um eine Rauigkeit von 0,15 μm zu erzielen. Daraus geht hervor, dass es zur Erzielung einer höheren Rauigkeit erforderlich ist, eine tiefere Ätzung durchzuführen, wobei Zeit für die Ätzung benötigt wird, was dazu führt, dass dies nicht den Anforderungen an die Erzeugung eines Anschlussrahmens in der Praxis entspricht. Im Gegensatz hierzu wird bei einer Oberflächenbehandlung gemäß der vorliegenden Ausführungsform ermöglicht, eine Oberflächenrauigkeit zu erzielen, die das Doppelte oder mehr im Vergleich zum Vergleichsbeispiel beträgt, durch eine Ätzungstiefe von 2 μm. Bei der vorliegenden Ausführungsform wird die Oberflächenbehandlung unter Verwendung einer Mikroätzlösung durchgeführt, welche Wasserstoffperoxid und Schwefelsäure als Hauptbestandteile aufweist, wodurch ermöglicht wird, eine Oberflächenausbildung mit kleinen, nadelförmigen Welligkeiten zu erzeugen. Von dieser Ausbildung wird angenommen, dass sie einen stärkeren Verankerungseffekt erzielt, als aus einer numerischen Angabe der Parameter erwartet werden könnte.
- Zur Messung der Haftfestigkeit an einem Abdichtungsharz bei der vorliegenden Ausführungsform wurde eine derartige Becherabscherungsfestigkeit gemessen, wie dies in
11 dargestellt ist. Auf einer gewalzten Kupferlegierungsplatte aus einer Kupferlegierung (MF202) wurde eine metallische Außenhaut wie voranstehend geschildert ausgebildet, und wurde ein Versetzungsverhinderungsprozess durchgeführt, wodurch ein Haftungsfestigkeitstestteil20 hergestellt wurde. Dieses Haftungsfestigkeitstestteil20 wurde einmal auf 220 °C über 60 Sekunden auf einer heißen Platte erwärmt, und dann zusätzlich auf 220 °C über 60 Sekunden auf der heißen Platte, und dann auf 240 °C 80 Sekunden lang auf der heißen Platte. Zum Ausformen wurde eine Erwärmung unter einem Druck von 125 kg/cm2 bei 175 °C über 120 Sekunden durchgeführt. Dann wurde eine zusätzliche Erwärmung 5 Stunden lang bei 175 °C durchgeführt, wodurch ein Epoxyharz21 ausgehärtet wurde. - Auf dieses ausgeformte Epoxyharz
21 und das Haftfestigkeitstestteil20 wurde eine Belastung in Richtung eines in11 dargestellten Pfeils ausgeübt, und die Belastung beim Trennen wurde durch die Fläche der Verbindungsoberfläche geteilt, um eine Belastung (kN/cm2) pro Flächeneinheit zu bestimmen. - Daher ergaben sich die folgenden Werte als Werte für die Scherfestigkeit, die bestätigten, dass ein Aufrauungsvorgang gemäß der vorliegenden Erfindung einen Verstärkungseffekt in Bezug auf die Haftfestigkeit des Abdichtungsharzes hat.
- (1) 0,04 kN/cm2 für keine Aufrauung
- (2) 0,42 kN/cm2 für Aufrauung oder einen Antikorrosionsprozess
- (3) 0,54 kN/cm2 für einen Antikorrosionsprozess mit einem Mitglied der Silangruppe
- [Zweite Ausführungsform]
- Als nächstes erfolgt die Beschreibung einer zweiten Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die
12 und13 . Es wird darauf hingewiesen, dass bei dieser Ausführungsform gleiche Teile wie bei der ersten Ausführungsform mit gleichen Bezugszeichen bezeichnet sind, um eine redundante Beschreibung zu vermeiden. - Bei der zweiten Ausführungsform werden bei einem Anschlussrahmen als Schaltungsteil jene Oberflächenabschnitte, die in Kontakt mit einer Harzabdichtungsform ausgebildet werden sollen, glatt ausgebildet, und werden die verbleibenden Oberflächenabschnitte aufgeraut, um eine Verhinderung eines Austretens von Harz und das Auftreten von Harzgraten zu ermöglichen, wenn das Abdichtungsharz ausgeformt wird.
12(a) zeigt einen Schnitt eines Rahmensubstrats2 , das mit einem Muster wie in2 versehen ist. Für die teilweise Aufrauung wird, wie in12(b) gezeigt, anstelle des Verfahrens des Laminierens eines Schutzfilms auf eine Unterseite eines Rahmensubstrats2 , wie unter Bezugnahme auf3 beschrieben, ein Verfahren des Einquetschens eines Rahmensubstrats2 durch ein Paar aus einem oberen und einem unteren Ätzwerkzeug29 und30 eingesetzt, wobei Gummifüllkörperelemente27 und28 dazwischen angeordnet werden, und eine Mikroätzlösung32 von einer Düse31 aus eingespritzt wird, die sich durch das Ätzwerkzeug29 erstreckt, über einen vorbestimmten Zeitraum, auf das Rahmensubstrat2 , damit dieses zum Aufrauen der Oberfläche eine Mikroätzung erfährt. - Hierbei dienen das Gummifüllkörperelement
27 , das die Unterseite des Rahmensubstrats2 abdeckt, und das Gummifüllkörperelement28 , welches jene Oberflächenabschnitte der Innenseite des Rahmensubstrats2 abdeckt, die in Kontakt mit der Harzabdichtungsform versetzt werden können, als Maskierungsmaterialien zum Schutz gegen eine Mikroätzung dieser Oberflächenabschnitte des Rahmensubstrats2 so, dass diese glatt bleiben. -
12(c) zeigt das Rahmensubstrat2 in dem Zustand nach dem Ätzen, wenn es aus den Atzwerkzeugen entnommen wird, wobei jene Abschnitte24 der unteren Oberflächen23 und der oberen Oberflächen, die von dem Gummifüllkörperelement27 abgedeckt wurden (also jene Oberflächenabschnitte, die in Kontakt mit der Harzabdichtungsform versetzt werden sollen) als glatte Oberflächen verbleiben, und die übrigen Oberflächen als raue Oberflächen3A ,3B und8A ,8B ausgebildet werden. - Als nächstes werden, wie in
12(d) gezeigt, metallische Außenhäute auf Oberflächen des Rahmensubstrats2 angeordnet, einschließlich eines Chip-Kontaktflächenabschnitts3 und Leiterabschnitten8 , wie bei der ersten Ausführungsform. -
13 zeigt eine Abfolge von Prozessen unter Verwendung eines derartigen Anschlussrahmens1A zur Herstellung eines Halbleiterbauelements. Für den Anschlussrahmen1A wird, wie in13(a) gezeigt, ein Halbleiterchip11 an einer Oberseite eines Chip-Kontaktflächenabschnitts angebracht, mit einem Pastenmittel12 dazwischen, wobei dann durch Drahtbunden Leitungsabschnitte8 durch Bondierungsdrähte13 mit entsprechenden Elektroden des Halbleiterchips11 verbunden werden. - Dann erfolgt, wie in
13(b) gezeigt, unter Verwendung einer Harzabdichtungsform25 , eine Ausformung mit einem Abdichtungsharz15 .13(c) zeigt einen Zustand nach dem Harzausformen, bei welchem der Anschlussrahmen aus der Harzabdichtungsform25 entnommen wird. In diesem Zustand werden unbenötigte Teile von Leitungsabschnitten auf eine gewünschte Form geschnitten, wodurch der Halbleiter (Halbleitergehäuse) fertig gestellt wird, wie in13(d) gezeigt. Es wird darauf hingewiesen, dass diese Ausführungsform ein erläuterndes Beispiel für das einzelne Ausformen darstellt, wobei keine Schneidvorrichtungs-Schneidprozesse zum Schneiden wie beim Ausformen in Stückform erforderlich sind. - Bei der Ausformung des Harzes durch das Abdichtungsharz in
13(b) könnten dann, wenn jene Oberflächenabschnitte des Anschlussrahmens1A , die in Kontakt mit der Harzabdichtungsform25 stehen, rau wären, die Harzabdichtungsform25 und der Anschlussrahmen1A Spalte zwischen sich aufweisen, in welche Abdichtungsharz eingedrungen sein könnte, wodurch Grate ausgebildet werden, oder kann Abdichtungsharz nach außerhalb der Form im Extremfall ausgetreten sein. Bei der vorliegenden Ausführungsform, bei welcher auch aufgeraute Oberflächenabschnitte gleiche Auswirkungen wie bei der ersten Ausführungsform zur Verfügung stellen, sind jene Oberflächenabschnitte des Anschlussrahmens1A , die in Kontakt mit der Harzabdichtungsform25 versetzt werden sollen, als glatte Oberflächen ausgebildet, und steht die Harzabdichtungsform25 in engem Kontakt mit dem Anschlussrahmen1A , was dazu führt, dass Harzgrate oder ein Austreten von Harz verhindert werden. - [Dritte Ausführungsform]
- Als nächstes erfolgt die Beschreibung eines Schaltungsteils gemäß einer dritten Ausführungsform der vorliegenden Erfindung, unter Bezugnahme auf die
15 und16 . Es wird darauf hingewiesen, dass bei dieser Ausführungsform gleiche Teile wie bei der ersten Ausführungsform mit gleichen Bezugszeichen bezeichnet sind, um eine Redundanz zu verhindern. - Diese Ausführungsform stellt vorher ein Rahmensubstrat
2 zur Verfügung, das in15(a) gezeigt ist, das aus einer gewalzten Kupferlegierungsplatte besteht, und ein vorbestimmtes Muster eines Anschlussrahmens auf sich aufweist, einschließlich eines Chip-Kontaktflächenabschnitts3 , Leitungsabschnitten8 , usw., durch Ätzen oder Stanzen mit einem Werkzeug. - Dann werden, wie in
15(b) gezeigt, Edelmetallaußenhäute10B auf einem Halbleiterchip-Montageabschnitt einer oberen Oberfläche einer Chip-Kontaktfläche und auf Bondierungsdraht-Verbindungsabschnitten oberer Leitungsabschnitte des Rahmensubstrats2 angeordnet, und wird, wie in15(c) gezeigt, ein Schutzfilm (Maskierungsmaterialfilm)9 an die Unterseite des Rahmensubstrats2 anlaminiert. - Als nächstes wird eine Mikroätzlösung über Oberflächen des Rahmensubstrats
2 eingespritzt, oder wird das Rahmensubstrat2 in eine Mikroätzlösung eingetaucht, über einen vorbestimmten Zeitraum (annähernd 90 Sekunden), für eine Mikroätzung, um jede der aufgerauten Oberflächen3A ,3B sowie8A ,8B auszubilden, wie in15(d) gezeigt. In diesem Fall erfolgt bei jenen Abschnitten von Oberflächen des Rahmensubstrats2 , bei welchen Edelmetall-Außenhäute10B aufplattiert sind, und jenen Abschnitten, an welche der Schutzfilm9 auflaminiert ist, keine Mikroätzung, so dass Oberflächen des Rahmensubstrats2 übrig bleiben, die glatt sind.15(e) ist ein Schnitt durch den Anschlussrahmen1 , nach Entfernen eines Schutzfilms9 , wenn dieser fertig gestellt ist, wobei Edelmetall-Außenhäute10B glatte Oberflächen wie bisher aufweisen, wobei untere Oberflächen23 und andere Oberflächen mit Ausnahme von diesen als raue Oberflächen3A ,3B bzw.8A ,8B ausgebildet sind. - Nunmehr wird darauf hingewiesen, dass die Edelmetall-Außenhäute
10B jeweils als eine Ag-Außenhaut ausgebildet sind, oder als eine Ni-Außenhaut und eine Pd-Außenhaut, die in dieser Reihenfolge auf eine Oberfläche des Rahmensubstrats2 auflaminiert sind. -
16 zeigt eine Abfolge von Prozessen eines QFN (eines quadratischen, ebenen, nicht mit Leitungen versehenen Gehäuses), unter Verwendung eines Anschlussrahmens, der durch die Prozesse in15 hergestellt wird, gemäß der vorliegenden Erfindung.16(a) zeigt einen Schnitt des Anschlussrahmens, auf welchem mehrere Einheitsmuster vorgesehen sind, gemäß15(e) . - Dann wird, wie in
16(b) gezeigt, ein Film zum Verhindern eines Harzgrates an der Unterseite des Anschlussrahmens befestigt, falls erforderlich, und wird ein Halbleiterchip11 an der Oberseite des Chip-Kontaktflächenabschnitts angebracht, mit einem Pastenmittel12 dazwischen, und werden danach durch Drahtbondieren Leitungsabschnitte8 durch Bondierungsdrähte13 mit entsprechenden Elektroden des Halbleiterchips11 verbunden. - Als nächstes erfolgt, wie in
16(c) gezeigt, unter Verwendung einer Harzabdichtungsform (Stückausbildungsform)25 eine stückweise Ausformung (mittels Abdichtung durch ein Harz) durch ein Abdichtungsharz15 . - Dann werden, für eine verbesserte Lotverbindungsfähigkeit bei der Implementierung, wie in
16(d) gezeigt, Lotaußenhäute22 auf dem Chip-Kontaktflächenabschnitt und dem Leitungsabschnitt angeordnet, die teilweise außerhalb des Abdichtungsharzes freiliegen, und dann wird der stückförmig ausgebildete Anschlussrahmen entlang Ausschneidewegen26 geschnitten, wodurch ein einzelnes Halbleiterbauelement fertig gestellt wird, wie in16(e) gezeigt ist. - Die dritte Ausführungsform weist gleiche Auswirkungen wie bei der ersten Ausführungsform auf. Es wird darauf hingewiesen, dass bei der vorliegenden Ausführungsform metallische Außenhäute einfach auf einer Halbleiterchip-Montageoberfläche als auch auf Drahtbondierungsoberflächen durch Plattierung aufgebracht werden, und eine Unterseite jedes Leitungsabschnitts, der verlötet werden soll, eine darauf angebrachte Löt-Außenhaut aufweist, wodurch ermöglicht wird, dass Einsparungen in Bezug auf eine kostenaufwendige Edelmetall-Plattierungslösung ermöglicht werden, niedrige Herstellungskosten ermöglicht werden, und eine verbesserte Drahtverbindung und eine bessere Anbringbarkeit für einen Halbleiterchip
11 ermöglicht werden. - [Oberflächenlaminatanordnung für Schaltungsteile]
- Als nächstes erfolgt eine Beschreibung einer Oberflächenlaminatanordnung für Schaltungsteile gemäß der vorliegenden Erfindung unter Bezugnahme auf
10 . An einer Oberflächenseite eines Rahmensubstrats2 als leitfähigem Material, das aus einer gewalzten Kupferplatte oder einer gewalzten Kupferlegierungsplatte besteht, befindet sich eine raue Oberfläche8A , die eine Rauigkeit von 0,3 μm oder mehr aufweist, wobei eine Ni-Außenhaut17 und eine Pd-Außenhaut18 in dieser Reihenfolge zusammenlaminiert sind. Vorzugsweise liegt die Dicke der Ni-Außenhaut im Bereich von 0,5 bis 2 μm, und liegt jene der Pd-Außenhaut im Bereich von 0,005 bis 0,2 μm. Eine derartige Oberflächenlaminatanordnung sorgt für eine erhöhte Haftungskraft zwischen dem leitfähigen Material und dem Isolierharz. Weiterhin kann, wie in14 gezeigt, eine Au-Außenhaut19 vorgesehen sein, die zum Laminieren auf der Pd-Außenhaut18 vorgesehen ist, mit einer Dicke innerhalb eines Bereiches von 0,003 bis 0,01 μm. Eine derartige Au-Außenhaut ist wirksam dafür, die Ausbildung eines Oxidfilms auf der Pd-Außenhaut zu verhindern. - [Andere Ausführungsformen]
- Die Zeichnungen und die Beschreibung als Teil der Offenbarung der voranstehenden Ausführungsformen sollten nicht als einschränkend für die vorliegende Erfindung verstanden werden. Fachleuten auf diesem Gebiet werden Abänderungen unterschiedlicher Ausführungsformen, unterschiedlicher Beispiele für Ausführungsformen, und Vorgehensweisen zur Ausführung aus dieser Offenbarung deutlich werden.
- Beispielsweise können die erste, zweite und dritte Ausführungsform, bei welchen die metallische Außenhaut
10 als Laminat aus einer Einzelschicht einer Ag-Schicht ausgebildet ist, oder als Doppelschicht aus einer Ni-Außenhaut17 und einer Pd-Außenhaut18 , so abgeändert werden, dass eine metallische Außenhaut10A als Laminat mit einer zusätzlichen Au-Außenhaut19 vorgesehen ist, die auf die Pd-Außenhaut18 aufplattiert ist, wie bei der Oberflächenlaminatanordnung für Schaltungsteile, die in14 gezeigt ist. Es wird darauf hingewiesen, dass die Au-Außenhaut19 eine Dicke im Bereich von 0,003 bis 0,01 μm aufweisen sollte. - Die voranstehenden ersten, zweiten und dritten Ausführungsformen, welche Gehäusearten betreffen, die dünn sind, und eine kleine Implementierungsfläche aufweisen, beispielsweise QFN und SON, können ebenfalls bei derartigen Arten von Anschlussrahmen wie SOP und FLGA eingesetzt werden, wodurch ermöglicht wird, dass eine verbesserte Haftfestigkeit an einem Abdichtungsharz ermöglicht wird.
- Weiterhin können die voranstehenden ersten, zweiten und dritten Ausführungsformen, bei denen ein Anschlussrahmen zur Beschreibung eines Schaltungsteils eingesetzt wird, bei derartigen Schaltungsteilen wie Leiterplatten oder Sammelschienen von Verbindern eingesetzt werden, die in einem Stromanschlusskasten zur Verteilung einer Fahrzeugstromversorgung bei in einem Fahrzeug vorgesehenen Zusatzgeräten vorgesehen sind.
- ZUSAMMENFASSUNG
- Ein Schaltungsteil weist ein Rahmensubstrat auf, das durch Ausbildung eines Musters bei einer gewalzten Kupferplatte oder einer gewalzten Kupferlegierungsplatte ausgebildet wird, mit einem Chip-Kontaktflächenabschnitt für einen Halbleiterchip, der darauf angebracht werden soll, und einem Leitungsabschnitt zur elektrischen Verbindung mit dem Halbleiterchip, mit rauen Oberflächen, die als aufgeraute Oberflächen auf oberen und seitlichen Wandseiten des Chip-Kontaktflächenabschnitts und des Leitungsabschnitts ausgebildet sind, wobei glatte Oberflächen an den Unterseiten des Chip-Kontaktflächenabschnitts und des Leitungsabschnitts vorgesehen sind, und der Chip-Kontaktflächenabschnitt und der Leitungsabschnitt in einem Dichtungsharz vergraben sind, wobei die Unterseite des Leitungsabschnitts freiliegt.
Claims (20)
- Schaltungsteil, das ein Rahmensubstrat aufweist, das durch Bildung eines Musters einer gewalzten Kupferplatte oder einer gewalzten Kupferlegierungsplatte ausgebildet ist, wobei ein Chip-Kontaktflächenabschnitt für einen Halbleiterchip vorgesehen ist, der darauf angebracht werden soll, und ein Leitungsabschnitt für eine elektrische Verbindung zum Halbleiterchip vorgesehen ist, wobei vorgesehen sind: raue Oberflächen, die als aufgeraute Oberflächen auf oberen und seitlichen Wandseiten des Chip-Kontaktflächenabschnitts und des Leitungsabschnitts vorgesehen sind, wobei der Chip-Kontaktflächenabschnitt und der Leitungsabschnitt so ausgebildet sind, dass sie in einem Abdichtungsharz vergraben sind, bei welchem die Unterseite des Leitungsabschnitts freiliegt.
- Schaltungsteil nach Anspruch 1, welches metallische Außenhäute aufweist, die auf Oberflächenseiten des Chip-Kontaktflächenabschnitts und des Leitungsabschnitts vorgesehen sind, zur Verbesserung der Verbindbarkeit mit einem Bondierungsdraht und einer Lötpaste.
- Schaltungsteil, welches ein Rahmensubstrat aufweist, das durch Musterbildung bei einer gewalzten Kupferplatte oder einer gewalzten Kupferlegierungsplatte ausgebildet ist, mit einem Chip-Kontaktflächenabschnitt für einen Halbleiterchip, der darauf angebracht werden soll, und einem Leitungsabschnitt zur elektrischen Verbindung mit dem Halbleiterchip, wobei vorgesehen sind: glatte Oberflächen, die auf einem Abschnitt einer Oberseite des Chip-Kontaktflächenabschnitts und auf einem Abschnitt einer Oberseite des Leitungsabschnitts vorgesehen sind, der mit einem Bondierungsdraht verbunden werden soll; metallische Außenhäute auf den glatten Oberflächen; und raue Oberflächen, die auf Bereichen mit Ausnahme der Unterseiten des Chip-Kontaktflächenabschnitts und des Leitungsabschnitts sowie von Bereichen vorgesehen sind, bei welchen metallische Außenhäute vorgesehen sind.
- Schaltungsteil nach Anspruch 3, bei welchem eine metallische Außenhaut als eine Ag-Außenhaut ausgebildet ist.
- Schaltungsteil nach Anspruch 3, bei welchem eine metallische Außenhaut eine Ni-Außenhaut und eine Pd-Außenhaut umfasst, die in dieser Reihenfolge auf die gewalzte Kupferplatte aufplattiert sind.
- Schaltungsteil nach Anspruch 3, bei welchem eine metallische Außenhaut eine Ni-Außenhaut, eine Pd-Außenhaut, und eine Au-Außenhaut aufweist, die in dieser Reihenfolge auf die gewalzte Kupferplatte auflaminiert sind.
- Schaltungsteil nach Anspruch 3, bei welchem eine raue Oberfläche eine Oberflächenrauigkeit (Ra) von 0,3 μm oder mehr aufweist.
- Schaltungsteil nach Anspruch 4, bei welchem die Ag-Außenhaut eine Dicke innerhalb eines Bereiches von 2 bis 15 μm aufweist.
- Schaltungsteil nach Anspruch 5, bei welchem die Ni-Außenhaut eine Dicke innerhalb eines Bereiches von 0,5 bis 2 μm aufweist, und die Pd-Außenhaut eine Dicke innerhalb eines Bereiches von 0,005 bis 0,2 μm aufweist.
- Schaltungsteil nach Anspruch 6, bei welchem die Ni-Außenhaut eine Dicke innerhalb des Bereiches von 0,5 bis 2 μm aufweist, die Pd-Außenhaut eine Dicke innerhalb des Bereiches von 0,005 bis 0,2 μm aufweist, und die Au-Außenhaut eine Dicke innerhalb des Bereiches von 0,003 bis 0,01 μm aufweist.
- Schaltungsteil nach Anspruch 1, bei welchem eine raue Oberfläche durch eine Mikroätzungslösung behandelt wird, welche Wasserstoffperoxid und Schwefelsäure als Hauptbestandteile enthält.
- Herstellungsverfahren für Schaltungsteile, welches umfasst: Ausbildung eines Rahmensubstrats mit einem Chip-Kontaktflächenabschnitt und einem Leitungsabschnitt, durch Ausbildung eines Musters bei einer gewalzten Kupferplatte oder einer gewalzten Kupferlegierungsplatte; Aufrauen oberer Oberflächen und seitlicher Wandoberflächen des Rahmensubstrats, unter Verwendung einer Mikroätzlösung, welche Wasserstoffperoxid und Schwefelsäure als Hauptbestandteile enthält, mit einem Maskierungsmaterial, welches untere Oberflächen des Rahmensubstrats abdeckt; und Vorsehen, nach einer Entfernung des Maskierungsmaterials, metallischer Außenhäute, die auf Vorderseitenoberflächen des Rahmensubstrats laminiert sind.
- Herstellungsverfahren für Schaltungsteile, bei welchem vorgesehen sind: Ausbildung eines Rahmensubstrats mit einem Chip-Kontaktflächenabschnitt und einem Leitungsabschnitt, durch Bildung eines Musters bei einer gewalzten Kupferplatte oder einer gewalzten Kupferlegierungsplatte; Laminieren metallischer Außenhäute auf eine obere Oberfläche des Chip-Kontaktflächenabschnitts, und einen Abschnitt des Leitungsabschnitts, der mit einem Bondierungsdraht verbunden werden soll; Erzeugung einer Oberflächenrauigkeit des Rahmensubstrats, unter Verwendung einer Mikroätzlösung, welche Wasserstoffperoxid und Schwefelsäure als Hauptbestandteile enthält, mit einem Maskierungsmaterial, welches untere Oberflächen des Rahmensubstrats abdeckt, auf welche die metallischen Außenhäute auflaminiert sind; und Entfernen des Maskierungsmaterials.
- Herstellungsverfahren für Schaltungsteile nach Anspruch 12, bei welchem der Schritt des Laminierens der metallischen Außenhäute das Laminieren einer Ag-Außenhaut auf eine vordere Oberfläche des Rahmensubstrats umfasst.
- Herstellungsverfahren für Schaltungsteile nach Anspruch 12, bei welchem der Schritt des Laminierens der metallischen Außenhäute umfasst, eine Ni-Außenhaut und eine Pd-Außenhaut zu laminieren, in dieser Reihenfolge auf einer vorderseitigen Oberfläche des Rahmensubstrats.
- Herstellungsverfahren für Schaltungsteile nach Anspruch 15, welches umfasst, eine Au-Außenhaut auf die Pd-Außenhaut aufzulaminieren.
- Halbleiterbauelement, bei welchem vorgesehen sind: ein Schaltungsteil, das aus einer gewalzten Kupferplatte oder einer gewalzten Kupferlegierungsplatte besteht, wobei vorgesehen sind: ein Chip-Kontaktflächenabschnitt und ein Leitungsabschnitt; raue Oberflächen, die auf Oberseiten und Seitenwandseiten des Chip-Kontaktflächenabschnitts und des Leitungsabschnitts vorgesehen sind; glatte Oberflächen, die an den Unterseiten des Chip-Kontaktflächenabschnitts und des Leitungsabschnitts vorgesehen sind; und metallische Außenhäute auf den Oberflächen; ein Halbleiterchip, der auf einer Oberseite des Chip-Kontaktflächenabschnitts angebracht ist; ein Verbindungsdraht, welcher den Halbleiterchip und den Leitungsabschnitt verbindet; und ein elektrisch isolierendes Harz, das so ausgebildet ist, dass in ihm das Schaltungsteil, der Halbleiterchip, und der Bondierungsdraht abgedichtet sind, wobei eine Unterseite des Leitungsabschnitts freiliegt.
- Halbleiterbauelement, bei welchem vorgesehen sind: ein Schaltungsteil, das aus einer gewalzten Kupferplatte oder einer gewalzten Kupferlegierungsplatte besteht, wobei vorgesehen sind: ein Chip-Kontaktflächenabschnitt und ein Leitungsabschnitt; glatte Oberflächen, die an einer Oberseite des Chip-Kontaktflächenabschnitts und an einem Abschnitt der Vorderseite des Leitungsabschnitts vorgesehen sind, der mit einem Bondierungsdraht verbunden werden soll; metallische Außenhäute, auf der glatten Oberfläche; raue Oberflächen, die auf Bereichen mit Ausnahme der rückwärtigen Seiten des Chip-Kontaktflächenabschnitts und des Leitungsabschnitts und von Bereichen vorgesehen sind, bei welchen die metallischen Außenhäute vorgesehen sind; ein Halbleiterchip, der an der Oberseite des Chip-Kontaktflächenabschnitts vorgesehen ist; ein Bondierungsdraht, der den Halbleiterchip und den Leitungsabschnitt verbindet; und ein elektrisch isolierendes Abdichtungsharz, das so ausgebildet ist, dass es das Schaltungsteil, den Halbleiterchip, und den Bondierungsdraht abgedichtet einschließt, wobei eine Unterseite des Leitungsabschnitts freiliegt.
- Oberflächenlaminatanordnung für ein Schaltungsteil, das mit einem Isolierharz verbunden werden soll, wobei vorgesehen sind: eine raue Oberfläche, die auf einer Vorderseite eines leitfähigen Substrats vorgesehen ist, das aus einer gewalzten Kupferplatte oder einer gewalzten Kupferlegierung besteht, mit einer Oberflächenrauigkeit (Ra) von 0,3 μm oder mehr; und eine Ni-Außenhaut und eine Pd-Außenhaut, die in dieser Reihenfolge auf die raue Oberfläche auflaminiert sind, wobei die Ni-Außenhaut eine Dicke innerhalb eines Bereiches von 0,5 bis 2 μm aufweist, und die Pd-Außenhaut eine Dicke innerhalb eines Bereiches von 0,005 bis 0,2 μm aufweist.
- Oberflächenlaminatanordnung für ein Schaltungsteil nach Anspruch 19, wobei weiterhin eine Au-Außenhaut vorgesehen ist, die auf die Pd-Außenhaut auflaminiert ist, mit einer Dicke innerhalb eines Bereiches von 0,003 bis 0,01 μm.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005-128259 | 2005-04-26 | ||
JP2005128259A JP4857594B2 (ja) | 2005-04-26 | 2005-04-26 | 回路部材、及び回路部材の製造方法 |
PCT/JP2006/308721 WO2006115267A1 (ja) | 2005-04-26 | 2006-04-26 | 回路部材、回路部材の製造方法、半導体装置、及び回路部材表面の積層構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE112006001048T5 true DE112006001048T5 (de) | 2008-04-30 |
DE112006001048B4 DE112006001048B4 (de) | 2012-08-30 |
Family
ID=37214880
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE112006001048T Active DE112006001048B4 (de) | 2005-04-26 | 2006-04-26 | Herstellungsverfahren für Schaltungsteile |
Country Status (9)
Country | Link |
---|---|
US (2) | US8742554B2 (de) |
JP (1) | JP4857594B2 (de) |
KR (1) | KR100928474B1 (de) |
CN (1) | CN100576525C (de) |
DE (1) | DE112006001048B4 (de) |
MY (1) | MY142623A (de) |
SG (3) | SG2014010920A (de) |
TW (1) | TWI429045B (de) |
WO (1) | WO2006115267A1 (de) |
Families Citing this family (80)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4978294B2 (ja) * | 2007-04-20 | 2012-07-18 | 株式会社デンソー | 半導体装置およびその製造方法 |
US8981548B2 (en) | 2007-05-25 | 2015-03-17 | Stats Chippac Ltd. | Integrated circuit package system with relief |
US8030742B2 (en) * | 2007-11-30 | 2011-10-04 | Infineon Technologies | Electronic device having profiled elements extending from planar surfaces |
US8240036B2 (en) | 2008-04-30 | 2012-08-14 | Panasonic Corporation | Method of producing a circuit board |
US20090315159A1 (en) * | 2008-06-20 | 2009-12-24 | Donald Charles Abbott | Leadframes having both enhanced-adhesion and smooth surfaces and methods to form the same |
JP2010010634A (ja) * | 2008-06-30 | 2010-01-14 | Shinko Electric Ind Co Ltd | リードフレーム及び半導体装置の製造方法 |
JP5217800B2 (ja) | 2008-09-03 | 2013-06-19 | 日亜化学工業株式会社 | 発光装置、樹脂パッケージ、樹脂成形体並びにこれらの製造方法 |
KR101241735B1 (ko) | 2008-09-05 | 2013-03-08 | 엘지이노텍 주식회사 | 리드 프레임 및 그 제조방법 |
US8603864B2 (en) * | 2008-09-11 | 2013-12-10 | Infineon Technologies Ag | Method of fabricating a semiconductor device |
JP4670931B2 (ja) * | 2008-09-29 | 2011-04-13 | 住友金属鉱山株式会社 | リードフレーム |
US8106502B2 (en) * | 2008-11-17 | 2012-01-31 | Stats Chippac Ltd. | Integrated circuit packaging system with plated pad and method of manufacture thereof |
KR101555300B1 (ko) * | 2008-12-05 | 2015-09-24 | 페어차일드코리아반도체 주식회사 | 외부 본딩 영역을 구비하는 반도체 파워 모듈 패키지 |
US10431567B2 (en) | 2010-11-03 | 2019-10-01 | Cree, Inc. | White ceramic LED package |
KR20100103015A (ko) | 2009-03-12 | 2010-09-27 | 엘지이노텍 주식회사 | 리드 프레임 및 그 제조방법 |
JP2010245417A (ja) | 2009-04-09 | 2010-10-28 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
JP4892033B2 (ja) * | 2009-05-13 | 2012-03-07 | 日立ケーブルプレシジョン株式会社 | リードフレームの製造方法 |
KR101113891B1 (ko) * | 2009-10-01 | 2012-02-29 | 삼성테크윈 주식회사 | 리드 프레임 및 리드 프레임 제조 방법 |
CN102598883A (zh) * | 2009-10-30 | 2012-07-18 | 松下电器产业株式会社 | 电路板以及在电路板上安装有元件的半导体装置 |
US9332642B2 (en) | 2009-10-30 | 2016-05-03 | Panasonic Corporation | Circuit board |
EP2400534A1 (de) * | 2010-06-22 | 2011-12-28 | Nxp B.V. | Verpacktes Halbleiterbauelement mit verbesserten Verschlusseigenschaften |
KR101128999B1 (ko) * | 2010-07-08 | 2012-03-23 | 엘지이노텍 주식회사 | 칩 패키지 제조 방법 및 이에 의해 제조된 칩 패키지 |
US9831393B2 (en) | 2010-07-30 | 2017-11-28 | Cree Hong Kong Limited | Water resistant surface mount device package |
US9224915B2 (en) * | 2010-09-17 | 2015-12-29 | Rohm Co., Ltd. | Semiconductor light-emitting device, method for producing same, and display device |
US8836107B2 (en) * | 2011-02-24 | 2014-09-16 | Texas Instruments Incorporated | High pin count, small SON/QFN packages having heat-dissipating pad |
JP2012212867A (ja) * | 2011-03-30 | 2012-11-01 | Ibiden Co Ltd | プリント配線板及びその製造方法 |
KR20130007022A (ko) * | 2011-06-28 | 2013-01-18 | 삼성전기주식회사 | 인쇄회로기판 및 이의 제조방법 |
KR101310256B1 (ko) | 2011-06-28 | 2013-09-23 | 삼성전기주식회사 | 인쇄회로기판의 무전해 표면처리 도금층 및 이의 제조방법 |
TWI455269B (zh) * | 2011-07-20 | 2014-10-01 | Chipmos Technologies Inc | 晶片封裝結構及其製作方法 |
JP2013023766A (ja) * | 2011-07-26 | 2013-02-04 | Hitachi Chemical Co Ltd | テープキャリア付半導体実装用導電基材の表面処理方法、ならびにこの処理方法を用いてなるテープキャリア付半導体実装用導電基材および半導体パッケージ |
US20130098659A1 (en) * | 2011-10-25 | 2013-04-25 | Yiu Fai KWAN | Pre-plated lead frame for copper wire bonding |
KR101372205B1 (ko) * | 2011-12-15 | 2014-03-10 | 엘지이노텍 주식회사 | 리드 프레임 및 그 제조방법 |
CN102543910A (zh) * | 2012-02-06 | 2012-07-04 | 三星半导体(中国)研究开发有限公司 | 芯片封装件及其制造方法 |
GB2500604A (en) * | 2012-03-26 | 2013-10-02 | Leclanche Sa | Battery Cell electrical connections |
US9252090B2 (en) * | 2012-03-28 | 2016-02-02 | Panasonic Intellectual Property Management Co., Ltd. | Resin package |
US8587099B1 (en) * | 2012-05-02 | 2013-11-19 | Texas Instruments Incorporated | Leadframe having selective planishing |
US8796049B2 (en) * | 2012-07-30 | 2014-08-05 | International Business Machines Corporation | Underfill adhesion measurements at a microscopic scale |
JP2013048280A (ja) * | 2012-10-30 | 2013-03-07 | Renesas Electronics Corp | 半導体装置の製造方法 |
JPWO2014132483A1 (ja) * | 2013-03-01 | 2017-02-02 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
JP5939185B2 (ja) * | 2013-03-26 | 2016-06-22 | トヨタ自動車株式会社 | 半導体装置及びその製造方法 |
JP2014203861A (ja) * | 2013-04-02 | 2014-10-27 | 三菱電機株式会社 | 半導体装置および半導体モジュール |
JP5994720B2 (ja) * | 2013-04-19 | 2016-09-21 | 株式会社デンソー | 半導体装置、および半導体装置の製造方法 |
US9711489B2 (en) | 2013-05-29 | 2017-07-18 | Cree Huizhou Solid State Lighting Company Limited | Multiple pixel surface mount device package |
WO2015001676A1 (ja) | 2013-07-05 | 2015-01-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
DE102013215246A1 (de) * | 2013-08-02 | 2015-02-05 | Robert Bosch Gmbh | Elektronikmodul mit Leiterplatten und anspritzbarem Kunststoff-Dichtring, insbesondere für ein Kfz-Getriebesteuergerät, und Verfahren zum Fertigen desselben |
JP6262968B2 (ja) * | 2013-09-09 | 2018-01-17 | Dowaメタルテック株式会社 | 電子部品搭載基板およびその製造方法 |
TWI565100B (zh) * | 2014-01-28 | 2017-01-01 | Jun-Ming Lin | An electronic component bracket with a roughened surface |
JP6414669B2 (ja) * | 2014-07-22 | 2018-10-31 | 大口マテリアル株式会社 | リードフレーム及びその製造方法 |
JP6362111B2 (ja) * | 2014-12-01 | 2018-07-25 | 大口マテリアル株式会社 | リードフレームの製造方法 |
JP6555927B2 (ja) * | 2015-05-18 | 2019-08-07 | 大口マテリアル株式会社 | 半導体素子搭載用リードフレーム及び半導体装置の製造方法 |
JP6065081B2 (ja) * | 2015-10-01 | 2017-01-25 | 大日本印刷株式会社 | リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法 |
JP6650723B2 (ja) * | 2015-10-16 | 2020-02-19 | 新光電気工業株式会社 | リードフレーム及びその製造方法、半導体装置 |
JP6603538B2 (ja) * | 2015-10-23 | 2019-11-06 | 新光電気工業株式会社 | リードフレーム及びその製造方法 |
JP6608672B2 (ja) * | 2015-10-30 | 2019-11-20 | 新光電気工業株式会社 | 半導体装置及びその製造方法、リードフレーム及びその製造方法 |
JP6576796B2 (ja) * | 2015-11-05 | 2019-09-18 | 新光電気工業株式会社 | リードフレーム及びその製造方法、半導体装置 |
JP6685112B2 (ja) * | 2015-11-18 | 2020-04-22 | 株式会社三井ハイテック | リードフレーム及びリードフレームパッケージ、並びにこれらの製造方法 |
DE102016015883B3 (de) | 2016-03-21 | 2022-07-14 | Infineon Technologies Ag | Räumlich selektives Aufrauen von Verkapselungsmasse, um eine Haftung mit einer Funktionsstruktur zu fördern |
JP2016165005A (ja) * | 2016-04-19 | 2016-09-08 | 大日本印刷株式会社 | 半導体装置およびその製造方法、ならびに半導体装置用基板およびその製造方法 |
EP3494592A4 (de) * | 2016-08-03 | 2020-11-11 | Soliduv, Inc. | Beanspruchungstolerante chipbefestigung mit verbesserter wärmeleitfähigkeit und verfahren zur herstellung |
DE102016117841A1 (de) * | 2016-09-21 | 2018-03-22 | HYUNDAI Motor Company 231 | Packung mit aufgerauter verkapselter Oberfläche zur Förderung einer Haftung |
CN109891575B (zh) | 2016-10-18 | 2023-07-14 | 株式会社电装 | 电子装置及其制造方法 |
JP6852358B2 (ja) * | 2016-11-14 | 2021-03-31 | 大日本印刷株式会社 | 半導体装置用リードフレームとその製造方法および樹脂封止型半導体装置 |
JP6761738B2 (ja) * | 2016-11-15 | 2020-09-30 | 新光電気工業株式会社 | リードフレーム及びその製造方法、電子部品装置の製造方法 |
JP6857035B2 (ja) * | 2017-01-12 | 2021-04-14 | ローム株式会社 | 半導体装置 |
CN110392924B (zh) | 2017-02-21 | 2022-11-15 | 三菱电机株式会社 | 半导体装置 |
CN106835084A (zh) * | 2017-02-28 | 2017-06-13 | 西安微电子技术研究所 | 一种在半导体裸芯片上实现键合金属化改性的方法 |
TWI613768B (zh) * | 2017-03-20 | 2018-02-01 | 矽品精密工業股份有限公司 | 電子封裝件及其製法 |
JP2017108191A (ja) * | 2017-03-24 | 2017-06-15 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US10074590B1 (en) * | 2017-07-02 | 2018-09-11 | Infineon Technologies Ag | Molded package with chip carrier comprising brazed electrically conductive layers |
US10211131B1 (en) * | 2017-10-06 | 2019-02-19 | Microchip Technology Incorporated | Systems and methods for improved adhesion between a leadframe and molding compound in a semiconductor device |
JP2019083295A (ja) * | 2017-10-31 | 2019-05-30 | トヨタ自動車株式会社 | 半導体装置 |
IT201800005354A1 (it) | 2018-05-14 | 2019-11-14 | Dispositivo a semiconduttore e procedimento corrispondente | |
CN111341750B (zh) * | 2018-12-19 | 2024-03-01 | 奥特斯奥地利科技与系统技术有限公司 | 包括有导电基部结构的部件承载件及制造方法 |
US10937744B2 (en) * | 2019-02-22 | 2021-03-02 | Infineon Technologies Ag | Semiconductor packages including roughening features |
JP6741356B1 (ja) * | 2019-03-22 | 2020-08-19 | 大口マテリアル株式会社 | リードフレーム |
JP6736716B1 (ja) | 2019-03-22 | 2020-08-05 | 大口マテリアル株式会社 | リードフレーム |
CN112133640B (zh) * | 2020-11-24 | 2021-02-09 | 宁波康强电子股份有限公司 | 一种具有粗糙侧壁的引线框架的制备方法 |
US11715678B2 (en) * | 2020-12-31 | 2023-08-01 | Texas Instruments Incorporated | Roughened conductive components |
CN113782453B (zh) * | 2021-11-12 | 2022-02-08 | 深圳中科四合科技有限公司 | 一种引线框架的制作方法 |
KR102563273B1 (ko) * | 2021-12-31 | 2023-08-04 | 해성디에스 주식회사 | 반도체 패키지의 제조 방법 |
CN114845483A (zh) * | 2022-03-31 | 2022-08-02 | 生益电子股份有限公司 | 埋设线路的pcb制作方法及埋设线路的pcb |
Family Cites Families (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3981691A (en) * | 1974-07-01 | 1976-09-21 | Minnesota Mining And Manufacturing Company | Metal-clad dielectric sheeting having an improved bond between the metal and dielectric layers |
US4786545A (en) * | 1986-02-28 | 1988-11-22 | Seiko Epson Corporation | Circuit substrate and method for forming bumps on the circuit substrate |
JPS6333853A (ja) * | 1986-07-28 | 1988-02-13 | Dainippon Printing Co Ltd | 集積回路パツケ−ジ |
US5114557A (en) * | 1991-02-20 | 1992-05-19 | Tooltek Engineering Corp. | Selective plating apparatus with optical alignment sensor |
JPH0846116A (ja) | 1994-07-28 | 1996-02-16 | Mitsubishi Denki Metetsukusu Kk | リードフレーム及びその製造方法 |
US6163961A (en) * | 1995-02-25 | 2000-12-26 | Glacier Vandervell Limited | Plain bearing with overlay |
JPH09148509A (ja) * | 1995-11-22 | 1997-06-06 | Goto Seisakusho:Kk | 半導体装置用リードフレーム及びその表面処理方法 |
JPH1140720A (ja) | 1997-07-16 | 1999-02-12 | Dainippon Printing Co Ltd | 回路部材および該回路部材を用いた樹脂封止型半導体装置 |
US6201292B1 (en) * | 1997-04-02 | 2001-03-13 | Dai Nippon Insatsu Kabushiki Kaisha | Resin-sealed semiconductor device, circuit member used therefor |
JPH1129883A (ja) | 1997-07-08 | 1999-02-02 | Mec Kk | 銅および銅合金のマイクロエッチング剤 |
US6025640A (en) * | 1997-07-16 | 2000-02-15 | Dai Nippon Insatsu Kabushiki Kaisha | Resin-sealed semiconductor device, circuit member for use therein and method of manufacturing resin-sealed semiconductor device |
US6143981A (en) * | 1998-06-24 | 2000-11-07 | Amkor Technology, Inc. | Plastic integrated circuit package and method and leadframe for making the package |
JP2000077594A (ja) | 1998-09-03 | 2000-03-14 | Hitachi Cable Ltd | 半導体装置用リードフレーム |
EP0987747A1 (de) * | 1998-09-17 | 2000-03-22 | STMicroelectronics S.r.l. | Verfahren zur Verbesserung der Adhäsion zwischen Metal und Kunststoff in Packungsstrukturen für elektronische Halbleiteranordnungen |
KR100687548B1 (ko) * | 1999-01-27 | 2007-02-27 | 신꼬오덴기 고교 가부시키가이샤 | 반도체 웨이퍼 제조 방법, 반도체 장치 제조 방법 및 칩 사이즈의 반도체 웨이퍼 패키지 제조 방법 |
TW575632B (en) * | 2000-07-13 | 2004-02-11 | Ngk Spark Plug Co | Paste for filling throughhole and printed wiring board using same |
JP4033611B2 (ja) | 2000-07-28 | 2008-01-16 | メック株式会社 | 銅または銅合金のマイクロエッチング剤およびそれを用いるマイクロエッチング法 |
JP3930732B2 (ja) * | 2000-12-27 | 2007-06-13 | 荏原ユージライト株式会社 | 銅および銅合金用のマイクロエッチング剤並びにこれを用いる銅または銅合金の微細粗化方法 |
JP3963655B2 (ja) * | 2001-03-22 | 2007-08-22 | 三洋電機株式会社 | 回路装置の製造方法 |
JP2002299538A (ja) * | 2001-03-30 | 2002-10-11 | Dainippon Printing Co Ltd | リードフレーム及びそれを用いた半導体パッケージ |
JP2002309396A (ja) * | 2001-04-11 | 2002-10-23 | Dainippon Printing Co Ltd | 製版めっき方法 |
US6808825B2 (en) * | 2001-08-10 | 2004-10-26 | Nikko Metal Manufacturing Co., Ltd. | Copper alloy foil |
DE10148120B4 (de) * | 2001-09-28 | 2007-02-01 | Infineon Technologies Ag | Elektronische Bauteile mit Halbleiterchips und ein Systemträger mit Bauteilpositionen sowie Verfahren zur Herstellung eines Systemträgers |
JP3618316B2 (ja) * | 2001-11-21 | 2005-02-09 | 株式会社三井ハイテック | 半導体装置の製造方法 |
JP2003158234A (ja) * | 2001-11-21 | 2003-05-30 | Hitachi Ltd | 半導体装置及びその製造方法 |
US6812552B2 (en) * | 2002-04-29 | 2004-11-02 | Advanced Interconnect Technologies Limited | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
JP3883543B2 (ja) * | 2003-04-16 | 2007-02-21 | 新光電気工業株式会社 | 導体基材及び半導体装置 |
JP3841768B2 (ja) | 2003-05-22 | 2006-11-01 | 新光電気工業株式会社 | パッケージ部品及び半導体パッケージ |
US7049683B1 (en) * | 2003-07-19 | 2006-05-23 | Ns Electronics Bangkok (1993) Ltd. | Semiconductor package including organo-metallic coating formed on surface of leadframe roughened using chemical etchant to prevent separation between leadframe and molding compound |
-
2005
- 2005-04-26 JP JP2005128259A patent/JP4857594B2/ja active Active
-
2006
- 2006-04-25 MY MYPI20061893A patent/MY142623A/en unknown
- 2006-04-26 WO PCT/JP2006/308721 patent/WO2006115267A1/ja active Application Filing
- 2006-04-26 CN CN200680013851A patent/CN100576525C/zh active Active
- 2006-04-26 SG SG2014010920A patent/SG2014010920A/en unknown
- 2006-04-26 SG SG201002401-6A patent/SG161245A1/en unknown
- 2006-04-26 TW TW095114961A patent/TWI429045B/zh active
- 2006-04-26 DE DE112006001048T patent/DE112006001048B4/de active Active
- 2006-04-26 KR KR1020077026585A patent/KR100928474B1/ko not_active IP Right Cessation
- 2006-04-26 SG SG2013074026A patent/SG194400A1/en unknown
- 2006-04-26 US US11/912,163 patent/US8742554B2/en active Active
-
2010
- 2010-09-09 US US12/878,137 patent/US8739401B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
TW200731494A (en) | 2007-08-16 |
US20090039486A1 (en) | 2009-02-12 |
US8739401B2 (en) | 2014-06-03 |
SG2014010920A (en) | 2014-05-29 |
DE112006001048B4 (de) | 2012-08-30 |
JP4857594B2 (ja) | 2012-01-18 |
SG161245A1 (en) | 2010-05-27 |
KR100928474B1 (ko) | 2009-11-25 |
KR20070119758A (ko) | 2007-12-20 |
TWI429045B (zh) | 2014-03-01 |
WO2006115267A1 (ja) | 2006-11-02 |
CN100576525C (zh) | 2009-12-30 |
MY142623A (en) | 2010-12-15 |
SG194400A1 (en) | 2013-11-29 |
US8742554B2 (en) | 2014-06-03 |
JP2006310397A (ja) | 2006-11-09 |
US20100325885A1 (en) | 2010-12-30 |
CN101164165A (zh) | 2008-04-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE112006001048B4 (de) | Herstellungsverfahren für Schaltungsteile | |
DE19743767B4 (de) | Verfahren zum Herstellen eines Halbleiterchip-Gehäuses mit einem Halbleiterchip für Oberflächenmontage sowie ein daraus hergestelltes Halbleiterchip-Gehäuse mit Halbleiterchip | |
DE69133497T2 (de) | Leiterrahmen für eine Halbleiteranordnung und dessen Herstellungsverfahren | |
DE102013208818B4 (de) | Leistungshalbleitermodul und Verfahren zur Fertigung eines Leistungshalbleitermoduls | |
DE102005028951B4 (de) | Anordnung zur elektrischen Verbindung einer Halbleiter-Schaltungsanordnung mit einer äusseren Kontakteinrichtung | |
DE102006022254B4 (de) | Halbleiterbauteil mit in Kunststoffgehäusemasse eingebetteten Halbleiterbauteilkomponenten, Anordnung für eine Mehrzahl von Halbleiterbauteilen und Verfahren zur Herstellung von Halbleiterbauteilen | |
DE102009055691B4 (de) | Leistungshalbleitermodul | |
DE4313980B4 (de) | Integrierte Hybridschaltung und Verfahren zu deren Herstellung | |
DE112007000800T5 (de) | Herstellung von Halbleitervorrichtungen und elektrischen Bauteilen unter Verwendung von metallbeschichteten Drähten | |
DE102011084803A1 (de) | Leistungshalbleitervorrichtung | |
DE3330068A1 (de) | Hybrid-integrierte schaltung und verfahren zur herstellung derselben | |
DE10295972T5 (de) | Nicht in einer Form hergestellte Packung für eine Halbleiteranordnung | |
DE102011079708B4 (de) | Trägervorrichtung, elektrische vorrichtung mit einer trägervorrichtung und verfahren zur herstellung dieser | |
DE112005000952T5 (de) | Elektronik-Modul und Verfahren zur Herstellung desselben | |
DE19827237A1 (de) | Substrat für Halbleiterbauelementgehäuse und Halbleiterbauelementgehäuse unter Verwenden desselben, sowie Herstellungsverfahren für diese | |
DE102014104399B4 (de) | Halbleiterchipgehäuse umfassend einen Leadframe | |
EP1155449A1 (de) | Halbleiterbauelement mit einem chipträger mit öffnungen zur kontaktierung durch eine metallfolie | |
DE102019130778A1 (de) | Ein Package, welches ein Chip Kontaktelement aus zwei verschiedenen elektrisch leitfähigen Materialien aufweist | |
DE102014114808A1 (de) | Elektronikmodul und Verfahren zur Herstellung eines Elektronikmoduls | |
DE102006033222A1 (de) | Modul mit flachem Aufbau und Verfahren zur Bestückung | |
DE10261460A1 (de) | Halbleitervorrichtung | |
DE19929606A1 (de) | Integrierte Schaltung und Verfahren zu ihrer Herstellung | |
DE102020110920A1 (de) | Leiterrahmen für halbleitergehäuse | |
DE10297264B4 (de) | Halbleitervorrichtung und Verfahren zu deren Herstellung | |
DE102008058003B4 (de) | Verfahren zur Herstellung eines Halbleitermoduls und Halbleitermodul |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R079 | Amendment of ipc main class |
Free format text: PREVIOUS MAIN CLASS: H01L0023500000 Ipc: H01L0023495000 |
|
R079 | Amendment of ipc main class |
Free format text: PREVIOUS MAIN CLASS: H01L0023500000 Ipc: H01L0023495000 Effective date: 20120423 |
|
R020 | Patent grant now final |
Effective date: 20121201 |