KR100928474B1 - 회로 부재의 제조 방법 - Google Patents

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KR100928474B1
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히로유키 사이토
마사치카 마스다
겐지 마쓰무라
마사루 후쿠치
다카오 이케자와
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다이니폰 인사츠 가부시키가이샤
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Abstract

반도체 칩을 탑재하는 다이 패드부와, 상기 반도체 칩에 전기적으로 접속되는 리드부를 구비한 프레임 소재를, 압연 동판 혹은 압연 동합금판을 패턴 가공하여 형성한 회로 부재로서, 상기 다이 패드부 및 상기 리드부의 상면 및 측면부에 조면이 형성된 조면과, 상기 다이 패드부 및 상기 리드부의 하면에 형성된 평활면을 포함하고, 상기 리드부의 하면이 노출되도록, 상기 다이 패드부 및 상기 리드부가 봉지 수지에 매설되는 것을 특징으로 한다.

Description

회로 부재의 제조 방법{METHOD FOR MANUFACTURING CIRCUIT MEMBER}
본 발명은, 회로 부재 표면의 적층 구조, 회로 부재의 하나로서의 리드 프레임의 표면 처리 기술, 및 그 회로 부재를 사용한 반도체 장치에 관한 것이며, 보다 상세하게는, 반도체 패키지의 타입에 대응하여, 리드 프레임과 봉지 수지(sealing resin)와의 밀착 강도를 높이는 기술에 관한 것이다.
반도체 장치로서는, 리드 프레임에 IC 칩, LSI 칩 등의 반도체 칩이 탑재되고, 절연성 수지로 봉지된 구조를 가지는 반도체 패키지가 있다. 이와 같은 반도체 장치에서는, 고집적화 및 소형화가 진행됨에 따라 패키지의 구조가, SOJ(Small Outline J-Leaded Package)나 QFP(Quad Flat Package)와 같은 수지 패키지의 측벽으로부터 외부 리드가 외측에 돌출된 타입을 거쳐, 외부 리드가 외측에 돌출하지 않고 수지 패키지의 배면에 외부 리드가 노출되도록 매설된, QFN(Quad Flat Non-leaded package)나 SON(Small Outline None leaded Package) 등의 박형이며 실장 면적이 작은 타입으로 나아가고 있다.
리드 프레임으로서는, 절연성 수지로 봉지되는 프레임 소재의 표면에 조면 화(粗面化) 처리가 실시되고, 이 표면에 차례로, 니켈(Ni) 층, 파라듐(Pd) 층이 도금법으로 적층된 구조를 가지는 것이 알려져 있다(예를 들면, 일본국 특개평11-40720호 공보(제4페이지, 도 1): 특허 문헌 1). 전술한 조면화 처리의 방법으로서는, 리드 프레임의 소재 표면을, 유기산계의 에칭액으로 화학 연마하고 있다.
다른 리드 프레임으로서는, 프레임 소재의 표면을, 표면측이 조면화된 Ni 도금층으로 피복한 것이 알려져 있다(예를 들면, 일본국 특개2004-349497호 공보( 제7페이지, 도 3): 특허 문헌 2). 이와 같은 조면화된 Ni 도금층은, 도금법의 조건을 조정함으로써 형성될 수 있다.
이와 같이, 리드 프레임의 전체면에 Ni 도금층을 형성하고, 그 위에 Pd 도금이나 Au 도금을 실시하는 것은, 제조 공정의 간소화, 및 환경 대응의 납땜 공정의 Pb 프리화의 목적을 위해 널리 행해지고 있다.
또한, 절연성 수지와 밀착시키는 회로 부재로서는, 리드 프레임 외에, 차량의 공급 전원을 차량탑재용 보조기에 분배하는 전기 접속 상자에 사용되는 커넥터의 도전판이나 버스바(busbar) 등이 있다.
그러나, 전술한 특허 문헌 1에 기재된 유기산계의 에칭액은, 도금법으로 형성한 동의 표면에 대해서는 유효하지만, 리드 프레임의 소재인 압연 동판의 표면의 조면화에 대해서는 그다지 유효하지 않은 문제점이 있다. 또한, 이와 같은 유기산계의 에칭액으로 압연 동 소재의 표면을 처리한 경우, 표면 조도는 커지지만, 표면 프로파일이 침형이 되지 않는다. 그러므로, 유기산계의 에칭액으로 조면화 처리를 행한 리드 프레임에서는, 패키지를 구성하는 절연성 수지와의 밀착성에 대해서는 큰 효과를 얻을 수 없었다. 거기에 더하여, 유기산계의 에칭액을 사용한 조면화에서는, 표면 조도 Ra를 0.15㎛로 하기 위해, 동 표면으로부터 깊이 3㎛에 이를 때까지 에칭하여야 하므로, 그 이상의 표면 조도를 얻으려면 더 깊이 에칭할 필요가 있다. 따라서, 이 처리 방법에서는, 에칭에 시간을 필요로 하므로 실제 리드 프레임의 생산에는 적합하지 않은 것이었다.
전술한 특허 문헌 2에 기재된 도금법으로 조면화된 Ni 도금층을 형성하는 방법으로는, 표면 조도를 커지게 하기 위해서는 Ni 도금층을 두껍게 할 필요가 있고, 1㎛ 이상이 아니면 안정된 효과를 얻을 수 없다. 최근에는 도금층을 얇게 하는 경향이 있어, Ni 도금층의 두께로서 0.5㎛정도가 요망되고 있다.
그런데, 전술한 QFN나 SON 등과 같은 박형으로 실장 면적이 작은 타입의 반도체 장치에 사용되는 리드 프레임에서는, 외부 리드의 하면이 수지 패키지의 하면에 노출되어 있으므로, 외부 리드와 절연성 수지가 접촉하는 면적이 작다. 그러므로, 리드 프레임과 절연성 수지와의 밀착 강도를 더 높일 필요가 있다. 최근에는, 자동차 탑재용의 반도체 장치의 수요가 높아지고, 이와 같은 용도로 사용한 경우, 진동이나 온도 변화에 노출되므로, 리드 프레임과 봉지 수지와의 밀착 강도를 종래 이상으로 강화시키는 것이 필요하게 되고 있다.
또한, 내부 리드에서의 와이어 본딩을 행하는 영역이나, 외부 리드에서의 실장 기판(프린트 배선 기판)에서의 납땜 영역 등을 고려하고, 또한 패키지 타입에 대응한 기능을 가지는 리드 프레임이 요망되고 있다.
그래서, 본 발명의 주된 목적은, 봉지 수지와의 밀착 강도를 높일 수 있고 리드 프레임, 및 그 제조 방법, 및 반도체 장치를 제공하는 것에 있다.
또한, 본 발명의 다른 목적은, QFN나 SON 등의 패키지 타입에 사용할 수 있는 리드 프레임, 및 그 제조 방법, 및 반도체 장치를 제공하는 것에 있다.
또한, 본 발명의 다른 목적은, 절연성 수지에 대한 밀착 강도를 높일 수 있는 회로 부재의 표면 적층 구조를 제공하는 것에 있다.
본 발명의 제1 특징은, 표면에 반도체 칩을 탑재하는 다이(die) 패드부와, 이 반도체 칩에 전기적으로 접속되는 리드부를 구비한 프레임 소재를 압연 동판 또는 압연 동합금판을 패턴 가공하여 형성한 회로 부재로서, 다이 패드부 및 리드부의 상면 및 측벽면에 조면이 형성되는 동시에, 다이 패드부 및 리드부의 하면이 평활면이 되고, 리드부의 하면이 노출되도록 봉지 수지에 매설되는 것을 요지로 한다.
본 발명의 제2 특징은, 표면에 반도체 칩을 탑재하는 다이 패드부와, 이 반도체 칩에 전기적으로 접속되는 리드부를 구비한 프레임 소재를, 압연 동판 또는 압연 동합금판을 패턴 가공하여 형성한 회로 부재로서, 다이 패드부의 상면과, 리드부의 상면에서의 본딩 와이어가 접속되는 부분이 평활면이 되는 동시에, 이들 평활면에 도금층이 적층되고, 도금층이 형성된 영역 및 다이 패드부 및 상기 리드부의 하면을 제외하는 영역에 조면이 형성되어 있는 것을 요지로 한다.
또한, 회로 부재 중 수지 봉지용 금형과 접하는 부분이 평활면이 되어 있는 것을 요지로 한다.
그리고, 본 발명에 있어서는, 전술한 조면의 표면 조도 Ra가, 0.3㎛이상인 것이 바람직하고, 또한 적층되는 도금층으로서는, 두께가 0.5㎛ ∼ 2㎛의 Ni 도금층, 두께가 0.005㎛ ∼ 0.2㎛의 Pd 도금층, 두께가 0.003㎛ ∼ 0.01㎛의 Au 도금층이 차례로 적층되어 있는 것이 바람직하다. 또한, 전술한 조면은, 과산화 수소와 황산을 주성분으로 하는 마이크로 에칭액으로 처리함으로써 형성되어 있는 것이 바람직하다. 여기서, 마이크로 에칭액은, 금속의 표면을 약간 용해시키고, 미세한 요철로 이루어지는 조면을 형성하는 표면 처리제를 말한다.
본 발명의 제3 특징은, 회로 부재의 제조 방법으로서, 압연 동판 또는 압연 동합금판을 패턴 가공하여, 다이 패드부와 리드부를 가지는 프레임 소재를 제작하는 공정과, 프레임 소재의 하면을 마스크재로 덮은 상태에서, 프레임 소재의 상면 및 측벽면을, 과산화 수소와 황산을 주성분으로 하는 마이크로 에칭액을 사용하여 조면화 처리하는 공정과, 마스크재를 박리시킨 후, 프레임 소재의 표면에 도금층을 적층하는 공정을 구비한 것을 요지로 한다.
본 발명의 제4 특징은 회로 부재의 제조 방법으로서, 압연 동판 또는 압연 동합금판을 패턴 가공하여, 다이 패드부와 리드부를 가지는 프레임 소재를 제작하는 공정과, 다이 패드부의 상면과, 리드부에서의 본딩 와이어가 접속되는 부분에 도금층을 적층하는 공정과, 프레임 소재의 하면을 마스크재로 덮은 상태에서, 프레임 소재를, 과산화 수소와 황산을 주성분으로 하는 마이크로 에칭액을 사용하여 조면화 처리하는 공정과, 마스크재를 박리하는 공정을 구비한 것을 요지로 한다.
여기서, 다이 패드부와 리드부의 본딩 와이어가 접속되는 부분에 적층되는 도금층으로서는, 2㎛ ∼ 15㎛의 Ag 도금층, 또는 프레임 소재 상에 Ni 도금층, Pd 도금층을 차례로 적층한 도금층이다.
본 발명의 제5 특징은, 반도체 장치로서, 압연 동판 또는 압연 동합금판으로 이루어지는, 다이 패드부와 리드부를 구비하고, 다이 패드부 및 리드부의 상면 및 측벽면에 조면이 형성되고, 또한 다이 패드부 및 리드부의 하면이 평활면이 되는 동시에, 표면에 도금층이 적층된 회로 부재와, 다이 패드부의 상면에 탑재된 반도체 칩과, 이 반도체 칩과 리드부를 접속하는 본딩 와이어와, 리드부의 하면을 노출시키도록, 회로 부재 및 반도체 칩 및 본딩 와이어를 봉지하는 전기 절연성의 봉지 수지를 구비한 것을 요지로 한다.
본 발명의 제6 특징은, 반도체 장치로서, 압연 동판 또는 압연 동합금판으로 이루어지는, 다이 패드부와 리드부를 구비하고, 다이 패드부의 상면과, 리드부의 상면에서의 본딩 와이어가 접속되는 부분이 평활면이 되는 동시에, 이들 평활면에 도금층이 적층되고, 이 도금층이 형성된 영역 및 다이 패드부 및 리드부의 하면을 제외하는 영역에 조면이 형성된 회로 부재와, 다이 패드부의 상면에 탑재된 반도체 칩과, 반도체 칩과 리드부를 접속하는 본딩 와이어와, 리드부의 하면을 노출시키도록, 회로 부재 및 반도체 칩 및 본딩 와이어를 봉지하는 전기 절연성의 봉지 수지를 구비한 것을 요지로 한다.
본 발명의 제7 특징은, 절연성 수지와 접합되는 회로 부재의 표면 적층 구조이며, 압연 동판 또는 압연 동합금판이 되는 도전성 소재의 표면에, 표면 조도 Ra가 0.3㎛이상의 조면이 형성되고, 이 조면에, 차례로, Ni 도금층, Pd 도금층이 적층되어 이루어지고, Ni 도금층의 두께가 0.5㎛ ∼ 2㎛, Pd 도금층의 두께가 0.005㎛ ∼ 0.2㎛인 것을 요지로 한다.
도 1은 본 발명의 제1 실시예에 따른 리드 프레임을 나타낸 평면도이다.
도 2는 본 발명의 제1 실시예에 따른 리드 프레임의 제조 방법을 나타낸 공정 단면도이다.
도 3은 본 발명의 제 1실시예에 따른 리드 프레임의 제조 방법을 나타낸 공정 단면도이다.
도 4는 본 발명의 제1 실시예에 따른 리드 프레임의 제조 방법을 나타낸 공정 단면도이다.
도 5는 본 발명의 제1 실시예에 따른 리드 프레임의 제조 방법을 나타낸 공정 단면도이다.
도 6은 본 발명의 제1 실시예에 따른 리드 프레임의 제조 방법을 나타낸 공정 단면도이다.
도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타낸 공정 단면도이다.
도 8은 본 발명의 제 1실시예에 따른 반도체 장치의 제조 방법을 나타낸 공정 단면도이다.
도 9는 본 발명의 제1 실시예에 따른 반도체 장치를 나타낸 단면도이다.
도 10은 본 발명의 실시예에 따른 리드 프레임의 조면화 부분의 확대 단면도 이다.
도 11은 밀착 강도 시험의 개요를 나타낸 사시도이다.
도 12의 (a) ∼ 도 12의 (d)는, 본 발명의 제2 실시예에 따른 리드 프레임의 제조 공정을 나타낸 단면도이다.
도 13의 (a) ∼ 도 13의 (d)는, 본 발명의 제2 실시예에 따른 반도체 장치의 제조 공정을 나타낸 공정 단면도이다.
도 14는 본 발명의 그 외의 실시예에 따른 리드 프레임의 조면화 부분의 확대 단면도이다.
도 15의 (a) ∼ 도 15의 (e)는, 본 발명의 제3 실시예에 따른 리드 프레임의 제조 공정을 나타낸 공정 단면도이다.
도 16의 (a) ∼ 도 16의 (e)는, 본 발명의 제3 실시예에 따른 반도체 장치의 제조 공정을 나타낸 단면도이다.
이하, 본 발명의 실시예에 따른 회로 부재, 회로 부재의 제조 방법, 반도체 장치, 및 회로 부재의 표면 적층 구조를 도면을 참조하여 상세하게 설명한다. 본 실시예에서는, 회로 부재로서의 리드 프레임에 본 발명을 적용하여 설명한다. 단, 도면은 모식적인 것이며, 각각의 재료층의 두께나 그 비율 등은 현실의 것과는 상이한 것에 유의해야 한다. 따라서, 구체적인 두께나 치수는 이하의 설명을 참작하여 판단해야 할 것이다. 또한, 도면 상호 간에도 서로의 치수의 관계나 비율이 상이한 부분이 물론 포함되어 있다.
[제1 실시예]
도 1 ∼ 도 9는, 본 발명의 제1 실시예를 나타내고 있다. 도 1은 리드 프레임의 평면도, 도 2 ∼ 도 9는, 도 1의 A-A단면에 착목한 리드 프레임 및 반도체 장치의 제조 방법을 나타낸 공정도이다.
(리드 프레임의 구성)
본 실시예에 따른 리드 프레임(1)은, 폭이 좁고 긴 리본 모양의 압연 동판 또는 압연 동합금판이 되는 프레임 소재(2)를, 에칭이나 금형 펀칭 등에 의해, 패턴 형성하여, 복수개의 단위 패턴이 연속된 상태로 제조된다. 그리고, 도 1은, 리드 프레임(1)에서의 1단위 패턴을 나타내고 있다.
도 1에 나타낸 바와 같이, 리드 프레임(1)의 1단위 패턴은, 중앙에 형성된, 반도체 칩을 탑재하기 위한 직사각형의 다이 패드부(3)와, 이 다이 패드부(3)를 에워싸도록 형성된 리드부(8)와, 다이 패드부(3)를 프레임 소재(2)에 연결하고 있는 타이 바(6)와, 리드부(8)를 가로 방향으로 연결하는 타이 바(7)를 구비하고 있다. 이 리드부(8)는, 후술하는 바와 같이, 봉지 수지(15)의 측벽으로부터 외측으로 향하여 돌출하지 않는 정도의 치수로 설정되어 있다. 그리고, 본 실시예에서는, 리드부(8)를 가로 방향으로 연결하는 타이 바(7)를 형성하고 있지만, 타이 바(7)를 생략하여 리드부(8)이 프레임(2)의 외측선부에서 다이 패드부(3)의 둘레를 향해 연장되는 패턴으로 형성해도 된다.
본 실시예에 따른 리드 프레임(1)의 상면(반도체 칩을 탑재하는 측의 면) 및 각각의 패턴의 측벽면은, 도 4 및 도 5에 나타낸 바와 같이, 과산화 수소와 황산을 주성분으로 하는 마이크로 에칭액을 사용하여 조면화 처리가 행해진 조면(3A, 3B, 8A, 8B)이 되어 있다. 이들 조면(3A, 3B, 8A, 8B)에서의 표면 조도 Ra는, 0.3㎛이상으로 설정되어 있고, 표면 프로파일은 침형으로 돌출된 요철면이 되어 있다. 프레임 소재(2)의 하면(반도체 칩 탑재면의 반대측 면)은 평활면으로 형성되어 있다.
또한, 다이 패드부(3) 및 리드부(8) 등을 포함하는 프레임 소재(2)의 표면에는, 도 6에 나타낸 바와 같이, 도금층(10)이 형성되어 있다. 그리고, 본 실시예에 있어서의 도금층(10)은, 도 10에 나타낸 바와 같이, 프레임 소재(2)의 표면에, 차례로, Ni 도금층(17), Pd 도금층(18)이 적층되어 이루어진다. 그리고, Ni 도금층(17)의 두께는 0.5㎛ ∼ 2㎛로 설정되고, Pd 도금층(18)의 두께는 0.005㎛ ∼ 0.2㎛로 설정되어 있다. 그리고, Pd 도금층(18)은, 본딩 와이어 및 땜납 페이스트와의 접속성이 양호한 금속층이며, 도 7에 나타낸 바와 같은 본딩 와이어(13)를 접속하는 와이어 본딩이나, 도시하지 않은 실장 기판(프린트 배선 기판)에 대한 납땜을 확실하게 행할 수 있다.
이와 같이 구성된 리드 프레임(1)에서는, 조면(3A, 3B, 8A, 8B)의 표면 조도 Ra를 0.3㎛이상으로 설정하고, 도금층(10)을 구성하는 Ni 도금층(17) 및 Pd 도금층(18)의 두께 범위를 설정함으로써, 조면(3A, 3B, 8A, 8B)의 표면 프로파일을 해치지 않고, 침형의 돌기의 표면을 도금층(10)으로 코팅한 형상을 유지할 수 있다. 그러므로, 리드 프레임(1)을 수지로 봉지할 때, 도금층(10)을 포함한 미세 돌기가 봉지 수지에 파고드는 앵커 효과를 얻을 수 있는 것으로 생각할 수 있다.
(리드 프레임의 제조 방법)
다음에, 도 2 ∼ 도 6을 사용하여 본 실시예에 따른 리드 프레임의 제조 방법에 대하여 설명한다.
먼저, 본 실시예에서는, 도 2에 나타낸 바와 같이, 다이 패드부(3)나 리드부(8) 등의 소정의 패턴 형성이 되어 있는 프레임 소재(2)를 준비한다. 이 프레임 소재(2)(압연 동합금판)의 구성 재료는, 예를 들면, 미쓰비시 덴키 메텍스제, 저 주석, Ni 구리합금 MF202를 사용한다.
다음에, 도 3에 나타낸 바와 같이, 프레임 소재(2)의 하면(한쪽 주면)에, 마스크재로서의 보호 필름(9)을 라미네이팅한다. 그리고, 프레임 소재(2)의 보호 필름(9)으로 덮여 있지 않은 부분을, 과산화 수소와 황산을 주성분으로 하는 마이크로 에칭액에 침지시켜서, 약 90초의 마이크로 에칭을 행하여, 도 4에 나타낸 바와 같은 조면(3A, 3B, 8A, 8B)을 형성한다. 이들 조면(3A, 3B, 8A, 8B)의 표면 프로파일은, 급준한 침형의 요철이 된다. 이와 같은 조면화 처리를 행한 결과, 조면(3A, 3B, 8A, 8B)의 에칭량이 2㎛이며, 표면 거칠기 Ra가 0.33㎛, Sratio가 2.08이었다. 그리고, 에칭량은, 에칭으로 파고든 평균 깊이를 나타낸다. Sratio는, 요철면의 표면적을, 측정 범위의 평면의 면적으로 나눈 값이다.
그 후, 도 5에 나타낸 바와 같이, 보호 필름(마스크재)(9)를 박리하고, 도 6에 나타낸 바와 같은 도금층(10)을 형성한다. 그리고, 이 도금층(10)은, 전술한 바와 같이, 프레임 소재(2)의 표면에, 차례로 Ni 도금층(17) 및 Pd 도금층(18)이 적층되어 이루어진다. 그리고, 도금층(10)의 형성 방법은, 전해 도금법이나 무전해 도금법 등 주지의 방법을 사용할 수 있다. 여기서, Ni 도금층(17)의 두께가 0.5㎛ ∼ 2㎛, Pd 도금층(18)의 두께가 0.005㎛ ∼ 0.2㎛의 범위가 되도록 도금층의 성장을 제어한다. 이와 같이 하여, 리드 프레임의 제조가 완료된다.
본 실시예에 따른 리드 프레임의 제조 방법에 의하면, 에칭 시간이 짧고 생산성을 높일 수 있다. 또한, 도금층(10)의 두께가 얇기 때문에, 고가인 도금액의 소비를 억제할 수 있다.
다음에, 도 7 ∼ 도 9를 사용하여 반도체 장치의 제조 방법 및 반도체 장치의 구성에 대하여 설명한다.
도 7에 나타낸 바와 같이, 전술한 제조 방법으로 제작한 리드 프레임(1)의 다이 패드부(3)의 상면에, 반도체 칩(11)을 페이스트 제(12)를 개재시켜 탑재한다. 그 후, 와이어 본딩을 행하여, 리드부(8)의 선단부와 반도체 칩(11)의 대응하는 전극 사이를 본딩 와이어(13)으로 접속한다. 다음에, 도 8에 나타낸 바와 같이, 리드 프레임(1)의 하면에 수지 누출 방지용 보호 필름(14)을 라미네이팅한 후, 전체를 예를 들면 에폭시 수지로 이루어지는 봉지 수지(15)로 몰딩(molding)한다. 그 후, 원하는 형상이 되도록, 봉지 수지(15) 및 리드 프레임(1)을 일괄적으로 절단(개별 편화)함으로써, 도 9에 나타낸 반도체 장치(반도체 패키지)(16)가 완성된다.
본 실시예의 반도체 장치(16)에서는, 리드부(8)및 다이 패드부(3)의 하면이 봉지 수지(15)의 하면 측에서 노출되도록 되어 있다. 이 노출 리드부(8)는, 도시하지 않은 실장 기판(프린트 배선 기판) 측에 납땜에 의해 접속된다.
이와 같이 구성된 반도체 장치(16)에서는, 리드 프레임(1)의 다이 패드부(3) 및 리드부(8)의 하면을 제외하는 표면이 조면화되어 있으므로, 봉지 수지(15)와의 밀착 강도가 높고, 진동이나 온도 변화에 대한 내구성을 발휘할 수 있다.
여기서, 압연 동합금판에 본 실시예의 조면화 처리를 행한 경우와, 유기산계의 처리를 행한 경우를 비교하였다.
아래 표 1은, 본 실시예와 같이 과산화 수소와 황산을 주성분으로 하는 마이크로 에칭액을 사용하여 조면화 처리를 가한 예와, 종래와 같이 유기산계(본 예에서는 상품명 CZ8100를 사용)를 사용한 비교예에서의 에칭량, 표면 조도 Ra, Sratio, 및 에칭 시간을 비교한 것이다. 비교예에서는, 에칭량이 1㎛, 2㎛, 3㎛의 경우를 예를 들고 있다.
[표 1]
처리액 과산화 수소 + 황산 유기산계(C28100)의 비교예
에칭액 2㎛ 1㎛ 2㎛ 3㎛
표면 조도(Ra) 0.33㎛ 0.085㎛ 0.105㎛ 0.152㎛
Sratio 2.08 1.11 1.13 1.20
에칭 시간 약 15분 약 3분 약 6분 약 9분
표 1로부터, 유기산계를 사용한 비교예에서는, 0.15㎛의 거칠기를 얻지만, 깊이 3㎛로 에칭해야만 하는 것을 알 수 있다. 그러므로, 그 이상의 거칠기를 얻고 싶은 경우는, 더 깊이 에칭할 필요가 있고, 이 에칭에 시간을 필요로 하므로, 실제 리드 프레임의 생산에는 적합하지 않는 것을 알 수 있다. 이에 비해, 본 실시예의 조면화 처리를 행하면, 에칭 깊이가 2㎛로, 비교예의 2배 이상의 거칠기를 얻을 수 있다. 본 실시예에서는, 과산화 수소와 황산을 주성분으로 하는 마이크로 에칭액을 사용하여 조면화 처리를 실시함으로써, 가는 침형의 요철을 가진 표면 형상을 얻을 수 있다. 이 형상이, 수치에 의해 표현되는 파라미터 이상으로 앵커 효과를 얻는 데 유효한 것으로 생각할 수 있다.
본 실시예에서의 봉지 수지와 밀착 강도를 측정하기 위해, 도 11에 나타낸 바와 같은 컵의 전단 강도(shearing strength)를 측정했다. 구리합금(MF202)의 압연 동합금판 상에, 전술한 바와 마찬가지의 도금층의 형성, 및 변색 방지 처리를 실시하여 밀착 강도 시험편(20)을 제작했다. 이 밀착 강도 시험편(20)을 핫 플레이트 상에서 220℃, 60초간 가열한 후, 핫 플레이트 상에서 220℃, 60초간 더 가열하고, 핫 플레이트 상에서 240℃, 80초간 가열을 더 행하였다. 성형은, 125 kg/cm의 압력하에서 175℃, 120초간의 가열을 행하였다. 그 후, 175℃, 5시간의 가열을 더 행하고, 에폭시 수지(21)를 경화시켰다.
이와 같이 성형한 에폭시 수지(21)와 밀착 강도 시험편(20)에, 도 11에 나타낸 화살표 방향으로 하중을 걸어서, 박리했을 때의 하중을 접착면의 면적으로 나누어서 단위 면적당의 하중(kN/cm2)을 구하였다.
이 결과, 전단 강도의 값으로서 다음의 값이 얻어지고, 본 실시예의 조면 처리를 행함으로써, 봉지 수지와의 밀착 강도를 높이는 효과를 얻을 수 있었다.
(1) 조면화 없음의 경우, 0.04kN/cm2
(2) 조면화 있음, 방수 처리 없음의 경우, 0.42kN/cm2
(3) 조면화 있음, 실란계 방수 처리 있는 경우, 0.54kN/cm2
[제2 실시예]
도 12 및 도 13을 사용하여, 본 발명의 제2 실시예를 설명한다. 그리고, 본 실시예에서 전술한 제1 실시예와 동일한 부분에는 동일한 부호를 부여하여 설명을 생략한다.
제2 실시예에 따른 회로 부재는, 리드 프레임 표면 중 수지 봉지용 금형과 접하는 부분을 평활한 면으로 하고, 그 외의 부분을 조면화한 리드 프레임이며, 봉지 수지 성형시의 수지 버(burr)의 발생이나, 수지 누출을 방지하는 효과를 가진다. 도 12의 (a)는, 도 2와 마찬가지로 패턴 형성된 프레임 소재(2)의 단면을 나타낸다. 부분 조화(粗化)의 방법으로서는, 도 12의 (b)에 나타낸 바와 같이, 도 3에서 설명한 프레임 소재(2)의 하면에 보호 필름을 라미네이팅하는 방법 대신 프레임 소재(2)를 고무 패킹(27, 28)을 개재하여 상하 한쌍의 에칭용의 지그(29, 30)로 협지하고, 에칭용 지그(29)에 부설된 노즐(31)로부터 마이크로 에칭액(32)을 프레임 소재(2)에 소정 시간 분사하여 마이크로 에칭하여 조면을 형성한다.
이 때, 고무 패킹(28)은 프레임 소재(2)의 하면을, 고무 패킹(27)은 프레임 소재(2)의 상면 중에서 수지 봉지용 금형이 접하는 부분을 각각 덮어서 마스크재의 역할을 하고, 마이크로 에칭으로부터 보호하여 프레임 소재(2)의 평활한 면이 남는다.
도 12의 (c)는, 에칭 후에, 에칭용의 지그로부터 프레임 소재(2)를 인출한 상태를 나타내고, 하면(23), 및 상면 중에서 고무 패킹(27)으로 덮인 부분(수지 봉지용 금형에 접하는 부분)(24)가 평활한 면으로 남고, 그 이외의 표면은 조면(3A, 3B, 8A, 8B)으로 되어 있다.
다음에, 도 12의 (d)에 나타낸 바와 같이, 다이 패드부(3)및 리드부(8)를 포 함하는 프레임 소재(2)의 표면에, 제1 실시예와 마찬가지로 도금층(10)을 형성하고, 리드 프레임(1A)으로서 완성한다.
도 13에 리드 프레임(1A)을 사용하여 반도체 장치를 제조하는 공정을 나타낸다. 리드 프레임(1A)에, 도 13의 (a)에 나타낸 바와 같이, 다이 패드부 상면에 페이스트 제(12)를 통하여 반도체 칩(11)을 탑재한 후, 와이어 본딩을 행하여 리드부(8)와 반도체 칩(11)의 대응하는 전극끼리를 본딩 와이어(13)로 접속한다.
다음에, 도 13의 (b)에 나타낸 바와 같이, 수지 봉지용 금형(25)을 사용하여 봉지 수지(15)로 몰딩한다. 수지 몰딩한 후, 리드 프레임을 수지 봉지용 금형(25)으로부터 인출한 상태를 도 13의 (c)에 나타낸다. 이 상태에서 리드부의 불필요한 곳을 원하는 형상으로 절단하고, 반도체 장치(반도체 패키지) (도 13의 (d))가 완성된다. 그리고, 본 실시예에서는, 개별 몰딩을 예시하고 있으므로, 일괄 몰딩시와 같은 개별 편화를 위한 다이서 컷의 공정은 없다.
도 13의 (b)의 봉지 수지에 의한 수지 몰딩시에, 수지 봉지용 금형(25)과 접하는 부분의 리드 프레임(1A)의 표면이 조면화되어 있으면 수지 봉지용 금형(25)과 리드 프레임(1A) 사이에 간극이 생기고, 봉지 수지가 비집고 들어가 버가 생기거나, 극단적인 경우 금형 밖으로 봉지 수지가 누출된다. 본 실시예에서는, 조면화 된 부분은 제1 실시예와 동일한 효과를 얻을 수 있는 동시에, 전술한 바와 같이 수지 봉지용 금형(25)과 접하는 부분의 리드 프레임(1A)의 표면을 평활한 면으로 하고 있으므로, 수지 봉지용 금형(25)과 리드 프레임(1A)이 밀착하여 수지 버나 수지 누출을 방지하는 효과가 있다.
[제3 실시예]
도 15 및 도 16을 사용하여 본 발명의 제3 실시예에 따른 회로 부재에 대하여 설명한다. 그리고, 본 실시예에서 전술한 제1 실시예와 동일한 부분에는 동일한 부호를 부여하여 설명을 생략한다.
본 실시예에서는, 도 15의 (a)에 나타낸 바와 같이, 에칭이나 금형 펀칭에 의해 다이 패드부(3)나 리드부(8) 등의 리드 프레임의 소정의 패턴이 형성된 압연 동합금으로 이루어지는 프레임 소재(2)를 준비한다.
다음에, 도 15의 (b)에 나타낸 바와 같이, 프레임 소재(2)의 다이 패드 상면의 반도체 칩을 탑재하는 부분 및 리드 상면의 본딩 와이어를 접속하는 부분에 귀금속 도금층(10B)을 형성하고, 또한 도 15의 (c)에 나타낸 바와 같이, 프레임 소재(2)의 하면에 보호 필름(마스크재)(9)을 라미네이팅한다.
다음에, 프레임 소재(2)의 표면에 마이크로 에칭액을 분사 또는 프레임 소재(2)를 마이크로 에칭액에 침지하여 소정 시간(약 90초)의 마이크로 에칭을 행하여, 도 15의 (d)에 나타낸 바와 같은 3A, 3B, 8A 및 8B의 조면을 형성한다. 여기서, 프레임 소재(2)의 표면 중 귀금속 도금층(10B)이 실시된 부분과 보호 필름(9)이 라미네이팅된 부분은 마이크로 에칭으로부터 보호되고 있어서 프레임 소재(2) 표면의 평활면이 남는다. 도 15의 (e)는, 보호 필름(9)을 박리하여 완성한 리드 프레임(1)의 단면을 나타낸 도면이며, 하면(23)과 귀금속 도금층(10B)은 평활한 면이 보존되어 있고, 그 이외의 표면은 조면(3A, 3B, 8A, 8B)이 형성되어 있다.
여기서, 귀금속 도금층(10B)으로서는, Ag 도금층, 또는 프레임 소재(2) 표면 에 차례로 Ni 도금층, Pd 도금층이 적층되어 이루어지는 도금층이다.
도 16은, 도 15의 공정에서 제조된 본 발명의 리드 프레임을 사용하여 QFN(Quad Flat Non-leaded package)을 제조하는 공정을 나타내고 있다. 도 16의(a)는, 도 15의 (e)에 대응한 단위 패턴이 다면 부착된 리드 프레임의 단면도를 나타내고 있다.
다음에, 도 16의 (b)에 나타낸 바와 같이, 리드 프레임 하면에는 필요에 따라 수지 버 방지용 필름을 붙이고, 다이 패드 상면에 페이스트 제(12)를 개재하여 반도체 칩(11)을 탑재한 후, 와이어 본딩을 행하여 리드부(8)의 도금층(10B)과 반도체 칩(11)의 대응하는 전극끼리를 본딩 와이어(13)로 접속한다.
그 후, 도 16의 (c)과 같이 수지 봉지용 금형(일괄 몰딩용 금형)(25)을 사용하여 봉지 수지(15)로 일괄적으로 몰딩(수지 봉지)한다.
다음에, 실장시의 땜납 접속성을 향상시키기 위하여, 도 16의 (d)에 나타낸 바와 같이 봉지 수지로부터 노출시킨 리드부 및 다이 패드부에는 땜납 도금층(22)을 실시한 후, 개별 편화의 절단 위치(26)에서 일괄적으로 몰딩된 리드 프레임을 다이서 컷하여 도 16의 (e)에 나타낸 바와 같이 각각의 반도체 장치가 완성된다.
이 제3 실시예에서도, 전술한 제1 실시예와 마찬가지의 효과를 얻을 수 있다. 그리고, 본 실시예에서는, 반도체 칩의 탑재면이나 와이어 본딩면에만 도금층을 실시하고, 또한, 납땜을 행하는 리드부(8)의 하면은 땜납 도금을 행하고 있으므로, 고가의 귀금속 도금액을 절약할 수 있고, 제품 비용을 낮게 억제할 수 있음과 동시에, 와이어 본딩성이나 반도체 칩(11)의 마운트성을 높일 수 있다.
[회로 부재의 표면 적층 구조]
다음에, 본 발명에 따른 회로 부재의 표면 적층 구조를, 도 10을 사용하여 설명한다. 압연 동판 또는 압연 동합금판으로 이루어지는 도전성 소재로서의 프레임 소재(2)의 표면에, 표면 조도 Ra가 0.3㎛이상의 조면(8A)이 형성되고, 이 조면(8A)에, 차례로, Ni 도금층(17), Pd 도금층(18)이 적층된 것으로서, Ni 도금층의 두께가 0.5㎛ ∼ 2㎛, Pd 도금층의 두께가 0.005㎛ ∼ 0.2㎛인 것이 바람직하다. 이와 같은 표면 적층 구조로 함으로써, 도전성 소재와 절연성 수지와의 밀착 강도를 향상시킬 수 있다. 또한, 도 14에 나타낸 바와 같이, Pd 도금층(18) 상에는, 두께가 0.003㎛ ∼ 0.01㎛인 Au 도금층(19)이 적층되어 있는 구성으로 해도 된다. 이와 같은 Au 도금층은, Pd 도금층의 표면에 산화막이 형성되는 것을 방지하는 효과가 있다.
[그 외의 실시예]
전술한 실시예에 개시된 일부를 이루는 논술 및 도면은 본 발명을 한정하는 것으로 이해해서는 않된다. 이 개시로부터 당업자에게는 다양한 대체 실시 형태, 실시예 및 운용 기술이 분명해질 것이다.
예를 들면, 제1 실시예, 제 2 실시예 및 제3 실시예에서는, 도금층(10)을 Ag 도금층 한 층, 또는, Ni 도금층(17)과 Pd 도금층(18)의 2층을 적층한 구성으로 하였지만, 도 14에 나타낸 회로 부재의 표면 적층 구조와 같이, Pd 도금층(18) 상에 Au 도금층(19)을 더 적층한 도금층(10A)으로 해도 된다. 그리고, 이 Au 도금층(19)의 두께는, 0.003㎛ ∼ 0.01㎛의 범위인 것이 바람직하다.
전술한 제1 실시예, 제 2 실시예 및 제3 실시예에서는, 패키지 타입으로서 QFN이나 SON 등의 박형으로 실장 면적이 작은 타입에 적용하였지만, QFP, SOP, FLGA 등의 타입의 리드 프레임에도 물론 적용할 수 있고, 봉지 수지와의 밀착 강도의 향상을 도모할 수 있다.
또한, 전술한 제1 실시예, 제 2 실시예 및 제3 실시예에서는, 회로 부재로서 리드 프레임을 적용하여 설명하였으나, 차량의 공급 전원을 자동차 탑재용 보조기에 분배하는 전기 접속 상자에 사용되는 커넥터의 도전판이나 버스바 등 회로 부재에도 적용할 수 있다.

Claims (20)

  1. 압연 동판 또는 압연 동합금판을 패턴 가공하여, 다이 패드부와 리드부를 포함하는 프레임 소재를 제작하는 공정과,
    상기 프레임 소재의 표면 중 봉지 수지 형성시에 수지 봉지용 금형과 접하게 되는 부분을 덮도록, 상하 한 쌍의 에칭용 지그로 상기 프레임 소재를 끼워 지지하는 공정과,
    상기 지그에 의해 덮히지 않는 상기 프레임 소재의 표면을 과산화 수소와 황산을 포함하는 마이크로 에칭액을 사용하여 조면화 처리하는 공정과,
    상기 지그를 제거한 후, 상기 지그에 의해 덮혀 있던 상기 프레임 소재의 표면에 도금층을 적층하는 공정
    을 포함하는 것을 특징으로 하는 회로 부재의 제조 방법.
  2. 제1항에 있어서,
    상기 도금층을 적층하는 공정은, 상기 프레임 소재의 표면에 Ag 도금층을 적층하는 것을 특징으로 하는 회로 부재의 제조 방법.
  3. 제1항에 있어서,
    상기 도금층을 적층하는 공정은, 상기 프레임 소재의 표면에, Ni 도금층 및 Pd 도금층을 순차적으로 적층하는 것을 특징으로 하는 회로 부재의 제조 방법.
  4. 제3항에 있어서,
    상기 Pd 도금층 상에 Au 도금층을 적층하는 공정을 더 포함하는 것을 특징으로 하는 회로 부재의 제조 방법.
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