JP2003158142A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 リードフレームと封止樹脂の接合性を向上で
きる半導体装置の製造方法を提供する。 【解決手段】 導電性板材１０に素子搭載部１２及び複
数のリード１３を備えたリードフレーム１１を形成し、
リードフレーム１１の全面に下地めっき１８を施し、そ
の上にＰｄめっき１９の皮膜を形成し、更にその上に金
めっき２０の皮膜を形成する。次に、素子搭載部１２に
半導体チップ２１を搭載し、半導体チップ２１とリード
１３との電気的接続を行った後、リードフレーム１１の
表面に露出する金めっき２０を剥離し、これらを樹脂封
止する。
きる半導体装置の製造方法を提供する。 【解決手段】 導電性板材１０に素子搭載部１２及び複
数のリード１３を備えたリードフレーム１１を形成し、
リードフレーム１１の全面に下地めっき１８を施し、そ
の上にＰｄめっき１９の皮膜を形成し、更にその上に金
めっき２０の皮膜を形成する。次に、素子搭載部１２に
半導体チップ２１を搭載し、半導体チップ２１とリード
１３との電気的接続を行った後、リードフレーム１１の
表面に露出する金めっき２０を剥離し、これらを樹脂封
止する。
Description
【０００１】
【発明の属する技術分野】本発明は、封止したエポキシ
等の樹脂とリードフレームとの接合性を向上させた半導
体装置の製造方法に関する。
等の樹脂とリードフレームとの接合性を向上させた半導
体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置に使用するリードフレーム
は、従来、インナーリード及びパッドに対しては、半導
体チップの接合性及びボンディングワイヤの接合性を向
上させるために銀めっき等の金属めっきを施すと共に、
アウターリードには、半田付性を良好とするため半田め
っきを行っていた。ところが、このように異種金属皮膜
を形成するのは複雑な工程を必要とし手間がかかるた
め、近年では、リードフレームの全面にパラジウムめっ
きを施す方法が用いられている。特に、ＳＯＮ（Ｓｍａ
ｌｌ Ｏｕｔｌｉｎｅ Ｎｏｎ−ｌｅａｄｅｄ ｐａｃ
ｋａｇｅ）や、ＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−
ｌｅａｄｅｄ ｐａｃｋａｇｅ）タイプの半導体装置用
リードフレームをマトリックス状に形成した場合には、
めっきエリアが狭小となり部分めっきが困難であるた
め、全面めっきを採用せざるを得ないという事情があ
る。なお、通常パラジウムめっきを施す際には、ニッケ
ルなどの下地めっき上にパラジウムをめっきし、更にワ
イヤボンディング時の信頼性を向上させるために、パラ
ジウム皮膜上に金をフラッシュめっきした３層構造とな
っていた。
は、従来、インナーリード及びパッドに対しては、半導
体チップの接合性及びボンディングワイヤの接合性を向
上させるために銀めっき等の金属めっきを施すと共に、
アウターリードには、半田付性を良好とするため半田め
っきを行っていた。ところが、このように異種金属皮膜
を形成するのは複雑な工程を必要とし手間がかかるた
め、近年では、リードフレームの全面にパラジウムめっ
きを施す方法が用いられている。特に、ＳＯＮ（Ｓｍａ
ｌｌ Ｏｕｔｌｉｎｅ Ｎｏｎ−ｌｅａｄｅｄ ｐａｃ
ｋａｇｅ）や、ＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−
ｌｅａｄｅｄ ｐａｃｋａｇｅ）タイプの半導体装置用
リードフレームをマトリックス状に形成した場合には、
めっきエリアが狭小となり部分めっきが困難であるた
め、全面めっきを採用せざるを得ないという事情があ
る。なお、通常パラジウムめっきを施す際には、ニッケ
ルなどの下地めっき上にパラジウムをめっきし、更にワ
イヤボンディング時の信頼性を向上させるために、パラ
ジウム皮膜上に金をフラッシュめっきした３層構造とな
っていた。
【０００３】
【発明が解決しようとする課題】しかしながら、金めっ
き皮膜は封止樹脂との密着性が良くないため、封止樹脂
とリードフレームとの間に剥離が生じてしまうという問
題があった。特に、半導体チップの搭載側のみを樹脂封
止し、底部にあるリードを露出させるタイプの半導体装
置においては、リードフレームが樹脂にくるまれている
わけではないので、封止樹脂の剥離が生じやすいという
問題がある。本発明はかかる事情に鑑みてなされたもの
で、リードフレームと封止樹脂の接合性を向上できる半
導体装置の製造方法を提供することを目的にする。
き皮膜は封止樹脂との密着性が良くないため、封止樹脂
とリードフレームとの間に剥離が生じてしまうという問
題があった。特に、半導体チップの搭載側のみを樹脂封
止し、底部にあるリードを露出させるタイプの半導体装
置においては、リードフレームが樹脂にくるまれている
わけではないので、封止樹脂の剥離が生じやすいという
問題がある。本発明はかかる事情に鑑みてなされたもの
で、リードフレームと封止樹脂の接合性を向上できる半
導体装置の製造方法を提供することを目的にする。
【０００４】
【課題を解決するための手段】前記目的に沿う第１の発
明に係る半導体装置の製造方法は、導電性板材をプレス
加工及び／又はエッチング加工によって、素子搭載部及
び複数のリードを備えたリードフレームを形成する第１
工程と、前記リードフレームの全面に下地めっきを施
し、その上にパラジウムめっき皮膜を形成し、更にその
上に金めっき皮膜を形成する第２工程と、前記リードフ
レームの素子搭載部に半導体チップを搭載すると共に、
該半導体チップの電極パッドと前記リードとを電気的に
接続する第３工程と、前記半導体チップが搭載され更に
前記リードとの電気的接合も完了した前記リードフレー
ムの表面に露出する金めっきを剥離する第４工程と、前
記金めっきが剥離されたリードフレームに搭載されてい
る半導体チップを樹脂封止する第５工程とを有してい
る。
明に係る半導体装置の製造方法は、導電性板材をプレス
加工及び／又はエッチング加工によって、素子搭載部及
び複数のリードを備えたリードフレームを形成する第１
工程と、前記リードフレームの全面に下地めっきを施
し、その上にパラジウムめっき皮膜を形成し、更にその
上に金めっき皮膜を形成する第２工程と、前記リードフ
レームの素子搭載部に半導体チップを搭載すると共に、
該半導体チップの電極パッドと前記リードとを電気的に
接続する第３工程と、前記半導体チップが搭載され更に
前記リードとの電気的接合も完了した前記リードフレー
ムの表面に露出する金めっきを剥離する第４工程と、前
記金めっきが剥離されたリードフレームに搭載されてい
る半導体チップを樹脂封止する第５工程とを有してい
る。
【０００５】また、前記目的に沿う第２の発明に係る半
導体装置の製造方法は、導電性板材をプレス加工及び／
又はエッチング加工によって、素子搭載部及び複数のリ
ードを備えた複数のリードフレームをマトリックス状に
形成したリードフレームシートを製造する第１工程と、
それぞれ前記リードフレームの全面に下地めっきを施
し、その上にパラジウムめっき皮膜を形成し、更にその
上に金めっき皮膜を形成する第２工程と、それぞれ前記
リードフレームの素子搭載部に半導体チップを搭載する
と共に、該半導体チップの電極パッドと前記リードとを
電気的に接続する第３工程と、少なくとも前記半導体チ
ップが搭載された側のリードフレームシートの露出した
金めっきを剥離する第４工程と、前記リードフレームシ
ートの半導体チップ搭載面側を一括して樹脂封止する第
５工程と、切断刃により樹脂封止体を切断し、それぞれ
前記半導体チップを備えた半導体装置に個片化する第６
工程とを有する。
導体装置の製造方法は、導電性板材をプレス加工及び／
又はエッチング加工によって、素子搭載部及び複数のリ
ードを備えた複数のリードフレームをマトリックス状に
形成したリードフレームシートを製造する第１工程と、
それぞれ前記リードフレームの全面に下地めっきを施
し、その上にパラジウムめっき皮膜を形成し、更にその
上に金めっき皮膜を形成する第２工程と、それぞれ前記
リードフレームの素子搭載部に半導体チップを搭載する
と共に、該半導体チップの電極パッドと前記リードとを
電気的に接続する第３工程と、少なくとも前記半導体チ
ップが搭載された側のリードフレームシートの露出した
金めっきを剥離する第４工程と、前記リードフレームシ
ートの半導体チップ搭載面側を一括して樹脂封止する第
５工程と、切断刃により樹脂封止体を切断し、それぞれ
前記半導体チップを備えた半導体装置に個片化する第６
工程とを有する。
【０００６】なお、第１、第２の発明に係る半導体装置
の製造方法において、第４工程で金めっきを剥離する処
理には、プラズマ処理（場合によっては、ブラスト処理
又は化学処理）を用いるのが好ましい。これによって、
リードフレームの製造工程が単純化され、更には、封止
樹脂に接する層は、パラジウムめっき皮膜となり、樹脂
との接合性が向上する。
の製造方法において、第４工程で金めっきを剥離する処
理には、プラズマ処理（場合によっては、ブラスト処理
又は化学処理）を用いるのが好ましい。これによって、
リードフレームの製造工程が単純化され、更には、封止
樹脂に接する層は、パラジウムめっき皮膜となり、樹脂
との接合性が向上する。
【０００７】
【発明の実施の形態】続いて、添付した図面を参照しつ
つ、本発明を具体化した実施の形態につき説明し、本発
明の理解に供する。ここに、図１（Ａ）〜（Ｆ）は本発
明の一実施の形態に係る半導体装置の製造方法の工程
図、図２はマトリックス状に形成されたリードフレーム
シートの平面図である。
つ、本発明を具体化した実施の形態につき説明し、本発
明の理解に供する。ここに、図１（Ａ）〜（Ｆ）は本発
明の一実施の形態に係る半導体装置の製造方法の工程
図、図２はマトリックス状に形成されたリードフレーム
シートの平面図である。
【０００８】厚みが例えば０．１〜０．５ｍｍ程度の導
電性板材の一例である銅又は銅合金の条材１０を用意
し、これにプレス加工又はエッチング加工によって、図
１（Ａ）及び図２に示すように、リードフレーム１１を
マトリックス状に形成したリードフレームシート１７を
製造する。各リードフレーム１１は中央に素子搭載部１
２をその周囲４方に複数のリード１３を有する。隣り合
うリードフレーム１１のリード１３は支持リード１４に
よって連結され、更に隣り合う素子搭載部１２は別の支
持リード１５によって連結されている。なお、１６はパ
イロット孔である（以上、第１工程）。
電性板材の一例である銅又は銅合金の条材１０を用意
し、これにプレス加工又はエッチング加工によって、図
１（Ａ）及び図２に示すように、リードフレーム１１を
マトリックス状に形成したリードフレームシート１７を
製造する。各リードフレーム１１は中央に素子搭載部１
２をその周囲４方に複数のリード１３を有する。隣り合
うリードフレーム１１のリード１３は支持リード１４に
よって連結され、更に隣り合う素子搭載部１２は別の支
持リード１５によって連結されている。なお、１６はパ
イロット孔である（以上、第１工程）。
【０００９】このような、多数のリードフレーム１１が
マトリックス状に形成されたリードフレームシート１７
の全面に、図１（Ｂ）に示すように、厚みが０．５〜
２．０μｍ程度の薄いＮｉめっきからなる下地めっき１
８を行う。この下地めっき１８の上に厚みが０．０１〜
０．１５μｍ程度のＰｄめっき１９を行い、その上（Ｐ
ｄめっき被膜の上）に厚みが０．００３〜０．１μｍ程
度の薄い金めっき２０を行う（以上、第２工程）。次
に、図１（Ｃ）に示すように、最表面に金めっき２０が
形成された各リードフレーム１１の素子搭載部１２に、
銀ペースト等の接着剤や接着用テープを介して半導体チ
ップ２１を搭載する。そして、各半導体チップ２１の電
極パッド２２と金めっきされたリード１３との間をボン
ディングワイヤ２３によって電気的に接続する。この実
施の形態では半導体チップ２１とリード１３との接合は
ワイヤボンディング法を用いたが、フリップチップ接続
法を採用することもできる（以上、第３工程）。
マトリックス状に形成されたリードフレームシート１７
の全面に、図１（Ｂ）に示すように、厚みが０．５〜
２．０μｍ程度の薄いＮｉめっきからなる下地めっき１
８を行う。この下地めっき１８の上に厚みが０．０１〜
０．１５μｍ程度のＰｄめっき１９を行い、その上（Ｐ
ｄめっき被膜の上）に厚みが０．００３〜０．１μｍ程
度の薄い金めっき２０を行う（以上、第２工程）。次
に、図１（Ｃ）に示すように、最表面に金めっき２０が
形成された各リードフレーム１１の素子搭載部１２に、
銀ペースト等の接着剤や接着用テープを介して半導体チ
ップ２１を搭載する。そして、各半導体チップ２１の電
極パッド２２と金めっきされたリード１３との間をボン
ディングワイヤ２３によって電気的に接続する。この実
施の形態では半導体チップ２１とリード１３との接合は
ワイヤボンディング法を用いたが、フリップチップ接続
法を採用することもできる（以上、第３工程）。
【００１０】以上の工程の後に、リードフレームシート
１７の表面に露出している金めっき２０を剥離する。こ
の金めっき２０の剥離は、この実施の形態においては、
ケーシング内に対象物を入れて内部を真空にした後、Ａ
ｒガスを入れて高周波交流電圧をかけてプラズマを発生
させるプラズマ処理によって行う。このプラズマ処理に
よって、Ａｒガスの一部はイオン化し、Ａｒガス分子、
イオン化したＡｒ+ 、マイナス電子はケーシング内を高
速運動し、リードフレーム１１の表面に衝突して金めっ
き２０を剥離すると共に表面を粗面化する。なお、実際
の条件としては、５００ｗ程度の高周波電力を供給して
約６０秒でプラズマ処理を行うと、図１（Ｄ）に示すよ
うに、良好に金めっき２０のみを除去することができた
（以上、第４工程）。
１７の表面に露出している金めっき２０を剥離する。こ
の金めっき２０の剥離は、この実施の形態においては、
ケーシング内に対象物を入れて内部を真空にした後、Ａ
ｒガスを入れて高周波交流電圧をかけてプラズマを発生
させるプラズマ処理によって行う。このプラズマ処理に
よって、Ａｒガスの一部はイオン化し、Ａｒガス分子、
イオン化したＡｒ+ 、マイナス電子はケーシング内を高
速運動し、リードフレーム１１の表面に衝突して金めっ
き２０を剥離すると共に表面を粗面化する。なお、実際
の条件としては、５００ｗ程度の高周波電力を供給して
約６０秒でプラズマ処理を行うと、図１（Ｄ）に示すよ
うに、良好に金めっき２０のみを除去することができた
（以上、第４工程）。
【００１１】この後、図１（Ｅ）に示すように、半導体
チップ２１及びボンディングワイヤ２３の樹脂封止を行
う。この実施の形態では、それぞれのリードフレーム１
１上に載っている、即ち、リードフレームシート１７の
上に載っている半導体チップ２１の搭載面側を一括して
樹脂封止し、半導体チップ２１が搭載されていない側は
露出させておく。リードフレーム１１の表面は金めっき
２０が除去され、粗面化したＰｄめっきが露出している
ので、封止樹脂２４との馴染みがよく、強固に封止樹脂
２４がリードフレーム１１に付着して、複数の半導体装
置の集合からなる樹脂封止体２５が形成される（以上、
第５工程）。この工程が終了すると、図１（Ｆ）に示す
ように、ダイシングソーなどの切断刃を使用して樹脂封
止体２５を切断し、各半導体装置２６単位に個片化す
る。
チップ２１及びボンディングワイヤ２３の樹脂封止を行
う。この実施の形態では、それぞれのリードフレーム１
１上に載っている、即ち、リードフレームシート１７の
上に載っている半導体チップ２１の搭載面側を一括して
樹脂封止し、半導体チップ２１が搭載されていない側は
露出させておく。リードフレーム１１の表面は金めっき
２０が除去され、粗面化したＰｄめっきが露出している
ので、封止樹脂２４との馴染みがよく、強固に封止樹脂
２４がリードフレーム１１に付着して、複数の半導体装
置の集合からなる樹脂封止体２５が形成される（以上、
第５工程）。この工程が終了すると、図１（Ｆ）に示す
ように、ダイシングソーなどの切断刃を使用して樹脂封
止体２５を切断し、各半導体装置２６単位に個片化す
る。
【００１２】前記実施の形態においては、金めっきを剥
離するのにプラズマ処理を用いたが、例えば、細かい粒
を吹き付けるブラスト処理であっても本発明は適用さ
れ、この場合にもリードフレームの表面は粗面化処理が
なされる。また、金めっきの剥離においては、化学処理
を用いてもよい。また、前記実施の形態においては、リ
ードフレームの露出面全てについて金めっきを剥離する
処理を行ったが、半導体チップが搭載されていない面
（図１においては、下面）の金めっきは剥離しない場合
も本発明は適用される。更に、前記実施の形態において
は、リードフレームの片面を露出させるようにして樹脂
封止を行ったが、アウターリードを除くリードフレーム
の全部を樹脂封止する場合であっても本発明は適用され
る。なお、前記実施の形態では、複数のリードフレーム
をマトリックス状に形成して同時に複数の半導体装置を
製造する場合について説明したが、一つのリードフレー
ムから一つの半導体装置を製造する場合であっても本発
明は適用される。
離するのにプラズマ処理を用いたが、例えば、細かい粒
を吹き付けるブラスト処理であっても本発明は適用さ
れ、この場合にもリードフレームの表面は粗面化処理が
なされる。また、金めっきの剥離においては、化学処理
を用いてもよい。また、前記実施の形態においては、リ
ードフレームの露出面全てについて金めっきを剥離する
処理を行ったが、半導体チップが搭載されていない面
（図１においては、下面）の金めっきは剥離しない場合
も本発明は適用される。更に、前記実施の形態において
は、リードフレームの片面を露出させるようにして樹脂
封止を行ったが、アウターリードを除くリードフレーム
の全部を樹脂封止する場合であっても本発明は適用され
る。なお、前記実施の形態では、複数のリードフレーム
をマトリックス状に形成して同時に複数の半導体装置を
製造する場合について説明したが、一つのリードフレー
ムから一つの半導体装置を製造する場合であっても本発
明は適用される。
【００１３】
【発明の効果】請求項１〜３に記載の半導体装置の製造
方法によれば、半導体チップとリードとの電気的接続を
行ったのち、金めっき皮膜を剥離しているので、リード
フレームの最表層はパラジウムめっき皮膜となり、樹脂
との密着性が向上する。更にプラズマ処理にて金めっき
皮膜の剥離を行うので、リードフレームのめっき面が粗
面化され、よりいっそうリードフレームと樹脂との密着
性が向上する。特にＱＦＮ／ＳＯＮタイプの半導体装置
の場合、部分めっきが困難で、かつ剥離が大きな問題と
なるために効果が大きい。
方法によれば、半導体チップとリードとの電気的接続を
行ったのち、金めっき皮膜を剥離しているので、リード
フレームの最表層はパラジウムめっき皮膜となり、樹脂
との密着性が向上する。更にプラズマ処理にて金めっき
皮膜の剥離を行うので、リードフレームのめっき面が粗
面化され、よりいっそうリードフレームと樹脂との密着
性が向上する。特にＱＦＮ／ＳＯＮタイプの半導体装置
の場合、部分めっきが困難で、かつ剥離が大きな問題と
なるために効果が大きい。
【図１】（Ａ）〜（Ｆ）は本発明の一実施の形態に係る
半導体装置の製造方法の工程図である。
半導体装置の製造方法の工程図である。
【図２】マトリックス状に形成されたリードフレームシ
ートの平面図である。
ートの平面図である。
１０：条材、１１：リードフレーム、１２：素子搭載
部、１３：リード、１４、１５：支持リード、１６：パ
イロット孔、１７：リードフレームシート、１８：下地
めっき、１９：Ｐｄめっき、２０：金めっき、２１：半
導体チップ、２２：電極パッド、２３：ボンディングワ
イヤ、２４：封止樹脂、２５：樹脂封止体、２６：半導
体装置
部、１３：リード、１４、１５：支持リード、１６：パ
イロット孔、１７：リードフレームシート、１８：下地
めっき、１９：Ｐｄめっき、２０：金めっき、２１：半
導体チップ、２２：電極パッド、２３：ボンディングワ
イヤ、２４：封止樹脂、２５：樹脂封止体、２６：半導
体装置
Claims (3)
- 【請求項１】 導電性板材をプレス加工及び／又はエッ
チング加工によって、素子搭載部及び複数のリードを備
えたリードフレームを形成する第１工程と、前記リード
フレームの全面に下地めっきを施し、その上にパラジウ
ムめっき皮膜を形成し、更にその上に金めっき皮膜を形
成する第２工程と、前記リードフレームの素子搭載部に
半導体チップを搭載すると共に、該半導体チップの電極
パッドと前記リードとを電気的に接続する第３工程と、
前記半導体チップが搭載され更に前記リードとの電気的
接合も完了した前記リードフレームの表面に露出する金
めっきを剥離する第４工程と、前記金めっきが剥離され
たリードフレームに搭載されている半導体チップを樹脂
封止する第５工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項２】 導電性板材をプレス加工及び／又はエッ
チング加工によって、素子搭載部及び複数のリードを備
えた複数のリードフレームをマトリックス状に形成して
リードフレームシートを製造する第１工程と、それぞれ
前記リードフレームの全面に下地めっきを施し、その上
にパラジウムめっき皮膜を形成し、更にその上に金めっ
き皮膜を形成する第２工程と、それぞれ前記リードフレ
ームの素子搭載部に半導体チップを搭載すると共に、該
半導体チップの電極パッドと前記リードとを電気的に接
続する第３工程と、少なくとも前記半導体チップが搭載
された側のリードフレームシートの露出した金めっきを
剥離する第４工程と、前記リードフレームシートの半導
体チップ搭載面側を一括して樹脂封止する第５工程と、
切断刃により樹脂封止体を切断し、それぞれ前記半導体
チップを備えた半導体装置に個片化する第６工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１又は２記載の半導体装置の製造
方法において、第４工程で金めっきを剥離する処理に
は、プラズマ処理が行われていることを特徴とする半導
体装置の製造方法。
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Cited By (7)
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|---|---|---|---|---|
| JP2006140265A (ja) * | 2004-11-11 | 2006-06-01 | Denso Corp | 半導体装置および半導体装置に用いるリードフレームの製造方法 |
| WO2006115267A1 (ja) * | 2005-04-26 | 2006-11-02 | Dai Nippon Printing Co., Ltd. | 回路部材、回路部材の製造方法、半導体装置、及び回路部材表面の積層構造 |
| KR100819799B1 (ko) * | 2005-02-22 | 2008-04-07 | 삼성테크윈 주식회사 | 다열리드형 반도체 패키지 제조 방법 |
| CN100409418C (zh) * | 2006-08-01 | 2008-08-06 | 上海凯虹科技电子有限公司 | Qfn芯片封装工艺 |
| EP1992011A2 (en) * | 2006-02-02 | 2008-11-19 | Texas Instruments Incorporated | Aluminum leadframes for semiconductor qfn/son devices |
| WO2018138961A1 (ja) * | 2017-01-27 | 2018-08-02 | 京セラ株式会社 | セラミック回路基板、パワーモジュールおよび発光装置 |
| CN117476470A (zh) * | 2023-12-28 | 2024-01-30 | 广州美维电子有限公司 | 一种选镀金的大功率芯片散热铜基制作工艺 |
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2001
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Cited By (12)
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|---|---|---|---|---|
| JP2006140265A (ja) * | 2004-11-11 | 2006-06-01 | Denso Corp | 半導体装置および半導体装置に用いるリードフレームの製造方法 |
| KR100819799B1 (ko) * | 2005-02-22 | 2008-04-07 | 삼성테크윈 주식회사 | 다열리드형 반도체 패키지 제조 방법 |
| WO2006115267A1 (ja) * | 2005-04-26 | 2006-11-02 | Dai Nippon Printing Co., Ltd. | 回路部材、回路部材の製造方法、半導体装置、及び回路部材表面の積層構造 |
| JP2006310397A (ja) * | 2005-04-26 | 2006-11-09 | Dainippon Printing Co Ltd | 回路部材、回路部材の製造方法、半導体装置、及び回路部材表面の積層構造 |
| KR100928474B1 (ko) * | 2005-04-26 | 2009-11-25 | 다이니폰 인사츠 가부시키가이샤 | 회로 부재의 제조 방법 |
| US8742554B2 (en) | 2005-04-26 | 2014-06-03 | Dai Nippon Printing Co., Ltd. | Circuit member, manufacturing method for circuit members, semiconductor device, and surface lamination structure for circuit member |
| US8739401B2 (en) | 2005-04-26 | 2014-06-03 | Dai Nippon Printing Co., Ltd. | Circuit member, manufacturing method for circuit members, semiconductor device, and surface lamination structure for circuit member |
| EP1992011A2 (en) * | 2006-02-02 | 2008-11-19 | Texas Instruments Incorporated | Aluminum leadframes for semiconductor qfn/son devices |
| EP1992011A4 (en) * | 2006-02-02 | 2011-08-31 | Texas Instruments Inc | ALUMINUM MOUNTING FRAMES FOR QFN / SOUND SEMICONDUCTOR DEVICES |
| CN100409418C (zh) * | 2006-08-01 | 2008-08-06 | 上海凯虹科技电子有限公司 | Qfn芯片封装工艺 |
| WO2018138961A1 (ja) * | 2017-01-27 | 2018-08-02 | 京セラ株式会社 | セラミック回路基板、パワーモジュールおよび発光装置 |
| CN117476470A (zh) * | 2023-12-28 | 2024-01-30 | 广州美维电子有限公司 | 一种选镀金的大功率芯片散热铜基制作工艺 |
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