WO2006115267A1 - 回路部材、回路部材の製造方法、半導体装置、及び回路部材表面の積層構造 - Google Patents

回路部材、回路部材の製造方法、半導体装置、及び回路部材表面の積層構造 Download PDF

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lead
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Hiroyuki Saito
Masachika Masuda
Kenji Matsumura
Masaru Fukuchi
Takao Ikezawa
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Dai Nippon Printing Co., Ltd.
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Abstract

　半導体チップを搭載するダイパッド部と、前記半導体チップに電気的に接続されるリード部とを備えたフレーム素材を、圧延銅板もしくは圧延銅合金板をパターン加工して形成した回路部材であって、前記ダイパッド部及び前記リード部の上面及び側壁面に粗面が形成された粗面と、前記ダイパッド部及び前記リード部の下面に形成された平滑面と、を含み、前記リード部の下面が露出するように、前記前記ダイパッド部及び前記リード部が封止樹脂に埋設されることを特徴とする。

Description

明 細 書
回路部材、回路部材の製造方法、半導体装置、及び回路部材表面の積 層構造
技術分野
[0001] 本発明は、回路部材表面の積層構造や、回路部材の一つとしてのリードフレーム の表面処理技術やその回路部材を用いた半導体装置に関し、さらに詳しくは、半導 体パッケージのタイプに対応して、リードフレームと封止榭脂との密着強度を高める 技術に関する。
背景技術
[0002] 半導体装置としては、リードフレームに ICチップ、 LSIチップなどの半導体チップが 搭載され、絶縁性榭脂で封止された構造をもつ半導体パッケージがある。このような 半導体装置では、高集積ィ匕及び小型化が進むに従ってパッケージの構造が、 soj(
Small Outline J— Leaded Package)や QFP (Quad Flat Package)のような榭脂パッケー ジの側壁力も外部リードが外側に突出したタイプを経て、外部リードが外側に突出せ ずに榭脂パッケージの裏面に外部リードが露出するように埋設された、 QFN (Quad Flat Non-leaded package)や SON (Small Outline Noneleaded Package)などの薄型 で実装面積の小さ 、タイプに進展して 、る。
[0003] リードフレームとしては、絶縁性榭脂で封止されるフレーム素材の表面に粗面化処 理が施され、この表面に順次、ニッケル (Ni)層、ノラジウム (Pd)層がめっき法にて積 層された構造のものが知られている（例えば、特開平 11— 40720号公報 (第 4頁、図 1)：特許文献 1)。上述した粗面化処理の方法としては、リードフレームの素材表面を 、有機酸系のエッチング液で化学研磨している。
[0004] 他のリードフレームとしては、フレーム素材の表面を、表面側が粗面化された Niめ つき層で被覆したものが知られている（例えば、特開 2004— 349497号公報（第 7頁 、図 3)：特許文献 2)。このような粗面化された Niめっき層は、めっき法の条件を調整 すること〖こより形成することができる。
[0005] このように、リードフレームの全面に Niめっき層を形成し、その上に Pdめっきや Au めっきを施すことは、製造工程の簡素化、及び環境対応のはんだ工程の Pbフリー化 の目的のために広く行われている。
[0006] また、絶縁性榭脂と密着させる回路部材としては、リードフレームの他に、車両の供 給電源を車載用補器へ分配する電気接続箱に用いられるコネクタの導電板やバス バーなどがある。
発明の開示
[0007] し力しながら、上述した特許文献 1に記載された有機酸系のエッチング液は、めっき 法で形成した銅の表面に対しては有効であるものの、リードフレームの素材である圧 延銅板の表面の粗面化に対してはあまり有効でないという問題点がある。因みに、こ のような有機酸系のエッチング液で圧延銅素材の表面を処理した場合、表面粗度は 上がるものの、表面プロファイルが針状にならない。このため、有機酸系のエッチング 液で粗面化処理を行ったリードフレームでは、パッケージを構成する絶縁性榭脂との 密着性に対しては大きな効果が得られないものであった。カロえて、有機酸系のエッチ ング液を用いた粗面化では、表面粗度 (Ra)を 0. 15 mとするのに、銅表面から深 さ 3 mに至るまでエッチングしなければならず、それ以上の表面粗度を得るにはさ らに深くエッチングする必要がある。したがって、この処理方法では、エッチングに時 間を要するため実際のリードフレームの生産には適さないものであった。
[0008] 上述した特許文献 2に記載されためつき法で粗面化された Niめっき層を形成する 方法では、表面粗度を大きくするには Niめっき層を厚くする必要があり、 以上 でないと安定した効果が得られない。最近はめつき層を薄くする傾向があり、 Niめつ き層の厚みとして 0. 5 m程度が要望されている。
[0009] ところで、上述した QFNや SONなどのような薄型で実装面積の小さいタイプの半 導体装置に用いられるリードフレームでは、外部リードの下面が榭脂パッケージの下 面に露出しているため、外部リードと絶縁性榭脂とが接触する面積が小さい。このた め、リードフレームと絶縁性榭脂との密着強度を更に高める必要がある。近年では、 車載用途向けの半導体装置の需要が高まり、このような用途に用いた場合、振動や 温度変化に晒されるため、リードフレームと封止榭脂との密着強度を従来以上に強 化させることが必要になって 、る。 [0010] また、内部リードにおけるワイヤーボンディングを施す領域や、外部リードにおける 実装基板 (プリント配線基板)へ半田付けする領域などを考慮すると共に、パッケージ のタイプに対応した機能を有するリードフレームが要望されている。
[0011] そこで、本発明の主たる目的は、封止榭脂との密着強度を高めることができるリード フレーム、及びその製造方法、並びに半導体装置を提供することにある。
[0012] また、本発明の他の目的は、 QFNや SONなどのパッケージタイプに用いることの できるリードフレーム、及びその製造方法、並びに半導体装置を提供することにある。
[0013] さらに、本発明の他の目的は、絶縁性榭脂に対する密着強度を高めることができる 回路部材の表面積層構造を提供することにある。
[0014] 本発明の第 1の特徴は、表面に半導体チップを搭載するダイパッド部と、この半導 体チップに電気的に接続されるリード部とを備えたフレーム素材を圧延銅板もしくは 圧延銅合金板をパターン加工して形成した回路部材であって、ダイパッド部及びリー ド部の上面及び側壁面に粗面が形成されると共に、ダイパッド部及びリード部の下面 が平滑面とされ、リード部の下面が露出するように封止榭脂に埋設されることを要旨と する。
[0015] 本発明の第 2の特徴は、表面に半導体チップを搭載するダイパッド部と、この半導 体チップに電気的に接続されるリード部とを備えたフレーム素材を、圧延銅板もしくは 圧延銅合金板をパターン加工して形成した回路部材であって、ダイパッド部の上面と 、リード部の上面におけるボンディングワイヤが接続される部分と、が平滑面とされる と共に、これら平滑面にめっき層が積層され、めっき層が形成された領域及びダイパ ッド部及び前記リード部の下面を除く領域に粗面が形成されていることを要旨とする。
[0016] さらに、回路部材のうち榭脂封止用金型と接する部分が平滑面とされていることを 要旨とする。
[0017] なお、本発明においては、上述した粗面の表面粗度 (Ra)力 0. 3 m以上である ことが好ましぐさらに積層されるめつき層としては、厚さが 0. 5〜2 mの Niめっき層 、厚さ力 0. 005〜0. の Pdめっき層、厚さ力 ^0. 003〜0. の Auめっき 層が順次積層されていることが好ましい。また、上述した粗面は、過酸化水素と硫酸 を主成分とするマイクロエッチング液で処理によって形成されて 、ることが好ま 、。 ここで、マイクロエッチング液とは、金属の表面を僅かに溶かし、微細な凹凸からなる 粗面を形成する表面処理剤を言う。
[0018] 本発明の第 3の特徴は、回路部材の製造方法であって、圧延銅板もしくは圧延銅 合金板をパターンカ卩ェして、ダイパッド部とリード部とを有するフレーム素材を作製す る工程と、フレーム素材の下面をマスク材で覆った状態で、フレーム素材の上面及び 側壁面を、過酸ィ匕水素と硫酸を主成分とするマイクロエッチング液を用いて粗面化処 理する工程と、マスク材を剥離した後、フレーム素材の表面にめっき層を積層するェ 程と、を備えることを要旨とする。
[0019] 本発明の第 4の特徴は回路部材の製造方法であって、圧延銅板もしくは圧延銅合 金板をパターンカ卩ェして、ダイパッド部とリード部とを有するフレーム素材を作製する 工程と、ダイパッド部の上面と、リード部におけるボンディングワイヤが接続される部分 にめつき層を積層する工程と、フレーム素材の下面をマスク材で覆った状態で、フレ ーム素材を、過酸ィ匕水素と硫酸を主成分とするマイクロエッチング液を用いて粗面化 処理する工程と、マスク材を剥離する工程と、を備えることを要旨とする。
[0020] ここで、ダイパット部とリード部のボンディングワイヤが接続される部分に積層される めっき層としては、 2〜15 μ mの Agめっき層、もしくはフレーム素材上に Niめっき層、 Pdめっき層を順次積層しためっき層である。
[0021] 本発明の第 5の特徴は、半導体装置であって、圧延銅板もしくは圧延銅合金板で なる、ダイパッド部とリード部とを備え、ダイパッド部及びリード部の上面及び側壁面に 粗面が形成され、且つダイパッド部及びリード部の下面が平滑面とされると共に、表 面にめっき層が積層された回路部材と、ダイパッド部の上面に搭載された半導体チッ プと、この半導体チップとリード部とを接続するボンディングワイヤと、リード部の下面 を露出させるように、回路部材及び半導体チップ及びボンディングワイヤを封止する 電気絶縁性の封止榭脂と、を備えることを要旨とする。
[0022] 本発明の第 6の特徴は、半導体装置であって、圧延銅板もしくは圧延銅合金板で なる、ダイパッド部とリード部とを備え、ダイパッド部の上面と、リード部の上面における ボンディングワイヤが接続される部分と、が平滑面とされると共に、これら平滑面にめ つき層が積層され、このめつき層が形成された領域及びダイパッド部及びリード部の 下面を除く領域に粗面が形成された回路部材と、ダイパッド部の上面に搭載された 半導体チップと、半導体チップとリード部とを接続するボンディングワイヤと、リード部 の下面を露出させるように、回路部材及び半導体チップ及びボンディングワイヤを封 止する電気絶縁性の封止榭脂と、を備えることを要旨とする。
[0023] 本発明の第 7の特徴は、絶縁性榭脂と接合される回路部材の表面積層構造であつ て、圧延銅板もしくは圧延銅合金板でなる導電性素材の表面に、表面粗度 (Ra)が 0 . 3 m以上の粗面が形成され、この粗面に、順次、 Niめっき層、 Pdめっき層が積層 されてなり、 Niめっき層の厚さが 0. 5〜2 πι、 Pdめっき層の厚さが 0. 005〜0. 2 μ mであることを要旨とする。
図面の簡単な説明
[0024] [図 1]図 1は、本発明の第 1の実施の形態に係るリードフレームを示す平面図である。
[図 2]図 2は、本発明の第 1の実施の形態に係るリードフレームの製造方法を示すェ 程断面図である。
[図 3]図 3は、本発明の第 1実施の形態に係るリードフレームの製造方法を示す工程 断面図である。
[図 4]図 4は、本発明の第 1の実施の形態に係るリードフレームの製造方法を示すェ 程断面図である。
[図 5]図 5は、本発明の第 1の実施の形態に係るリードフレームの製造方法を示すェ 程断面図である。
[図 6]図 6は、本発明の第 1の実施の形態に係るリードフレームの製造方法を示すェ 程断面図である。
[図 7]図 7は、本発明の第 1の実施の形態に係る半導体装置の製造方法を示す工程 断面図である。
[図 8]図 8は、本発明の第 1実施の形態に係る半導体装置の製造方法を示す工程断 面図である。
[図 9]図 9は、本発明の第 1の実施の形態に係る半導体装置を示す断面図である。
[図 10]図 10は、本発明の実施の形態に係るリードフレームの粗面化部分の拡大断面 図である。 [図 11]図 11は、密着強度試験の概要を示す斜視図である。
[図 12]図 12 (a)〜（d)は、本発明の第 2の実施の形態に係るリードフレームの製造ェ 程を示す断面図である。
[図 13]図 13 (a)〜(d)は、本発明の第 2の実施の形態に係る半導体装置の製造工程 を示す工程断面図である。
[図 14]図 14は、本発明のその他の実施の形態に係るリードフレームの粗面化部分の 拡大断面図である。
[図 15]図 15 (a)〜（e)は、本発明の第 3の実施の形態に係るリードフレームの製造ェ 程を示す工程断面図である。
[図 16]図 16 (a)〜(e)は、本発明の第 3の実施の形態に係る半導体装置の製造工程 を示す断面図である。
発明を実施するための最良の形態
[0025] 以下、本発明の実施の形態に係る回路部材、回路部材の製造方法、半導体装置、 及び回路部材の表面積層構造の詳細を図面に基づいて説明する。本実施の形態で は、回路部材としてリードフレームに本発明を適用して説明する。但し、図面は模式 的なものであり、各材料層の厚みやその比率などは現実のものとは異なることに留意 すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すベ きものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分 が含まれて 、ることは勿論である。
[0026] 〔第 1の実施の形態〕
図 1〜図 9は、本発明の第 1の実施の形態を示している。図 1はリードフレームの平 面図、図 2〜図 9は、図 1の A— A断面に着目したリードフレーム及び半導体装置の 製造方法を示す工程図である。
[0027] (リードフレームの構成）
本実施の形態に係るリードフレーム 1は、細長いリボン状の圧延銅板もしくは圧延銅 合金板でなるフレーム素材 2を、エッチングや金型打ち抜きなどにより、パターン形成 して、複数の単位パターンが連続した状態で製造される。なお、図 1はリードフレーム 1における 1単位パターンを示して!/、る。 [0028] 図 1に示すように、リードフレーム 1の 1単位パターンは、中央に形成された、半導体 チップを搭載するための矩形状のダイパッド部 3と、このダイパッド部 3を取り囲むよう に形成されたリード部 8と、ダイパッド部 3をフレーム素材 2に連結しているタイバー 6と 、リード部 8を横方向に連結するタイバー 7と、を備えている。このリード部 8は、後述 するように、封止榭脂 15の側壁力も外側へ向けて突出しない程度の寸法に設定され ている。なお、本実施の形態では、リード部 8を横方向に連結するタイバー 7を形成し ているが、タイバー 7を省略してリード部 8がフレーム 2の外枠部力 ダイパッド部 3の 周縁に向けて延在されるパターンに形成してもよ 、。
[0029] 本実施の形態に係るリードフレーム 1の上面（半導体チップを搭載する側の面)及 び各パターンの側壁面は、図 4及び図 5に示すように、過酸化水素と硫酸を主成分と するマイクロエッチング液を用いて粗面化処理が施された粗面 3A, 3B、 8A, 8Bとな つている。これら粗面 3A, 3B、 8A, 8Bにおける表面粗度（Ra)は、 0. 3 m以上に 設定されており、表面プロファイルは針状に突出した凹凸面となっている。フレーム素 材 2の下面（半導体チップ搭載面の反対側の面）は平滑面に形成されている。
[0030] また、ダイパッド部 3及びリード部 8などを含むフレーム素材 2の表面には、図 6に示 すように、めっき層 10が形成されている。なお、本実施の形態におけるめっき層 10は 、図 10に示すように、フレーム素材 2の表面に、順次、 Niめっき層 17、 Pdめっき層 1 8が積層されてなる。そして、 Niめっき層 17の厚さは 0. 5〜2 111に設定され、 Pdめ つき層 18の厚さは 0. 005〜0. 2 mに設定されている。なお、 Pdめっき層 18は、ボ ンデイングワイヤ及び半田ペーストとの接続性の良好な金属層であり、図 7に示すよう なボンディングワイヤ 13を接続するワイヤボンディングや、図示しな ヽ実装基板 (プリ ント配線基板)への半田付けを確実に行うことができる。
[0031] このような構成のリードフレーム 1では、粗面 3A, 3B、 8A, 8Bの表面粗度（Ra)を 0 . 以上に設定し、めっき層 10を構成する Niめっき層 17及び Pdめっき層 18の 厚さ範囲を設定したことにより、粗面 3A, 3B、 8A, 8Bの表面プロファイルを崩すこと なく針状の突起の表面をめつき層 10でコーティングした形状を保つことができる。こ のため、このリードフレーム 1を榭脂封止したときに、めっき層 10を含めた微細突起が 封止榭脂に食!、込むアンカー効果を奏して 、るものと考えられる。 [0032] (リードフレームの製造方法）
次に、図 2〜図 6を用いて本実施の形態に係るリードフレームの製造方法について 説明する。
[0033] まず、本実施の形態では、図 2に示すように、ダイパッド部 3やリード部 8などの所定 のパターン形成がされて 、るフレーム素材 2を用意する。このフレーム素材 2 (圧延銅 合金板)の構成材料は、例えば、三菱電機メテックス製，低すず， Ni銅合金 MF202 を用いる。
[0034] 次に、図 3に示すように、フレーム素材 2の下面（一方の主面）に、マスク材としての 保護フィルム 9をラミネートする。そして、フレーム素材 2の保護フィルム 9で覆われて V、な 、部分を、過酸ィ匕水素と硫酸とを主成分とするマイクロエッチング液に浸漬させ て、約 90秒のマイクロエッチングを行って、図 4に示すような粗面 3A, 3B、 8A, 8Bを 形成する。これら粗面 3A, 3B、 8A, 8Bの表面プロファイルは、急峻な針状の凹凸と なる。このような粗面化処理を行った結果、粗面 3A, 3B、 8A, 8Bのエッチング量が 2 μ mで、表面粗さ（Ra)が 0. 33 μ m、 Sratioが 2. 08であった。なお、エッチング量 とは、エッチングで掘り下げた平均の深さを表す。 Sratioは、凹凸面の表面積を、測 定範囲の平面の面積で割った値である。
[0035] その後、図 5に示すように、保護フィルム (マスク材） 9を剥離し、図 6に示すようなめ つき層 10を形成する。なお、このめつき層 10は、上述したように、フレーム素材 2の表 面に、順次、 Niめっき層 17、 Pdめっき層 18が積層されてなる。なお、めっき層 10の 形成方法は、電解めつき法や無電解めつき法など周知の方法を用いることができる。 ここで、 Niめっき層 17の厚さ力^). 5〜2 /ζ πι、 Pdめっき層 18の厚さ力^). 005〜0. 2 /z mの範囲となるようにめつき層の成長を制御する。このようにして、リードフレームの 製造が完了する。
[0036] 本実施の形態に係るリードフレームの製造方法では、エッチング時間が短く生産性 を高めることができる。また、めっき層 10の厚さが薄いため、高価なめっき液の消費を 抑えることができる。
[0037] 次に、図 7〜図 9を用いて半導体装置の製造方法及び半導体装置の構成について 説明する。 [0038] 図 7に示すように、上述した製造方法で作製したリードフレーム 1のダイパッド部 3の 上面に、半導体チップ 11をペースト剤 12を介して搭載する。その後、ワイヤボンディ ングを行って、リード部 8の先端部と半導体チップ 11の対応する電極との間をボンデ イングワイヤ 13で接続する。次に、図 8に示すように、リードフレーム 1の下面に榭脂も れ防止用保護フィルム 14をラミネートした後、全体を例えばエポキシ榭脂でなる封止 榭脂 15でモールドする。その後、所望の形状となるように、封止榭脂 15及びリードフ レーム 1を一括して切断 (個片化)することにより、図 9に示す半導体装置 (半導体パッ ケージ） 16が完成する。
[0039] 本実施の形態の半導体装置 16では、リード部 8及びダイパッド部 3の下面が封止榭 脂 15の下面側で露出するようになっている。この露出したリード部 8は、図示しない実 装基板 (プリント配線基板)側に半田付けにより接続される。
[0040] このような構成の半導体装置 16では、リードフレーム 1のダイパッド部 3及びリード部
8の下面を除く表面が粗面化されているため、封止榭脂 15との密着強度が高ぐ振 動や温度変化に対する耐久性を発揮することができる。
[0041] ここで、圧延銅合金板に本実施の形態の粗面化処理を行った場合と、有機酸系の 処理を行った場合の比較を行った。
[0042] 下表 1は、本実施の形態のように過酸ィ匕水素と硫酸とを主成分とするマイクロエッチ ング液を用いて粗面化処理を施した例と、従来のように有機酸系（この例では商品名 力 SCZ8100を用いた）を用いた比較例におけるエッチング量、表面粗度 (Ra)、 Srati o、エッチング時間を比較したものである。比較例においては、エッチング量が 1 m
, 2 μ ηι, 3 μ mの場合を挙げて!/、る。
[表 1]
処理液 過酸化水素 +硫酸系 有機酸素系 (C28100)の比較例 エッチング量 2/i m 1 i m 2/i m 3 / Π1 表面粗さ ( a) 0.33 jU m 0.085 JU m 0.105/i m
Sratio 2.08 1.11 1.13 1.20 エッチング時間 約 1.5分 約 3分 約 6分 約 9分 [0043] 上記表 1より、有機酸系を用いた比較例では、 0. 15 mの粗さを得るのに、深さ 3 mにエッチングしなければならないことがわかる。このため、それ以上の粗さを得た い場合は、さらに深くエッチングする必要があり、このエッチングに時間を要するため 、実際のリードフレームの生産には適さないことがわかる。これに対して、本実施の形 態の粗面化処理を行うと、エッチング深さが 2 mで、比較例の 2倍以上の粗さを得る ことができる。本実施の形態では、過酸ィ匕水素と硫酸とを主成分とするマイクロエッチ ング液を用いて粗面化処理を施したことにより、細かい針状の凹凸を持った表面形状 が得られる。この形状が、数値で表されるパラメータ以上にアンカー効果を奏するの に有効であると考えられる。
[0044] 本実施の形態における封止榭脂と密着強度を測定するため、図 11に示すような力 ップせん断強度を測定した。銅合金 (MF202)の圧延銅合金板の上に、上記と同様 のめつき層の形成、及び変色防止処理を施して密着強度試験片 20を作製した。この 密着強度試験片 20をホットプレート上で 220°C、 60秒間加熱した後、更にホットプレ ート上で 220°C、 60秒間の加熱を行い、更にホットプレート上で 240°C、 80秒間のカロ 熱を行った。成型は、 125kgZcmの圧力下で 175°C、 120秒間の加熱を行った。そ の後、更に 175°C、 5時間の加熱を行ってエポキシ榭脂 21を硬化させた。
[0045] このように成型したエポキシ榭脂 21と密着強度試験片 20に、図 11に示す矢印方 向に荷重をかけ、剥離したときの荷重を接着面の面積で割って単位面積当たりの荷 重（kNZcm2)を求めた。
[0046] この結果、せん断強度の値として次の値が得られ、本実施の形態の粗面処理を行 うことにより、封止榭脂との密着強度を高める効果が得られた。
[0047] (1)粗面化なしの場合、 0. 04kNZcm2
(2)粗面化あり、防鲭処理なしの場合、 0. 42kN/cm2
(3)粗面化あり、シラン系防鲭処理ありの場合、 0. 54kN/cm2
〔第 2の実施の形態〕
図 12及び図 13を用いて、本発明の第 2の実施の形態を説明する。なお、本実施の 形態において上述の第 1の実施の形態と同一の部分には同一の符号を付して説明 を省略する。 [0048] 第 2の実施の形態に係る回路部材は、リードフレーム表面のうち榭脂封止用金型と 接する部分を平滑な面とし、その他の部分を粗面化したリードフレームで、封止榭脂 成形時の榭脂バリの発生や、榭脂もれを防ぐ効果を有する。図 12 (a)は、図 2と同様 にパターン形成されたフレーム素材 2の断面を示す。部分粗ィ匕の方法としては、図 1 2 (b)に示すように、図 3で説明したフレーム素材 2の下面に保護フィルムをラミネート する方法の代わりにフレーム素材 2をゴムパッキン 27、 28を介して上下一対のエッチ ング用の冶具 29、 30で挟み、エッチング用冶具 29に付設されたノズル 31からマイク 口エッチング液 32をフレーム素材 2に所定時間噴射してマイクロエッチングして粗面 を形成する。
[0049] このとき、ゴムパッキン 28はフレーム素材 2の下面、ゴムパッキン 27はフレーム素材 2の上面のうち榭脂封止用金型の接する部分を覆ってマスク材の役割を果たし、マイ クロエッチング力も保護してフレーム素材 2の平滑な面が残る。
[0050] 図 12 (c)は、エッチング後に、エッチング用の冶具力もフレーム素材 2を取り出した 状態を示しており、下面 23及び上面のうちゴムパッキン 27で覆われた部分 (榭脂封 止用金型に接する部分） 24が平滑な面として残り、それ以外の表面は粗面 3A、 3B、 8A、 8Bとなっている。
[0051] 次に、図 12 (d)に示すように、ダイパッド部 3及びリード部 8を含むフレーム素材 2の 表面に、上記第 1の実施の形態と同様にめつき層 10を形成し、リードフレーム 1Aとし て完成する。
[0052] 図 13に上記リードフレーム 1Aを用いて半導体装置を製造する工程を示す。リード フレーム 1Aに、図 13 (a)に示すように、ダイパッド部上面にペースト剤 12を介して半 導体チップ 11を搭載した後、ワイヤボンディングを行ってリード部 8と半導体チップ 11 の対応する電極同士をボンディングワイヤ 13で接続する。
[0053] 次に、図 13 (b)に示すように、榭脂封止用金型 25を用いて封止榭脂 15でモールド する。榭脂モールド後、リードフレームを榭脂封止用金型 25から取り出した状態を図 13 (c)に示す。この状態でリード部の不要な個所を所望の形状に切断し、半導体装 置（半導体パッケージ）図 13 (d)が完成する。なお、本実施の形態では、個別モール ドを例示しているため、一括モールド時のような個片化のためのダイサーカットの工程 は無い。
[0054] 図 13 (b)の封止榭脂による榭脂モールド時に、榭脂封止用金型 25と接する部分の リードフレーム 1Aの表面が粗面化されていると榭脂封止用金型 25とリードフレーム 1 Aとの間に隙間が生じ、封止榭脂が入り込み榭脂バリとなったり、極端な場合は金型 の外に封止榭脂が漏れることになる。本実施の形態では、粗面化された部分は上記 第 1の実施の形態と同じ効果を奏するとともに、前記のように榭脂封止用金型 25と接 する部分のリードフレーム 1Aの表面を平滑な面としているので、榭脂封止用金型 25 とリードフレーム 1Aとが密着し榭脂バリゃ榭脂漏れを防止する効果がある。
[0055] 〔第 3の実施の形態〕
図 15及び図 16を用いて本発明の第 3の実施の形態に係る回路部材について説明 する。なお、本実施の形態において上述した第 1の実施の形態と同一の部分には同 一の符号を付して説明を省略する。
[0056] 本実施の形態では、図 15 (a)に示すように、エッチングや金型打ち抜きによりダイ ノッド部 3やリード部 8などのリードフレームの所定のパターンが形成された圧延銅合 金力 なるフレーム素材 2を用意する。
[0057] 次に、図 15 (b)に示すように、フレーム素材 2のダイパッド上面の半導体チップを搭 載する部分及びリード上面のボンディングワイヤを接続する部分に貴金属めつき層 1 OBを形成するとともに、図 15 (c)に示すように、フレーム素材 2の下面に保護フィルム (マスク材） 9をラミネートする。
[0058] 次に、フレーム素材 2の表面にマイクロエッチング液を噴射もしくはフレーム素材 2 をマイクロエッチング液に浸漬して所定時間（約 90秒)のマイクロエッチングを行って 、図 15 (d)に示すような 3A、 3B、 8A、 8Bの粗面を形成する。ここで、フレーム素材 2 の表面のうち貴金属めつき層 10Bが施された部分と保護フィルム 9がラミネートされた 部分はマイクロエッチング力も保護されておりフレーム素材 2表面の平滑面が残る。 図 15 (e)は、保護フィルム 9を剥離し完成したリードフレーム 1の断面を示す図であり 、下面 23と貴金属めつき層 10Bは平滑な面が保存されており、それ以外の表面は粗 面 3A、 3B、 8A、 8Bが形成されている。
[0059] ここで、前記の貴金属めつき層 10Bとしては、 Agめっき層、もしくはフレーム素材 2 表面に順次 Niめっき層、 Pdめっき層が積層されてなるめっき層である。
[0060] 図 16は、図 15の工程で製造された本発明のリードフレームを用いて QFN (Quad F lat Non-leaded package)を製造する工程を示している。図 16 (a)は、図 15 (e)に対 応した単位パターンが多面付けされたリードフレームの断面図を示している。
[0061] 次に、図 16 (b)に示すように、リードフレーム下面には必要に応じて榭脂バリ防止 用フィルムを貼り、ダイパッド上面にペースト剤 12を介して半導体チップ 11を搭載し た後、ワイヤボンディングを行ってリード部 8のめつき層 10Bと半導体チップ 11の対応 する電極同士をボンディングワイヤ 13で接続する。
[0062] その後、図 16 (c)のように榭脂封止用金型（一括モールド用金型） 25を用いて封止 榭脂 15で一括モールド (榭脂封止)する。
[0063] 次に、実装時のはんだ接続性を向上させるため、図 16 (d)に示すように封止榭脂 力も露出したリード部及びダイパッド部にはんだめつき層 22を施した後、個片化の切 断位置 26で一括モールドされたリードフレームをダイサーカットして図 16 (e)に示す ように各半導体装置が完成する。
[0064] この第 3の実施の形態においても、前述の第 1の実施の形態と同様の効果を得るこ とができる。なお、本実施の形態では、半導体チップ搭載面やワイヤボンディング面 のみにめっき層を施し、又、はんだ付けを行うリード部 8の下面ははんだめっきを施し ているため、高価な貴金属めつき液を節約でき、製品コストを低く抑えることができると ともに、ワイヤボンディング性や半導体チップ 11のマウント性を高めることができる。
[0065] 〔回路部材の表面積層構造〕
次に、本発明に係る回路部材の表面積層構造を、図 10を用いて説明する。圧延銅 板もしくは圧延銅合金板でなる導電性素材としてのフレーム素材 2の表面に、表面粗 度 (Ra)が 0. 3 μ m以上の粗面 8Αが形成され、この粗面 8Aに、順次、 Niめっき層 1 7、 Pdめっき層 18が積層されたものであり、 Niめっき層の厚さが 0. 5〜2 /ζ πι、 Pdめ つき層の厚さが 0. 005-0. 2 mであることが好ましい。このような表面積層構造と することにより、導電性素材と絶縁性榭脂との密着強度を向上することができる。また 、図 14に示すように、 Pdめっき層 18の上には、厚さ力 ^0. 003〜0. Ol ^ mOAufe き層 19が積層されている構成としてもよい。このような Auめっき層は、 Pdめっき層の 表面に酸ィ匕膜が形成されることを防ぐ効果がある。
[0066] 〔その他の実施の形態〕
上述した実施の形態の開示の一部をなす論述および図面はこの発明を限定するも のであると理解すべきではない。この開示から当業者には様々な代替実施の形態、 実施例および運用技術が明らかとなろう。
[0067] 例えば、第 1、第 2及び第 3の実施の形態では、めっき層 10を Agめっき層 1層もしく は、 Niめっき層 17と Pdめっき層 18の 2層を積層した構成とした力 図 14に示した回 路部材の表面積層構造のように、 Pdめっき層 18の上にさらに Auめっき層 19を積層 しためつき層 10Aとしてもよい。なお、この Auめっき層 19の厚さは、 0. 003〜0. 01 μ mの範囲であることが好ましい。
[0068] 上述した第 1、第 2及び第 3の実施の形態では、ノ ッケージタイプとして QFNや SO Nなどの薄型で実装面積の小さいタイプに適用した力 QFP、 SOP、 FLGAなどの タイプのリードフレームにも勿論適用可能であり、封止榭脂との密着強度の向上を図 ることがでさる。
[0069] さらに、上述した第 1、第 2及び第 3の実施の形態では、回路部材としてリードフレー ムを適用して説明したが、車両の供給電源を車載用補器へ分配する電気接続箱に 用いられるコネクタの導電板やバスバーなど回路部材にも適用可能である。

Claims

請求の範囲
[1] 半導体チップを搭載するダイパッド部と、前記半導体チップに電気的に接続される リード部とを備えたフレーム素材を、圧延銅板もしくは圧延銅合金板をパターン加工 して形成した回路部材であって、
前記ダイパッド部及び前記リード部の上面及び側壁面に粗面が形成された粗面と、 前記ダイパッド部及び前記リード部の下面に形成された平滑面と、
を含み、前記リード部の下面が露出するように、前記前記ダイパッド部及び前記リード 部が封止榭脂に埋設されることを特徴とする回路部材。
[2] 請求項 1に記載の回路部材であって、ボンディングワイヤ及び半田ペーストとの接続 性を高めるために前記ダイパッド部及び前記リード部の表面に形成されためつき層を 含むことを特徴とする回路部材。
[3] 半導体チップを搭載するダイパッド部と、前記半導体チップに電気的に接続されるリ ード部とを備えたフレーム素材を、圧延銅板もしくは圧延銅合金板をパターン加工し て形成した回路部材であって、
前記ダイパッド部の上面と、前記リード部の上面におけるボンディングワイヤが接続 される部分に形成された平滑面と、
前記平滑面上のめっき層と、
前記めつき層が形成された領域及び前記ダイパッド部及び前記リード部の下面を 除く領域に形勢された粗面と、
を含むことを特徴とする回路部材。
[4] 請求項 3に記載の回路部材であって、前記めつき層は、 Agめっき層であることを特徴 とする回路部材。
[5] 請求項 3に記載の回路部材であって、前記めつき層は、前記圧延銅板上に順次積層 された Niめっき層と Pdめっき層であることを特徴とする回路部材。
[6] 請求項 3に記載の回路部材であって、前記めつき層は、前記圧延銅板上に順次積層 された Niめっき層、 Pdめっき層、 Auめっき層であることを特徴とする回路部材。
[7] 請求項 3に記載の回路部材であって、前記粗面の表面粗度 (Ra)力 0. 3 μ m以上 であることを特徴とする回路部材。
[8] 請求項 4に記載の回路部材であって、前記 Agめっき層の厚さが 2〜15 mであるこ とを特徴とする回路部材。
[9] 請求項 5に記載の回路部材であって、前記 Niめっき層の厚さが 0. 5〜2 /z m、前記 P dめっき層の厚さが 0. 005-0. 2 mであることを特徴とする回路部材。
[10] 請求項 6に記載の回路部材であって、前記 Niめっき層の厚さが 0. 5〜2 /z m、前記 P dめっき層の厚さ力 ^0. 005〜0. 2 /ζ πι、前記 Auめっき層の厚さ力^). 003〜0. 01 mであることを特徴とする回路部材。
[11] 請求項 1に記載の回路部材であって、前記粗面が過酸化水素と硫酸を成分とするマ イク口エッチング液で処理されることを特徴とする回路部材。
[12] 回路部材の製造方法であって、
圧延銅板と圧延銅合金板をパターン加工して、ダイパッド部とリード部とを有するフ レーム素材を作製し、
前記フレーム素材の下面をマスク材で覆った状態で、前記フレーム素材の上面及 び側壁面を、過酸ィ匕水素と硫酸を成分とするマイクロエッチング液を用いて粗面化し 前記マスク材を剥離した後、前記フレーム素材の表面にめっき層を積層する ことを特徴とする回路部材の製造方法。
[13] 回路部材の製造方法であって、
圧延銅板もしくは圧延銅合金板をパターン加工して、ダイパッド部とリード部とを有 するフレーム素材を作製し、
前記ダイパッド部の上面と、前記リード部におけるボンディングワイヤが接続される 部分にめっき層を積層し、
前記めつき層を積層した前記フレーム素材の下面をマスク材で覆った状態で、前記 フレーム素材を、過酸ィ匕水素と硫酸を主成分とするマイクロエッチング液を用いて粗 面化し、
前記マスク材を剥離する
ことを特徴とする回路部材の製造方法。
[14] 請求項 12に記載の回路部材の製造方法であって、前記めつき層を積層する工程は 、前記フレーム素材の表面に Agめっき層を積層することを特徴とする回路部材の製 造方法。
[15] 請求項 12に記載の回路部材の製造方法であって、前記めつき層を積層する工程は 、前記フレーム素材の表面に、順次、 Niめっき層、 Pdめっき層を積層することを特徴 とする回路部材の製造方法。
[16] 請求項 15記載の回路部材の製造方法であって、前記 Pdめっき層の上に、 Auめっき 層を積層することを特徴とする回路部材の製造方法。
[17] 、半導体装置であって、
ダイパッド部とリード部と、
前記ダイパッド部及び前記リード部の上面及び側壁面に形成された粗面と、 前記ダイパッド部及び前記リード部の下面 n形成された平滑面と、
前記表面のめっき層と、
を含む圧延銅板もしくは圧延銅合金板からなる回路部材と、
前記ダイパッド部の上面に搭載された半導体チップと、
前記半導体チップと前記リード部とを接続するボンディングワイヤと、
前記リード部の下面を露出させるように、前記回路部材、前記半導体チップ及び前 記ボンディングワイヤを封止する電気絶縁性の封止榭脂と、
を含むことを特徴とする半導体装置。
[18] 半導体装置であって、
ダイパッド部とリード部と、
前記ダイパッド部の上面と、前記リード部の表面におけるボンディングワイヤが接続 される部分に形成された平滑面と、
前記平滑面のめっき層と、
前記めつき層が形成された領域及び前記ダイパッド部及び前記リード部の裏面を 除く領域形成された粗面と、を含む圧延銅板もしくは圧延銅合金板からなる回路部 材と、
前記ダイパッド部の上面に搭載された半導体チップと、
前記半導体チップと前記リード部とを接続するボンディングワイヤと、 前記リード部の下面を露出させるように、前記回路部材、前記半導体チップ及び前 記ボンディングワイヤを封止する電気絶縁性の封止榭脂と、
を含むことを特徴とする半導体装置。
[19] 絶縁性榭脂と接合される回路部材の表面積層構造であって、
圧延銅板もしくは圧延銅合金板でなる導電性素材の表面形成された、表面粗度 (R a)が 0. 3 m以上の粗面と、
前記粗面に順次積層された、 Niめっき層と Pdめっき層
とを含み、前記 Niめっき層の厚さが 0. 5〜2 111、前記 Pdめっき層の厚さが 0. 00 5〜0. 2 mであることを特徴とする。
[20] 請求項 19に記載の回路部材の表面積層構造であって、前記 Pdめっき層上に積層さ れた、厚さが 0. 003〜0. 01 mの Auめっき層をさらに含むことを特徴とする回路部 材の表面積層構造。
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CN200680013851A CN100576525C (zh) 2005-04-26 2006-04-26 电路部件、电路部件的制造方法、半导体器件及电路部件表面的叠层结构
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8319340B2 (en) 2009-10-01 2012-11-27 Samsung Techwin Co., Ltd. Lead frame and method of manufacturing the same
TWI733941B (zh) * 2016-11-15 2021-07-21 日商新光電氣工業股份有限公司 導線架及其製造方法暨製造電子構件裝置之方法

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4978294B2 (ja) * 2007-04-20 2012-07-18 株式会社デンソー 半導体装置およびその製造方法
US8981548B2 (en) 2007-05-25 2015-03-17 Stats Chippac Ltd. Integrated circuit package system with relief
US8030742B2 (en) * 2007-11-30 2011-10-04 Infineon Technologies Electronic device having profiled elements extending from planar surfaces
US8240036B2 (en) 2008-04-30 2012-08-14 Panasonic Corporation Method of producing a circuit board
US20090315159A1 (en) * 2008-06-20 2009-12-24 Donald Charles Abbott Leadframes having both enhanced-adhesion and smooth surfaces and methods to form the same
JP2010010634A (ja) * 2008-06-30 2010-01-14 Shinko Electric Ind Co Ltd リードフレーム及び半導体装置の製造方法
JP5217800B2 (ja) 2008-09-03 2013-06-19 日亜化学工業株式会社 発光装置、樹脂パッケージ、樹脂成形体並びにこれらの製造方法
KR101241735B1 (ko) * 2008-09-05 2013-03-08 엘지이노텍 주식회사 리드 프레임 및 그 제조방법
US8603864B2 (en) * 2008-09-11 2013-12-10 Infineon Technologies Ag Method of fabricating a semiconductor device
JP4670931B2 (ja) 2008-09-29 2011-04-13 住友金属鉱山株式会社 リードフレーム
US8106502B2 (en) * 2008-11-17 2012-01-31 Stats Chippac Ltd. Integrated circuit packaging system with plated pad and method of manufacture thereof
KR101555300B1 (ko) * 2008-12-05 2015-09-24 페어차일드코리아반도체 주식회사 외부 본딩 영역을 구비하는 반도체 파워 모듈 패키지
US10431567B2 (en) 2010-11-03 2019-10-01 Cree, Inc. White ceramic LED package
KR20100103015A (ko) 2009-03-12 2010-09-27 엘지이노텍 주식회사 리드 프레임 및 그 제조방법
JP2010245417A (ja) * 2009-04-09 2010-10-28 Renesas Electronics Corp 半導体装置およびその製造方法
JP4892033B2 (ja) * 2009-05-13 2012-03-07 日立ケーブルプレシジョン株式会社 リードフレームの製造方法
US9332642B2 (en) 2009-10-30 2016-05-03 Panasonic Corporation Circuit board
CN102598883A (zh) * 2009-10-30 2012-07-18 松下电器产业株式会社 电路板以及在电路板上安装有元件的半导体装置
EP2400534A1 (en) * 2010-06-22 2011-12-28 Nxp B.V. Packaged semiconductor device having improved locking properties
KR101128999B1 (ko) * 2010-07-08 2012-03-23 엘지이노텍 주식회사 칩 패키지 제조 방법 및 이에 의해 제조된 칩 패키지
US9831393B2 (en) 2010-07-30 2017-11-28 Cree Hong Kong Limited Water resistant surface mount device package
WO2012036281A1 (ja) 2010-09-17 2012-03-22 ローム株式会社 半導体発光装置、その製造方法、および表示装置
US8836107B2 (en) * 2011-02-24 2014-09-16 Texas Instruments Incorporated High pin count, small SON/QFN packages having heat-dissipating pad
JP2012212867A (ja) * 2011-03-30 2012-11-01 Ibiden Co Ltd プリント配線板及びその製造方法
KR101310256B1 (ko) 2011-06-28 2013-09-23 삼성전기주식회사 인쇄회로기판의 무전해 표면처리 도금층 및 이의 제조방법
KR20130007022A (ko) * 2011-06-28 2013-01-18 삼성전기주식회사 인쇄회로기판 및 이의 제조방법
TWI455269B (zh) * 2011-07-20 2014-10-01 Chipmos Technologies Inc 晶片封裝結構及其製作方法
JP2013023766A (ja) * 2011-07-26 2013-02-04 Hitachi Chemical Co Ltd テープキャリア付半導体実装用導電基材の表面処理方法、ならびにこの処理方法を用いてなるテープキャリア付半導体実装用導電基材および半導体パッケージ
US20130098659A1 (en) * 2011-10-25 2013-04-25 Yiu Fai KWAN Pre-plated lead frame for copper wire bonding
KR101372205B1 (ko) * 2011-12-15 2014-03-10 엘지이노텍 주식회사 리드 프레임 및 그 제조방법
CN102543910A (zh) * 2012-02-06 2012-07-04 三星半导体(中国)研究开发有限公司 芯片封装件及其制造方法
GB2500604A (en) * 2012-03-26 2013-10-02 Leclanche Sa Battery Cell electrical connections
JP6048893B2 (ja) * 2012-03-28 2016-12-21 パナソニックＩｐマネジメント株式会社 樹脂パッケージ
US8587099B1 (en) * 2012-05-02 2013-11-19 Texas Instruments Incorporated Leadframe having selective planishing
US8796049B2 (en) * 2012-07-30 2014-08-05 International Business Machines Corporation Underfill adhesion measurements at a microscopic scale
JP2013048280A (ja) * 2012-10-30 2013-03-07 Renesas Electronics Corp 半導体装置の製造方法
JPWO2014132483A1 (ja) * 2013-03-01 2017-02-02 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP5939185B2 (ja) * 2013-03-26 2016-06-22 トヨタ自動車株式会社 半導体装置及びその製造方法
JP2014203861A (ja) * 2013-04-02 2014-10-27 三菱電機株式会社 半導体装置および半導体モジュール
JP5994720B2 (ja) * 2013-04-19 2016-09-21 株式会社デンソー 半導体装置、および半導体装置の製造方法
US9711489B2 (en) 2013-05-29 2017-07-18 Cree Huizhou Solid State Lighting Company Limited Multiple pixel surface mount device package
WO2015001676A1 (ja) 2013-07-05 2015-01-08 ルネサスエレクトロニクス株式会社 半導体装置
DE102013215246A1 (de) * 2013-08-02 2015-02-05 Robert Bosch Gmbh Elektronikmodul mit Leiterplatten und anspritzbarem Kunststoff-Dichtring, insbesondere für ein Kfz-Getriebesteuergerät, und Verfahren zum Fertigen desselben
JP6262968B2 (ja) * 2013-09-09 2018-01-17 Ｄｏｗａメタルテック株式会社 電子部品搭載基板およびその製造方法
TWI565100B (zh) * 2014-01-28 2017-01-01 Jun-Ming Lin An electronic component bracket with a roughened surface
JP6414669B2 (ja) * 2014-07-22 2018-10-31 大口マテリアル株式会社 リードフレーム及びその製造方法
JP6362111B2 (ja) * 2014-12-01 2018-07-25 大口マテリアル株式会社 リードフレームの製造方法
JP6555927B2 (ja) * 2015-05-18 2019-08-07 大口マテリアル株式会社 半導体素子搭載用リードフレーム及び半導体装置の製造方法
JP6065081B2 (ja) * 2015-10-01 2017-01-25 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP6650723B2 (ja) * 2015-10-16 2020-02-19 新光電気工業株式会社 リードフレーム及びその製造方法、半導体装置
JP6603538B2 (ja) * 2015-10-23 2019-11-06 新光電気工業株式会社 リードフレーム及びその製造方法
JP6608672B2 (ja) * 2015-10-30 2019-11-20 新光電気工業株式会社 半導体装置及びその製造方法、リードフレーム及びその製造方法
JP6576796B2 (ja) * 2015-11-05 2019-09-18 新光電気工業株式会社 リードフレーム及びその製造方法、半導体装置
JP6685112B2 (ja) * 2015-11-18 2020-04-22 株式会社三井ハイテック リードフレーム及びリードフレームパッケージ、並びにこれらの製造方法
DE102016015883B3 (de) 2016-03-21 2022-07-14 Infineon Technologies Ag Räumlich selektives Aufrauen von Verkapselungsmasse, um eine Haftung mit einer Funktionsstruktur zu fördern
JP2016165005A (ja) * 2016-04-19 2016-09-08 大日本印刷株式会社 半導体装置およびその製造方法、ならびに半導体装置用基板およびその製造方法
WO2018026592A1 (en) * 2016-08-03 2018-02-08 Soliduv, Inc. Strain-tolerant die attach with improved thermal conductivity, and method of fabrication
DE102016117841A1 (de) * 2016-09-21 2018-03-22 HYUNDAI Motor Company 231 Packung mit aufgerauter verkapselter Oberfläche zur Förderung einer Haftung
WO2018074035A1 (ja) 2016-10-18 2018-04-26 株式会社デンソー 電子装置及びその製造方法
JP6852358B2 (ja) * 2016-11-14 2021-03-31 大日本印刷株式会社 半導体装置用リードフレームとその製造方法および樹脂封止型半導体装置
JP6857035B2 (ja) * 2017-01-12 2021-04-14 ローム株式会社 半導体装置
US11309231B2 (en) 2017-02-21 2022-04-19 Mitsubishi Electric Corporation Semiconductor device
CN106835084A (zh) * 2017-02-28 2017-06-13 西安微电子技术研究所 一种在半导体裸芯片上实现键合金属化改性的方法
TWI613768B (zh) * 2017-03-20 2018-02-01 矽品精密工業股份有限公司 電子封裝件及其製法
JP2017108191A (ja) * 2017-03-24 2017-06-15 ルネサスエレクトロニクス株式会社 半導体装置
US10074590B1 (en) * 2017-07-02 2018-09-11 Infineon Technologies Ag Molded package with chip carrier comprising brazed electrically conductive layers
US10211131B1 (en) * 2017-10-06 2019-02-19 Microchip Technology Incorporated Systems and methods for improved adhesion between a leadframe and molding compound in a semiconductor device
JP2019083295A (ja) * 2017-10-31 2019-05-30 トヨタ自動車株式会社 半導体装置
IT201800005354A1 (it) 2018-05-14 2019-11-14 Dispositivo a semiconduttore e procedimento corrispondente
CN111341750B (zh) * 2018-12-19 2024-03-01 奥特斯奥地利科技与系统技术有限公司 包括有导电基部结构的部件承载件及制造方法
US10937744B2 (en) * 2019-02-22 2021-03-02 Infineon Technologies Ag Semiconductor packages including roughening features
JP6741356B1 (ja) * 2019-03-22 2020-08-19 大口マテリアル株式会社 リードフレーム
JP6736716B1 (ja) 2019-03-22 2020-08-05 大口マテリアル株式会社 リードフレーム
CN112133640B (zh) * 2020-11-24 2021-02-09 宁波康强电子股份有限公司 一种具有粗糙侧壁的引线框架的制备方法
US11715678B2 (en) * 2020-12-31 2023-08-01 Texas Instruments Incorporated Roughened conductive components
CN113782453B (zh) * 2021-11-12 2022-02-08 深圳中科四合科技有限公司 一种引线框架的制作方法
KR102563273B1 (ko) * 2021-12-31 2023-08-04 해성디에스 주식회사 반도체 패키지의 제조 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6333853A (ja) * 1986-07-28 1988-02-13 Dainippon Printing Co Ltd 集積回路パツケ−ジ
JP2002256459A (ja) * 2000-12-27 2002-09-11 Ebara Udylite Kk 銅および銅合金用のマイクロエッチング剤並びにこれを用いる銅または銅合金の微細粗化方法
JP2002280488A (ja) * 2001-03-22 2002-09-27 Sanyo Electric Co Ltd 回路装置の製造方法
JP2002309396A (ja) * 2001-04-11 2002-10-23 Dainippon Printing Co Ltd 製版めっき方法
JP2003158142A (ja) * 2001-11-21 2003-05-30 Mitsui High Tec Inc 半導体装置の製造方法
JP2003158234A (ja) * 2001-11-21 2003-05-30 Hitachi Ltd 半導体装置及びその製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3981691A (en) * 1974-07-01 1976-09-21 Minnesota Mining And Manufacturing Company Metal-clad dielectric sheeting having an improved bond between the metal and dielectric layers
US4786545A (en) * 1986-02-28 1988-11-22 Seiko Epson Corporation Circuit substrate and method for forming bumps on the circuit substrate
US5114557A (en) * 1991-02-20 1992-05-19 Tooltek Engineering Corp. Selective plating apparatus with optical alignment sensor
JPH0846116A (ja) 1994-07-28 1996-02-16 Mitsubishi Denki Metetsukusu Kk リードフレーム及びその製造方法
US6163961A (en) * 1995-02-25 2000-12-26 Glacier Vandervell Limited Plain bearing with overlay
JPH09148509A (ja) 1995-11-22 1997-06-06 Goto Seisakusho:Kk 半導体装置用リードフレーム及びその表面処理方法
JPH1140720A (ja) 1997-07-16 1999-02-12 Dainippon Printing Co Ltd 回路部材および該回路部材を用いた樹脂封止型半導体装置
US6201292B1 (en) * 1997-04-02 2001-03-13 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member used therefor
JPH1129883A (ja) * 1997-07-08 1999-02-02 Mec Kk 銅および銅合金のマイクロエッチング剤
US6025640A (en) * 1997-07-16 2000-02-15 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member for use therein and method of manufacturing resin-sealed semiconductor device
US6143981A (en) * 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
JP2000077594A (ja) 1998-09-03 2000-03-14 Hitachi Cable Ltd 半導体装置用リードフレーム
EP0987747A1 (en) * 1998-09-17 2000-03-22 STMicroelectronics S.r.l. Process for improving the adhesion between metal and plastic in containment structures for electronic semiconductor devices
TW444288B (en) * 1999-01-27 2001-07-01 Shinko Electric Ind Co Semiconductor wafer and semiconductor device provided with columnar electrodes and methods of producing the wafer and device
US6706975B2 (en) * 2000-07-13 2004-03-16 Ngk Spark Plug Co., Ltd. Paste for filling throughhole and printed wiring board using same
JP4033611B2 (ja) 2000-07-28 2008-01-16 メック株式会社 銅または銅合金のマイクロエッチング剤およびそれを用いるマイクロエッチング法
JP2002299538A (ja) * 2001-03-30 2002-10-11 Dainippon Printing Co Ltd リードフレーム及びそれを用いた半導体パッケージ
CN1681373A (zh) * 2001-08-10 2005-10-12 日矿金属加工株式会社 层叠板用铜合金箔
DE10148120B4 (de) * 2001-09-28 2007-02-01 Infineon Technologies Ag Elektronische Bauteile mit Halbleiterchips und ein Systemträger mit Bauteilpositionen sowie Verfahren zur Herstellung eines Systemträgers
US6812552B2 (en) * 2002-04-29 2004-11-02 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
JP3883543B2 (ja) * 2003-04-16 2007-02-21 新光電気工業株式会社 導体基材及び半導体装置
JP3841768B2 (ja) * 2003-05-22 2006-11-01 新光電気工業株式会社 パッケージ部品及び半導体パッケージ
US7049683B1 (en) * 2003-07-19 2006-05-23 Ns Electronics Bangkok (1993) Ltd. Semiconductor package including organo-metallic coating formed on surface of leadframe roughened using chemical etchant to prevent separation between leadframe and molding compound

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6333853A (ja) * 1986-07-28 1988-02-13 Dainippon Printing Co Ltd 集積回路パツケ−ジ
JP2002256459A (ja) * 2000-12-27 2002-09-11 Ebara Udylite Kk 銅および銅合金用のマイクロエッチング剤並びにこれを用いる銅または銅合金の微細粗化方法
JP2002280488A (ja) * 2001-03-22 2002-09-27 Sanyo Electric Co Ltd 回路装置の製造方法
JP2002309396A (ja) * 2001-04-11 2002-10-23 Dainippon Printing Co Ltd 製版めっき方法
JP2003158142A (ja) * 2001-11-21 2003-05-30 Mitsui High Tec Inc 半導体装置の製造方法
JP2003158234A (ja) * 2001-11-21 2003-05-30 Hitachi Ltd 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8319340B2 (en) 2009-10-01 2012-11-27 Samsung Techwin Co., Ltd. Lead frame and method of manufacturing the same
TWI733941B (zh) * 2016-11-15 2021-07-21 日商新光電氣工業股份有限公司 導線架及其製造方法暨製造電子構件裝置之方法

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