KR20110081813A - 리드 프레임 기판과 그 제조 방법 및 반도체 장치 - Google Patents

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KR20110081813A
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스스무 마니와
야스히로 사까이
다께히또 쯔까모또
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도판 인사츠 가부시키가이샤
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Abstract

본 발명은, 배선의 꺾임이나 굽힘 등의 불량을 발생시키지 않고 제작할 수 있고, 또한, 열응력에 대한 신뢰성을 확보한 리드 프레임 기판과 그 제조 방법 및 반도체 장치로서, 금속판의 제1면에 반도체 소자 탑재부와 반도체 소자 전극 접속 단자를, 제2면에 외부 접속 단자를 형성하고, 반도체 소자 전극 접속 단자와 외부 접속 단자를 접속하는 배선 및 수지층을 구비하고, 금속판의 제2면에 부분적으로 형성되어 금속판을 관통하지 않는 구멍부의 저면에, 금속판으로부터 떨어지는 방향으로 볼록 형상을 이루는 복수의 돌기를, 제2면의 위치보다도 낮은 높이로, 배선과는 도통시키지 않고, 개개로 산재시켜 형성한 것을 특징으로 한다.

Description

리드 프레임 기판과 그 제조 방법 및 반도체 장치{LEADFRAME SUBSTRATE, METHOD FOR MANUFACTURING SAME, AND SEMICONDUCTOR DEVICE}
본 발명은, 반도체 소자의 실장에 적합한 반도체 패키지 기판의 기술에 관한 것으로, 특히 리드 프레임 기판과 그 제조 방법 및 그것을 이용한 반도체 장치에 관한 것이다.
본원은, 2008년 9월 29일에, 일본에 출원된 특원 제2008-250799호에 기초하여 우선권을 주장하고, 그 내용을 여기에 원용한다.
QFP(Quad Flat Package)로 대표되는 리드 프레임을 이용한 반도체 패키지에서는, 프린트 배선 기판과의 접속을 위한 아우터 리드(outer lead)는 반도체 패키지의 측면에 배치되어 있다. 리드 프레임은, 금속판의 양면에 원하는 포토레지스트 패턴을 형성하고, 양면으로부터 에칭함으로써, 반도체 소자 탑재부, 반도체 소자 전극과의 접속부인 이너 리드(inner lead), 아우터 리드, 이들을 고정하고 있는 외측 프레임부를 얻을 수 있다.
또한, 에칭 공법 이외에, 프레스에 의한 펀칭 가공에 의해서도 얻을 수 있다.
반도체 패키지의 조립 공정으로서는, 반도체 소자 탑재부에 반도체 소자를 다이 본딩한 후, 금 와이어 등을 이용하여, 반도체 소자의 전극과 이너 리드를 전기적으로 접속한다. 그 후, 이너 리드부를 포함하는 반도체 소자 근방을 수지 밀봉하고, 외측 프레임부를 재단하고, 필요에 따라서 아우터 리드에 굽힘 가공을 실시한다.
이와 같이 측면에 설치된 아우터 리드는, 미세화의 가공 능력에서 보면, 30㎜×30㎜ 정도의 패키지 사이즈에서 200 내지 300핀이 한계로 되어 있다.
최근, 반도체 소자의 전극수가 증가함에 따라서, 아우터 리드를 측면에 갖는 리드 프레임 타입의 반도체 패키지에서는 단자수가 전부 대응할 수 없게 되어, 일부, BGA(Ball Grid Aray)나 LGA(Land Grid Aray) 타입 등의 프린트 배선 기판과의 외부 접속 단자가 패키지 기판 저면에서 어레이 형상으로 배치된 반도체 패키지로 치환되고 있다. 이들에 이용되고 있는 기판은, 양면에 구리가 점착된 글래스 에폭시 기판에 드릴로 구멍을 뚫어, 구멍 내를 도금으로 도통을 취하고, 한쪽의 면은 반도체 소자의 전극과 접속하기 위한 단자를, 다른 쪽의 면에서는 어레이 형상으로 배열한 외부 접속 단자를 형성하는 것이 일반적이다.
그러나, 이들의 기판의 제조는 공정이 복잡하게 되고, 코스트가 높아짐과 함께, 기판 내의 배선 접속에 도금이 사용되고 있기 때문에, 리드 프레임 타입의 패키지에 비해, 신뢰성이 뒤떨어진다고 하는 문제가 있다.
이 때문에, 리드 프레임을 양면으로부터 에칭한다고 하는 공정을 이용하여, 리드 프레임을 이용한 BGA 타입의 반도체 패키지 구조가 개시되어 있다(예를 들면 특허 문헌 1).
이것은, 표리의 포토레지스트의 패턴을 바꾸어, 동시에 에칭하거나, 혹은, 한쪽측을 에칭한 후, 에칭면 표층에 전착(電着) 폴리이미드 수지층을 형성한 후, 또는, 프리 몰드 수지를 도포한 후, 다른 쪽의 면으로부터 에칭을 가함으로써, 한쪽의 면에는 반도체 소자 전극의 접속 단자, 다른 쪽의 면에는 어레이 형상으로 외부 접속 단자를 형성하는 것이다.
특허 문헌 1 : 일본 특허 제3642911호 공보
도 4A 및 도 4B는, 종래 기술의 리드 프레임 기판의 대표예를 도시하는 모식적인 단면도이다.
리드 프레임 기판은, 반도체 소자 탑재부(8), 반도체 소자 전극 접속 단자(9), 배선(10), 외부 접속 단자(11), 및 외측 프레임부(12)를 포함한다. BGA 타입의 리드 프레임에서는, 외부 접속 단자(11)의 수가 증가하면, 반도체 소자 전극 접속 단자(9)측의 배선(10)의 길이가 길어진다. 이 배선(10)은 금속판을 하프 에칭하여 제작하는 것으로, 그 폭도 두께도 작고, 에칭 이후의 공정에서 꺾임이나 굽힘이 발생하여 수율은 매우 나빠진다고 하는 문제가 있었다.
특허 문헌 1은, 우선 외부 접속 단자(11)측만 하프 에칭을 행하고, 에칭면에 전착 폴리이미드층(17)을 형성한 후, 반도체 소자 전극 접속 단자(9)측을 에칭으로 형성하는 것을 개시하고 있다. 이에 의해, 미세한 배선(10)은, 박막이기는 하지만 전착 폴리이미드층(17)에 의해 담지되어, 리드 프레임 제작 시의 배선의 꺾임이나 굽힘은 회피된다.
그러나, 본 구조의 리드 프레임 기판의 반도체 소자 탑재부(8)에 반도체 소자를 탑재하고, 와이어 본딩에 의해 반도체 소자 전극과 반도체 소자 전극 접속 단자(9)를 접속할 때, 반도체 소자 전극 접속 단자(9)의 하부는 중공으로 되어 있기 때문에, 와이어 접속의 힘이 가해지지 않아, 접속 불량이 발생하고, 조립 수율을 현저하게 떨어뜨린다고 하는 문제가 있었다.
또한, (특허 문헌 1에는 개시되어 있지 않지만) 다른 하나의 대책으로서, 전착 폴리이미드층을 프리 몰드 수지에 의해 포팅하여 수지층을 두껍게 하는 것도 생각할 수 있다.
이 대책에 따르면, 본딩 불량의 문제를 어느 정도 회피시킬 수 있다고 추찰되지만, 중공 상태를 완전히 회피할 수 있는 것은 아니다.
이것에 의하면, 프리 몰드 수지의 도포량의 조정이 매우 어려워, 전착 폴리이미드층을 형성하는 구멍부 면적이 넓게 되면, 중심이 얇아져, 미세한 배선(10)을 전착 폴리이미드층(17)에 의해 담지할 수 없어진다고 하는 문제가 염려된다. 또한, 중심이 얇아져 버림으로써, 경우에 따라서는, 다음 공정에서 구멍이 뚫리게 된다고 하는 문제도 염려된다.
본 발명은, 상기 종래 기술의 문제점을 감안하여 이루어진 것이며, 반도체 소자의 전극수의 증가에 대응하고, 신뢰성이 높고, 제작 및 반도체 패키지 조립을 안정적으로 행할 수 있는 리드 프레임 기판과 그 제조 방법 및 반도체 장치를 제공하는 것을 과제로 한다.
본 발명의 제1 양태는, 제1면과 제2면을 갖는 금속판과, 상기 제1면에 형성된, 반도체 소자 탑재부, 및 반도체 소자 전극 접속 단자와, 상기 제2면에 형성되고, 상기 반도체 소자 전극 접속 단자와 전기적으로 접속된 외부 접속 단자와, 상기 반도체 소자 전극 접속 단자와 상기 외부 접속 단자를 접속하는 배선과, 상기 금속판에 형성된 수지층과, 상기 금속판의 상기 제2면에 부분적으로 형성되고, 상기 금속판을 관통하지 않는 구멍부와, 상기 구멍부의 저면에 형성되고, 상기 금속판으로부터 떨어지는 방향으로 볼록 형상을 이루는 복수의 돌기로서, 상기 복수의 돌기의 높이는 상기 제2면의 위치보다도 낮고, 상기 복수의 돌기는 배선과는 도통하지 않고, 또한, 개개로 산재하는 상기 복수의 돌기를 구비하는 리드 프레임 기판이다.
본 발명의 제2 양태는, 금속판의 제1면에 반도체 소자 탑재부, 반도체 소자 전극 접속 단자, 및 외측 프레임부를 형성하고, 또한, 상기 금속판의 제2면에는 외부 접속 단자, 및 외측 프레임부를, 각각 형성하기 위한 제1 포토레지스트 패턴을 형성하는 것과, 상기 제2면의 상기 외부 접속 단자와 상기 외측 프레임부 이외의 영역에는, 상기 금속판을 관통하지 않는 구멍부를 형성하고, 상기 구멍부의 저면에 상기 금속판으로부터 떨어지는 방향으로 볼록 형상을 이루고 높이가 상기 제2면의 위치보다도 낮은 돌기로서, 상기 돌기는 배선과는 도통하지 않고, 또한, 개개로 산재하는 돌기를 형성하기 위한 제2 포토레지스트 패턴을 형성하는 것과, 상기 제2면이 노출된 금속판 노출부를 에칭함으로써, 상기 구멍부, 및 상기 돌기의 미완성 상태인 볼록 형상의 구조물을 형성하는 것과, 상기 구멍부에, 액상 프리 몰드 수지를 도포하고, 가열 경화시켜 수지층을 형성하는 것과, 그 후, 상기 제1면을 에칭함으로써, 상기 반도체 소자 탑재부, 상기 외부 접속 단자와 도통되는 상기 반도체 소자 전극 접속 단자, 및 상기 외측 프레임부를 형성하고, 또한, 상기 볼록 형상의 구조물을 상기 돌기로서 완성시키는 것을 포함하는 리드 프레임 기판의 제조 방법이다.
또한, 본 발명의 제3 양태는, 제1면과 제2면을 갖는 금속판과, 상기 제1면에 형성된, 반도체 소자 탑재부, 및 반도체 소자 전극 접속 단자와, 상기 제2면에 형성되고, 상기 반도체 소자 전극 접속 단자와 전기적으로 접속된 외부 접속 단자와, 상기 반도체 소자 전극 접속 단자와 상기 외부 접속 단자를 접속하는 배선과, 상기 금속판에 형성된 수지층과, 상기 금속판의 상기 제2면에 부분적으로 형성되고, 상기 금속판을 관통하지 않는 구멍부와, 상기 구멍부의 저면에 형성되고, 상기 금속판으로부터 떨어지는 방향으로 볼록 형상을 이루는 복수의 돌기로서, 상기 복수의 돌기의 높이는 상기 제2면의 위치보다도 낮고, 상기 복수의 돌기는 배선과는 도통하지 않고, 또한, 개개로 산재하는 상기 복수의 돌기를 구비하는 리드 프레임 기판과, 상기 리드 프레임 기판에 탑재된 반도체 소자를 구비한 반도체 장치로서, 상기 리드 프레임 기판과 상기 반도체 소자가 와이어 본딩으로 전기적으로 접속되어 있는 반도체 장치이다.
본 발명에 따르면, 프린트 배선 기판과 접속하기 위한 외부 접속 단자를 리드 프레임 기판의 이면 전체면에 어레이 형상으로 배치하는 것이 가능하며, 반도체 소자의 다단자화에 대응할 수 있다.
또한, 리드 프레임을 기초로 한 기판이며, 도금 배선을 사용하지 않기 때문에, 열응력에 대한 신뢰성을 확보할 수 있다.
한편, 이러한 리드 프레임 기판의 제작 시에는, 배선의 꺾임이나 굽힘 등의 불량이 발생하지 않고, 반도체 패키지 조립 공정에서 행해지는 와이어 본딩 시, 와이어 본딩 접속 단자의 하부는, 프리 몰드 수지가 외부 접속 단자 표면에 균등하게 충전되어, 안정적으로 접속이 가능하게 된다.
도 1A는 본 발명의 리드 프레임 기판의 제조 방법에 따른 일례를 도시하는 모식적인 단면도.
도 1B는 본 발명의 리드 프레임 기판의 제조 방법에 따른 일례를 도시하는 모식적인 단면도.
도 1C는 본 발명의 리드 프레임 기판의 제조 방법에 따른 일례를 도시하는 모식적인 단면도.
도 1D는 본 발명의 리드 프레임 기판의 제조 방법에 따른 일례를 도시하는 모식적인 단면도.
도 1E는 본 발명의 리드 프레임 기판의 제조 방법에 따른 일례를 도시하는 모식적인 단면도.
도 1F는 본 발명의 리드 프레임 기판의 제조 방법에 따른 일례를 도시하는 모식적인 단면도.
도 2A는 본 발명의 리드 프레임 기판에 따른 일례를 도시하는 모식적인 상면도.
도 2B는 본 발명의 리드 프레임 기판에 따른 일례를 도시하는 모식적인 상면도.
도 3A는 본 발명의 리드 프레임 기판에 따른 일례에 반도체 소자가 탑재되어 와이어 본딩된 상태를 도시하는 모식적인 단면도.
도 3B는 본 발명의 리드 프레임 기판에 따른 일례에 반도체 소자가 탑재되어 와이어 본딩되어 트랜스퍼 몰드 밀봉된 상태를 도시하는 모식적인 단면도.
도 4A는 종래 기술의 리드 프레임 기판의 대표예를 도시하는 모식적인 단면도.
도 4B는 종래 기술의 리드 프레임 기판의 대표예를 도시하는 모식적인 단면도.
도 1A∼도 1F는, 본 발명의 리드 프레임 기판의 제조 방법에 따른 일례를 도시하는 모식적인 단면도이다.
도 1A는, 리드 프레임에 이용되는 금속판(1)을 나타낸다.
리드 프레임에 이용되는 금속판(1)의 양면에, 제1 포토레지스트 패턴(2)을 형성한다(도 1B).
제1 포토레지스트 패턴(2)은, 금속판(1)의 제1면(도 1B에서는 상면)에, 반도체 소자 탑재부(8), 반도체 소자 전극과의 접속을 행하는 단자인 반도체 소자 전극 접속 단자(9), 배선(10), 및 외측 프레임부(12)를 각각 형성한다.
또한 제1 포토레지스트 패턴(2)은, 금속판(1)의 제2면(도 1B에서는 하면)에, 외부 접속 단자(11), 및 외측 프레임부(12)를 형성한다.
금속판(1)의 제2면에, 제2 포토레지스트 패턴(3)을 형성한다. 제2 포토레지스트 패턴(3)은, 금속판(1)의 제2면에, 돌기(5)를 1 이상의 적당한 개수 형성한다. 이 돌기(5)를 정교하게 형성하기 위해, 제2 포토레지스트 패턴(3)은 다음과 같이 설계한다. 즉, 하프 에칭이 종료되기 전에, 돌기(5)에 접한 제2 레지스트 패턴(3)이 박리되고, 그 결과, 하프 에칭이 진행되어, 돌기(5)가 다 형성된 시점에서, 돌기(5)가 적어도 외부 접속 단자(11)보다 낮은 높이로 되도록 설계한다.
금속판(1)으로서는, 리드 프레임으로서의 에칭 가공성, 기계적 강도, 열전도성, 팽창 계수 등을 갖고 있으면 어떠한 재료를 이용하여도 되지만, 42합금으로 대표되는 철-니켈계 합금이나, 기계적 강도를 향상시키기 위해 각종 금속 원소를 첨가한 구리계 합금 등이 자주 이용된다.
염화제2철액 등, 금속판을 용해하는 에칭액을 이용하여 하면으로부터 에칭을 행하고, 구멍부(4)를 형성한다(도 1C). 구멍부(4)의 깊이는 금속판의 잔존부가 최종적으로 배선으로 되기 때문에, 제2회째의 상면측으로부터의 에칭 시에 미세 배선을 형성할 수 있도록 10㎛ 내지 50㎛ 두께 정도 남기는 것이 바람직하다.
또한, 구멍부(4)에는 적어도 1개의 돌기(5)가 동시에 형성된다. 돌기(5)는, 도 1C에 도시한 바와 같이, 구멍부(4)의 높이보다 낮은 높이로 되도록 설정되어 있으면, 원주형이나, 산맥형 등, 레지스트의 형상에 의해서 돌기(5)의 형상의 조정은 가능하다. 그리고, 돌기(5)는 다른 배선과 접속되어 있지 않고, 전기적으로 독립된 금속면이 노출되어 있는 것을 특징으로 하는 리드 프레임 기판이다.
에칭 가공된 금속판의 상하면을 반대로 하여, 금속판의 상면에 액상의 프리 몰드 수지(6)를 주입한다(도 1D).
구멍부(4)가 돌기(5)에 의해 적어도 2개의 부분으로 구획되어 있음으로써, 프리 몰드 수지면은 불균일이 없고, 같은 높이의 면을 형성하는 것이 가능하게 된다.
또한, 반대의 면을 에칭하여(도 1E), 반도체 소자 탑재부(8), 반도체 소자 전극 접속 단자(9), 배선(10)을 형성하여 리드 프레임 기판(7)을 제작한다(도 1F). 리드 프레임 기판(7)의 반도체 소자 탑재부(8)측의 상면도를 도 2A에, 리드 프레임 기판(7)의 외부 접속 단자(11)측의 상면도를 도 2B에 도시한다. 외부 접속 단자(11)를 어레이 형상으로 배치할 수 있어, 반도체 소자의 다핀화에 대응이 가능하게 되었다.
도 3A는, 리드 프레임 기판(7)에 반도체 소자(14)를 탑재하여 와이어 본딩한 단면도를 도시한다.
다이어태치재(13)에 의해 리드 프레임 기판(7)에 반도체 소자(14)를 접착하고, 금선(15)으로 반도체 소자(14)와 반도체 소자 전극 접속 단자(9)를 접속한다. 필요에 따라서, 반도체 소자 전극 접속 단자(9)에는 적절하게, 니켈-금도금, 주석 도금, 은도금, 또는 니켈-팔라듐-금도금 등 어느 하나를 실시하여도 된다.
와이어 본딩을 행할 때, 리드 프레임 기판(7)을 히트 블록 상에 재치하고, 가열하면서 접합을 행하지만, 반도체 소자 전극 접속 단자(9)의 하부에 프리 몰드 수지(6)가 같은 높이의 면에 존재하고, 중공 구조를 취하지 않으므로, 접합 불량을 일으키지 않고 반도체 패키지를 조립할 수 있다.
마지막으로, 리드 프레임 기판(7)의 반도체 소자측을 포팅에 의해 밀봉하고, 다이아몬드 블레이드 등으로 외측 프레임부(12)를 분리시켜, 소편화한다(도 3B). 포팅은, 예를 들면 트랜스퍼 몰드 수지(16)이어도 된다.
BGA 타입이면, 땜납 볼을 외부 접속 단자(11)에 탑재하여, 리드 프레임 기판(7)을 이용한 반도체 패키지가 얻어진다.
<실시예>
이하, 본 발명에 따른 리드 프레임 기판의 제조 방법의 예로서, LGA(Land Grid Aray) 타입의 리드 프레임 기판을 예로 들어 도 1A∼도 1F를 이용하여 설명한다.
제조한 LGA의 패키지 사이즈는 10㎜×10㎜로, 패키지 하면에는 168핀의 어레이 형상의 외부 접속 단자를 갖는 것이다.
우선, 도 1A에 도시한 금속판(1)은, 폭이 150㎜ 두께가 200㎛의 긴 띠 형상의 동합금제 금속판(후루가와 전기 공업제, EFTEC64T)을 준비하였다.
다음으로, 이 금속판(1)의 양면에, 롤 코터로 포토레지스트(동경 오우카(주)제, OFPR4000)를 5㎛의 두께가 되도록 코팅한 후, 90℃에서 프리 베이크를 행하였다.
다음으로, 원하는 패턴을 갖는 포토마스크를 통하여 양면으로부터 패턴 노광하고, 그 후 1％ 탄산 나트륨 수용액으로 현상 처리를 행한 후에 수세 및 포스트 베이크를 행하고, 도 1B에 도시한 제1 포토레지스트 패턴(2), 제2 포토레지스트 패턴(3)을 얻었다.
제1 포토레지스트 패턴(2)으로서, 제1면에는, 반도체 소자 탑재부(8), 반도체 소자 전극 접속 단자(9), 배선(10), 외측 프레임부(12)를 형성하기 위한 포토레지스트의 패턴을 형성하고, 또한, 제2면에는, 외부 접속 단자(11), 외측 프레임부(12)를 형성하기 위한 포토레지스트의 패턴을 각각 형성하였다.
또한, 돌기(5)를 형성하기 위한 제2 포토레지스트 패턴(3)으로서, 30㎛ 직경의 포토레지스트의 패턴을 0.5㎜ 피치로 비배선부에 매트릭스 형상으로 배치하였다.
다음으로, 금속판(1)의 제1면측을 백 시트로 덮어서 보호한 후(도시 생략), 염화제2철용액을 이용하여 금속판(1)의 제2면으로부터 제1회째의 에칭 처리를 행하고, 금속판(1)의 제2면측의 제1 포토레지스트 패턴(2)으로부터 노출된 금속판 부위를 두께 30㎛까지 얇게 하였다(도 1C). 염화제2철용액의 비중은 1.38, 액체 온도 50℃로 하였다.
제2면을 에칭한 금속판(1)을, 30℃, 50g/L의 과황산 암모늄 수용액에 5분간 침지하여, 제1회째의 에칭으로 형성된 에칭면의 표면을 조화(粗化)하였다(도시 생략). 또한, 소정의 수산화나트륨 수용액계 박리액에 침지하여, 금속판(1)의 제2면의 포토레지스트를 박리하였다(도시 생략).
다음으로, 제1회째의 에칭으로 형성된 금속판(1)의 제2면에, 프리 몰드 수지(6)에 대응하는 액상의 열경화성 수지(신에츠카가꾸(주)제, SMC-376KF1)를 주입하고, 180℃, 3시간, 본 경화를 행하여, 프리 몰드층을 형성하였다.
열경화 수지의 매립성은 양호하며, 보이드 등의 불량은 관찰되지 않았다. 외부 접속 단자(11), 외측 프레임부(12)가 에칭되지 않았던 면 상에는, 거의 열경화 수지가 잔존하지 않았지만, 그 표면 세정을 겸하여, 60℃의 과망간산 칼륨의 알칼리 수용액(40g/L 과망간산 칼륨+20g/L 수산화나트륨)에 3분쯤 처리를 행하였다.
다음으로, 금속판(1)의 제1면측의 백 시트를 제거한 후, 염화제2철용액에 의해 금속판(1)의 제1면측으로부터 제2회째의 에칭 처리를 실시하여 제1 포토레지스트 패턴(2)으로부터 노출된 금속판 부위를 용해 제거하고, 반도체 소자 탑재부(8), 반도체 소자 전극 접속 단자(9), 배선(10), 외측 프레임부(12)를 형성하였다(도 1E).
외부 접속 단자(11)는 반도체 소자 전극 접속 단자(9)로부터 연장되어 있다. 또한 도시하고 있지 않지만, 하면측에 불필요한 에칭이 행해지지 않도록, 제2회째의 에칭 처리 시에는 제2면측에 백 시트 등을 접착해 두는 것이 바람직하다.
다음으로, 금속판(1)의 제1면의 제1 포토레지스트 패턴(2)의 박리를 행하고, 원하는 LGA 타입의 리드 프레임 기판(7)을 얻었다(도 1F).
다음으로, 레지스트의 박리 후, 노출된 금속면에 대해, 전해 니켈-금도금을 실시하였다.
니켈의 두께는 5㎛, 금의 두께는 0.1㎛이었다(도시 생략).
다음으로, 리드 프레임 기판(7)에 다이어태치재(13)를 이용하여 반도체 소자(14)를 탑재하고, 150℃에 1시간 둠으로써, 다이어태치재(13)를 경화시켰다. 또한, 30㎛ 직경의 금선(15)을 이용하여, 반도체 소자(14)의 전극과 반도체 소자 전극 접속 단자(9)를 와이어 본딩 접속하였다(도 3A). 와이어 본딩의 가열 온도는 200℃로 행하고, 반도체 소자 전극 접속 단자(9)측의 금선(15)의 풀 강도를 측정한 바, 9g 이상으로, 양호한 접속이 얻어졌다.
그 후, 도 3B에 도시한 바와 같이, 반도체 소자(14), 반도체 소자 전극 접속 단자(9)를 포함하는 에리어를 트랜스퍼 몰드 밀봉하고, 소편으로 재단하여 LGA 타입의 리드 프레임 기판(7)을 이용한 반도체 패키지를 얻었다.
본 발명의 리드 프레임 기판의 제조 방법을 이용함으로써, 제조 시의 불량이나 반도체 패키지 조립 시의 불량을 저감하여, 열응력에 대한 신뢰성을 높인 리드 프레임 기판을 얻는 것이 가능하게 된다. 본 발명은, 특히 리드 프레임 타입의 반도체 패키지에서는 대응할 수 없는 다핀 패키지 기판에 적용된다.
1 : 금속판
2 : 제1 포토레지스트 패턴
3 : 제2 포토레지스트 패턴(돌기의 형성용)
4 : 구멍부
5 : 돌기
6 : 프리 몰드 수지
7 : 리드 프레임 기판
8 : 반도체 소자 탑재부
9 : 반도체 소자 전극 접속 단자
10 : 배선
11 : 외부 접속 단자
12 : 외측 프레임부
13 : 다이어태치재
14 : 반도체 소자
15 : 금선
16 : 트랜스퍼 몰드 수지
17 : 전착 폴리이미드층

Claims (3)

  1. 제1면과 제2면을 갖는 금속판과,
    상기 제1면에 형성된, 반도체 소자 탑재부, 및 반도체 소자 전극 접속 단자와,
    상기 제2면에 형성되고, 상기 반도체 소자 전극 접속 단자와 전기적으로 접속된 외부 접속 단자와,
    상기 반도체 소자 전극 접속 단자와 상기 외부 접속 단자를 접속하는 배선과,
    상기 금속판에 형성된 수지층과,
    상기 금속판의 상기 제2면에 부분적으로 형성되고, 상기 금속판을 관통하지 않는 구멍부와,
    상기 구멍부의 저면에 형성되고, 상기 금속판으로부터 떨어지는 방향으로 볼록 형상을 이루는 복수의 돌기로서, 상기 복수의 돌기의 높이는 상기 제2면의 위치보다도 낮고, 상기 복수의 돌기는 배선과는 도통하지 않고, 또한, 개개로 산재하는 상기 복수의 돌기
    를 구비하는 리드 프레임 기판.
  2. 금속판의 제1면에 반도체 소자 탑재부, 반도체 소자 전극 접속 단자, 및 외측 프레임부를 형성하고, 또한, 상기 금속판의 제2면에는 외부 접속 단자, 및 외측 프레임부를, 각각 형성하기 위한 제1 포토레지스트 패턴을 형성하는 것과,
    상기 제2면의 상기 외부 접속 단자와 상기 외측 프레임부 이외의 영역에는, 상기 금속판을 관통하지 않는 구멍부를 형성하고, 상기 구멍부의 저면에 상기 금속판으로부터 떨어지는 방향으로 볼록 형상을 이루고 높이가 상기 제2면의 위치보다도 낮은 돌기로서, 상기 돌기는 배선과는 도통하지 않고, 또한, 개개로 산재하는 상기 돌기를 형성하기 위한 제2 포토레지스트 패턴을 형성하는 것과,
    상기 제2면이 노출된 금속판 노출부를 에칭함으로써, 상기 구멍부, 및 상기 돌기의 미완성 상태인 볼록 형상의 구조물을 형성하는 것과,
    상기 구멍부에, 액상 프리 몰드 수지를 도포하고, 가열 경화시켜 수지층을 형성하는 것과,
    그 후, 상기 제1면을 에칭함으로써, 상기 반도체 소자 탑재부, 상기 외부 접속 단자와 도통되는 상기 반도체 소자 전극 접속 단자, 및 상기 외측 프레임부를 형성하고, 또한, 상기 볼록 형상의 구조물을 상기 돌기로서 완성시키는 것
    을 포함하는 리드 프레임 기판의 제조 방법.
  3. 제1면과 제2면을 갖는 금속판과,
    상기 제1면에 형성된, 반도체 소자 탑재부, 및 반도체 소자 전극 접속 단자와,
    상기 제2면에 형성되고, 상기 반도체 소자 전극 접속 단자와 전기적으로 접속된 외부 접속 단자와,
    상기 반도체 소자 전극 접속 단자와 상기 외부 접속 단자를 접속하는 배선과,
    상기 금속판에 형성된 수지층과,
    상기 금속판의 상기 제2면에 부분적으로 형성되고, 상기 금속판을 관통하지 않는 구멍부와,
    상기 구멍부의 저면에 형성되고, 상기 금속판으로부터 떨어지는 방향으로 볼록 형상을 이루는 복수의 돌기로서, 상기 복수의 돌기의 높이는 상기 제2면의 위치보다도 낮고, 상기 복수의 돌기는 배선과는 도통하지 않고, 또한, 개개로 산재하는 상기 복수의 돌기
    를 구비하는 리드 프레임 기판과,
    상기 리드 프레임 기판에 탑재된 반도체 소자를 구비한 반도체 장치로서,
    상기 리드 프레임 기판과 상기 반도체 소자가 와이어 본딩에서 전기적으로 접속되어 있는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020262957A1 (ko) * 2019-06-24 2020-12-30 안상정 반도체 발광소자용 지지 기판을 제조하는 방법

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5678727B2 (ja) * 2011-03-03 2015-03-04 セイコーエプソン株式会社 振動デバイス、振動デバイスの製造方法、電子機器
CN102324413B (zh) * 2011-09-13 2013-03-06 江苏长电科技股份有限公司 有基岛预填塑封料先刻后镀引线框结构及其生产方法
MY176915A (en) * 2012-02-13 2020-08-26 Semiconductor Components Ind Llc Method of forming an electronic package and structure
DE102012215449A1 (de) 2012-08-31 2014-03-27 Osram Opto Semiconductors Gmbh Gehäuse für ein elektronisches bauelement, elektronische baugruppe, verfahren zum herstellen eines gehäuses für ein elektronisches bauelement und verfahren zum herstellen einer elektronischen baugruppe
CN103456645B (zh) * 2013-08-06 2016-06-01 江阴芯智联电子科技有限公司 先蚀后封三维系统级芯片正装堆叠封装结构及工艺方法
CN103400771B (zh) * 2013-08-06 2016-06-29 江阴芯智联电子科技有限公司 先蚀后封芯片倒装三维系统级金属线路板结构及工艺方法
CN103413766B (zh) * 2013-08-06 2016-08-10 江阴芯智联电子科技有限公司 先蚀后封芯片正装三维系统级金属线路板结构及工艺方法
JP6270052B2 (ja) * 2014-12-05 2018-01-31 Ｓｈマテリアル株式会社 リードフレーム及びその製造方法
US9905498B2 (en) * 2016-05-06 2018-02-27 Atmel Corporation Electronic package
KR101865873B1 (ko) * 2016-11-09 2018-06-11 해성디에스 주식회사 반도체 패키지 기판의 제조 방법
JP6752981B2 (ja) * 2017-10-26 2020-09-09 新電元工業株式会社 半導体装置の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3642911B2 (ja) 1997-02-05 2005-04-27 大日本印刷株式会社 リードフレーム部材とその製造方法
US6861735B2 (en) * 1997-06-27 2005-03-01 Matsushita Electric Industrial Co., Ltd. Resin molded type semiconductor device and a method of manufacturing the same
JP3405202B2 (ja) * 1998-06-26 2003-05-12 松下電器産業株式会社 リードフレームおよびそれを用いた樹脂封止型半導体装置およびその製造方法
JP2000091488A (ja) * 1998-09-08 2000-03-31 Dainippon Printing Co Ltd 樹脂封止型半導体装置とそれに用いられる回路部材
JP3169919B2 (ja) * 1998-12-21 2001-05-28 九州日本電気株式会社 ボールグリッドアレイ型半導体装置及びその製造方法
JP2000286361A (ja) * 1999-03-30 2000-10-13 Mitsubishi Gas Chem Co Inc フリップチップ搭載用多層プリント配線板
KR100583494B1 (ko) * 2000-03-25 2006-05-24 앰코 테크놀로지 코리아 주식회사 반도체패키지
TW458377U (en) * 2000-11-23 2001-10-01 Siliconware Precision Industries Co Ltd Sensor structure of quad flat package without external leads
JP4285934B2 (ja) * 2001-02-09 2009-06-24 三洋電機株式会社 混成集積回路装置の製造方法
JP2002299538A (ja) * 2001-03-30 2002-10-11 Dainippon Printing Co Ltd リードフレーム及びそれを用いた半導体パッケージ
US6882048B2 (en) * 2001-03-30 2005-04-19 Dainippon Printing Co., Ltd. Lead frame and semiconductor package having a groove formed in the respective terminals for limiting a plating area
JP2004104046A (ja) * 2002-09-13 2004-04-02 Renesas Technology Corp 半導体装置およびその製造方法
JP3941877B2 (ja) * 2005-11-16 2007-07-04 国立大学法人九州工業大学 両面電極パッケージ及びその製造方法
KR100653249B1 (ko) * 2005-12-07 2006-12-04 삼성전기주식회사 메탈코어, 패키지 기판 및 그 제작방법
US7301225B2 (en) * 2006-02-28 2007-11-27 Freescale Semiconductor, Inc. Multi-row lead frame
JP2008091758A (ja) * 2006-10-04 2008-04-17 Nec Electronics Corp 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020262957A1 (ko) * 2019-06-24 2020-12-30 안상정 반도체 발광소자용 지지 기판을 제조하는 방법

Also Published As

Publication number Publication date
JP5532570B2 (ja) 2014-06-25
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US20110163433A1 (en) 2011-07-07

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