WO2020262957A1 - 반도체 발광소자용 지지 기판을 제조하는 방법 - Google Patents

반도체 발광소자용 지지 기판을 제조하는 방법 Download PDF

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WO2020262957A1
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Definitions

  • the present disclosure relates to a method of manufacturing a support substrate for a semiconductor light emitting device as a whole (METHOD OF MANUFACTURING SUPPORTING SUBSTRATE FOR SEMICONDUCTOR OPTICAL DEVICE), and in particular, manufacturing a support substrate for a semiconductor light emitting device operating under high power, high temperature and It's about how.
  • the semiconductor light emitting device is in a non-limiting sense, and representative examples thereof are LED and LD.
  • FIG. 1 is a view showing an example of a submount or support substrate for a semiconductor device disclosed in Korean Patent Publication No. 10-1432728, wherein the support substrate for a semiconductor device is a silicon substrate (2000) that is bonded to and supported by a semiconductor device (300). ), a conductive portion 15 and an insulating layer 1600 insulating the conductive portion 15 from the silicon substrate 2000 for conduction and heat dissipation.
  • semiconductor devices have a tendency to increase in power and/or integrate (miniature), and accordingly, a support substrate for semiconductor devices is required to withstand high temperatures and high temperatures.
  • the conductive portion 15 is formed through plating, and there is a problem that the plated metal itself undergoes thermal expansion, and it is difficult for the plated material to be densely formed in the narrow and long groove 14, creating a defect issue. It causes the complexity of the subsequent process, creating a high manufacturing cost problem, and needs to be improved.
  • FIGS. 2 to 6 are diagrams showing examples of a supporting substrate for a semiconductor device and methods of manufacturing a semiconductor device disclosed in WO/2017/191943.
  • a first substrate 10 is provided as a support substrate for a semiconductor device, and the first substrate 10 includes a first surface 11 and a second surface 12 opposite to the first surface 11. , A groove 14 extending from the first surface 11 to the inside of the first substrate 10, and an insert 33 inserted and fixed in the groove 14.
  • the insert 33 functions as a thermal pass or heat-dissipating pass and/or an electrical pass, and when it has a function as an electric path, it serves the same as the conductive part 15 .
  • the groove 14 can be formed by laser ablation, and in addition, by chemical wet etching, dry etching, sand blasting, ultrasonic drilling, etc. Can be formed.
  • the shape of the groove 14 is not particularly limited, but may be formed in a circular shape, and the width is preferably 500 nm to 500 ⁇ m. When the width is less than 500 nm, there is a problem that it is not easy to insert the insert 33, and when the width exceeds 500 ⁇ m, there is a problem that the possibility of cracking in the manufacturing process increases.
  • the number of grooves 14 is sufficient to be at least one per semiconductor element.
  • the groove 14 extends from the first surface 11 to the second surface 12 to penetrate the first substrate 10. Of course you can.
  • the conductive part 15 is mainly formed through plating, but there is a problem that the plating metal itself undergoes thermal expansion, and it is not easy to form the plating material densely in the narrow and long groove 14. It creates a defect issue and causes the complexity of the subsequent process, creating a high manufacturing cost problem, which needs to be improved.
  • the conductive part 15 is formed by placing a plating material (eg, copper) on the (+) electrode, making the plating target as the (-) electrode, and reducing the plating material in the plating target, In this way, there is a limit to densely configuring the conductive part 15.
  • a plating material eg, copper
  • this problem is solved by configuring the insert 33 with materials in the form of rods or wires.
  • ⁇ m-scale wires eg Nickel wire, Cobalt Wire, Iron Wire
  • These wires are cut to the depth of the groove 14 to form a bar.
  • the insert 33 can be made.
  • nickel, cobalt, iron, etc. are metal materials exhibiting ferromagnetism
  • the rod-shaped insert 33 is placed on the first side 11 and the magnet (shown in the figure) from the second side 12 side. Omitted), it is possible to insert the insert 33 into the groove 14.
  • a technique of inserting the insert 33 into the groove 14 using a magnet is disclosed in US Patent Publication No.
  • the insert 33 is preferably made of a ferromagnetic material such as Ni, Co, or Fe, or a ferromagnetic alloy containing one of these.
  • a solid rod that is, by configuring the insert 33 in a form that is formed more densely than the conductive part 15 formed through plating, it is possible to suppress thermal expansion while improving thermal conductivity and electrical conductivity. You will be able to. Through this, it is possible to eliminate cracks in the semiconductor device, separation between the semiconductor device and the supporting substrate (dividing the junction), and the like.
  • the rod-shaped insert 33 may be entirely composed of a ferromagnetic material, a part thereof may be composed of a ferromagnetic material, and the surface may be coated with a paramagnetism material such as Ag, Au, or Cu.
  • a liquid continuous material into the groove 14 to form the insert 33.
  • a wire bonding method and a wire bonder used for bonding a wire electrically connecting the semiconductor device and the first substrate 10 may be used.
  • the wire bonding method and the wire bonder are widely used in the semiconductor field, and additional descriptions are omitted.
  • wire bonding it becomes possible to insert the insert 33 in the form of a liquid wire continuously connected at low cost into the groove 14 in the densely arranged groove 14.
  • the insert 33 of this type may be made of Au, Au alloy, Ag, Ag alloy, Cu, Cu-alloy, Al, Al-alloy, etc. suitable for wire bonding.
  • the insert 33 is a metal powder and/or alloy powder having high reflectivity and/or high heat dissipation properties, ceramic powder having high heat dissipation properties (eg, AlN, BN, SiC, AlSiC), or a mixture of these and an organic binder. May be formed by heat treatment after inserting into the groove 14.
  • a dispenser used to apply an encapsulant may be used to insert such a material into the groove 14. In this case, it has the advantage of fixing the insert 33 to the groove 14 without using a separate fixing material 34 to be described later, and a subsequent process of polishing the first surface 11 may be omitted.
  • the highly reflective and high heat dissipating material include metals composed of Al, Ag, Rh, Pt, Pd, Au, Cr, Ni, Mo, Ti, and Cu, or an alloy combining at least one or more of these metals.
  • a fixing material 34 is formed before or after inserting the insert 33 into the groove 14.
  • a process of forming the fixing material 34 after inserting the insert 33 is shown.
  • the fixing material 34 eg, spin coating
  • the insert 33 can be inserted and fixed in the groove 14.
  • low k dielectric materials such as SOC (Spin-on-Glass), BCB (Benzocyclobutene), PR (Photoresist), Epoxy-based Polymers, Silicone, Parylene, SU-8, etc. Can be used.
  • a material in the form of a paste including metal, alloy, and ceramic powder particles having high thermal conductivity in a viscous liquid material is also preferable in order to effectively emit heat.
  • a highly reflective and/or high thermal conductivity material 35 such as Al, Ag, Rh, DBR (distributed brag reflector), ODR (omni directional reflector) is first formed in the groove 14, and the insert 33 and SOG It is also possible to fix the insert 33 to the groove 14 by heat treatment after inserting the fixing material 34 into the groove 14.
  • the first substrate 10 when the first substrate 10 is used together with a semiconductor device (such as a power device and a semiconductor optical device) in a high power, high temperature and high pressure environment, parasitic capacitance is generated depending on the material of the first substrate 10. A leakage current may flow, and cracking of the first substrate 10 may easily occur due to a difference in the coefficient of thermal expansion (CTE) between the first substrate 10 and the insert 33.
  • CTE coefficient of thermal expansion
  • This problem is a fixed material 34, which is an organic low-k dielectric material such as SOC (Spin-on-Glass), BCB (Benzocyclobutene), PR (Photoresist), Epoxy-based Polymers, Silicone, Parylene, SU-8, etc.
  • an electrically insulating oxide (Oxide; Al 2 O 3 , ZnO) having a melting point of 1500°C or higher that can be used in high power and high temperature, high pressure environments.
  • the material 34 has the advantage of being able to use various materials.
  • the laser is irradiated to the inside of the first substrate 10 to have the advantage of cutting.
  • the insert 33 prior to inserting the insert 33 into the groove 14, it is also possible to form the fixing material 34 in the groove 14 first.
  • An advantage of this method is that the insert 33 can be inserted while covering the rough surface of the groove 14 formed by laser drilling or the like, so that the insert 33 can be easily inserted. Thereafter, the insert 33 is inserted, and through drying or heat treatment, the insert 33 may be fixed to the groove 14 together with the fixing material 34.
  • the fixing material 34 may be composed of the above-described materials, but by adding and applying a metal material having bonding properties thereto, the insert 33 is fixed before drying or heat treatment (or omitting the heat treatment). And wire bonding can be facilitated. It is also possible to deposit the bondable metal material directly.
  • the fixing material 34 formed in the groove 14 is left, and the first surface 11 ) It is also possible to remove in advance the fixing material 34 present above. In this case, it goes without saying that it is possible to strengthen the fixing of the bondable metal material and the insert 33 through heat treatment after inserting the insert 33.
  • the fixing material 34 is also possible to insert the fixing material 34 into the groove 14 first, as well as the deposition process of the bonding metal material and/or the highly reflective material 35 / formation of the fixing material 34
  • the order of the process/insert 33 may be appropriately changed (e.g., the deposition process of the bonding metal material and/or the highly reflective material 35 -> the insert 33 process -> the fixing material) (34) the formation process).
  • the material having bonding properties may be made of an alloy or paste containing at least one of, for example, a low melting point metal Sn, In, Zn, Ga having a melting point of 300°C or less, and has a fine particle shape of 5 ⁇ m or less. Powder having a low melting point metal and/or a high melting point metal and/or an organic binder, etc., may be prepared as a homogeneous viscous mixture, followed by dispensing and heat treatment.
  • the size of the groove 14 can be adjusted separately from drilling, so that the insert 33 made in ⁇ m-scale In the insertion process, there is also an advantage that precision can be imparted. That is, the size of the groove 14 can be precisely controlled by a method such as spin coating or evaporation separately from drilling.
  • a pad 16 (a conductive pad in the case of functioning as an electric path) may be provided in the insert 33 for stable electrical and/or physical contact with the semiconductor device.
  • a pad 19 (a conductive pad in the case of functioning as an electric path) may be provided on the side of the second surface 12 after polishing.
  • the second substrate 17 as shown in FIGS. 4 to 6 may be used on the first side 11 side (the second substrate 17 on the second side 12 side). It goes without saying that (17) may be provided). It is also possible for the pad 16 and/or the pad 19 to secure the insert 33 to the groove 14 without the formation of the fixing material 34.
  • an electrically insulating oxide (Oxide; Al 2 O 3 , ZnO), an electrically insulating nitride (Nitride; AlN) having a melting point of 1500° C. or higher usable in a high power, high temperature, and high pressure environment.
  • Si 3 N 4 , GaN, AlGaN
  • single crystalline, poly crystalline, and sintered composites of electrically insulating carbides (Carbide; SiC, AlSiC) are particularly suitable. It may be determined by the material composition of the supported semiconductor device, the coefficient of thermal expansion, and required electrical and heat dissipation specifications.
  • an electrically insulating substrate having a melting point of 1500°C or higher that can be used in a high power and high temperature and high pressure environment, when the insert 33 functions as an electrical path, the substrate (eg, due to the parasitic capacitance generated between the inserts 33) : It becomes possible to manufacture a support substrate without worrying about electric leakage through a silicon substrate).
  • silicon has a melting point of 1414°C, Al 2 O 3 at 2040°C, AlN at 2200°C, SiC at 2500°C, and Si 3 N 4 at 1900°C.
  • the rod-shaped insert 33 and the fixing material 34 are mixed together and applied to the first substrate 10, and the insert 33 is inserted into the groove 14 through a magnet, thereby inserting the insert 33 ) Can be reliably prevented from being separated from the first surface 11 and the groove 14.
  • the fixing material 34 is applied through spin coating. By this rotation, the insert 33 is moved to the first surface 11 or the groove ( 14), which can be avoided.
  • a semiconductor light emitting device chip 20 and an encapsulant 27, which are flip chips, are provided on the first substrate 10.
  • the first substrate 10 is cut to include the semiconductor light emitting device chip 20.
  • the semiconductor light emitting device chip 20 can be cut.
  • Reference numeral 21 denotes a growth substrate, 22 a first semiconductor layer having a first conductivity, 23 an active layer generating light through recombination of electrons and holes, 24 a second semiconductor layer having a second conductivity different from the first conductivity, 16 A silver pad, 19 a pad, and 25 a first electrode.
  • the semiconductor light emitting device chip 20 includes a first semiconductor layer 22, an active layer 23, a second semiconductor layer 24 sequentially grown on a growth substrate 21, and a first electrode 25 for supplying current. Includes.
  • a semiconductor light emitting device is described as an example.
  • a vertical chip using the growth substrate 21a is mounted on the first substrate 10.
  • the second electrode 26 is electrically connected to the second semiconductor layer 23, the second electrode 26 is electrically connected to the pad 19-1 and the insert 15-1 through a wire,
  • the first semiconductor layer 22 is electrically connected to the pad 19-2 and the insert 15-2 through the growth substrate 21a.
  • a separate electrode may be provided under the growth substrate 21a, and the growth substrate 21a and the vertical chip may be fixed through a conventional method. Description of the same reference numerals is omitted.
  • the second substrate 17 may be provided on the side of the pad 16 of the first substrate 10 through the bonding layer 18 as required by the process. It goes without saying that the second substrate 17 may be provided on the side of the pad 19 of the first substrate.
  • a lateral chip using the growth substrate 21a is mounted on the first substrate 10.
  • the first electrode 25 is electrically connected to the first semiconductor layer 22, and the second electrode 26 is electrically connected to the second semiconductor layer 23.
  • the first electrode 25 is electrically connected to the pad 19-2 and the insert 15-2 through a wire
  • the second electrode 26 is connected to the pad 19-1 and the insert 15 through a wire. It is electrically connected to -1).
  • the pad 19-3 and the insert 15-3 are additionally provided, and function as a heat dissipation passage from the semiconductor chip.
  • a separate insulating layer may be provided between the pad 19-3 and the growth substrate 21a, and it is also possible to replace the pad 19-3 with a non-conductive material. Do.
  • the technology shown in FIGS. 2 to 6 is a wire, a rod, a wire, a continuous material of a liquid or a metal/alloy.
  • a powder & organic binder is used, but an insert 33 is provided that is densely formed based on a trench, that is, a groove 14 closed below.
  • the present disclosure aims to provide a supporting substrate for a semiconductor light emitting device and a method of manufacturing the same that can solve the problem of the conductive part 15 of the shape shown in FIG. 1 without being based on the trench-shaped clogged groove 14 To do.
  • a method of manufacturing a support substrate for a semiconductor light emitting device comprising: preparing a substrate having a groove; Inserting a material forming a passage functioning as at least one of a thermal passage and an electrical passage into a groove of the substrate; And, there is provided a method of manufacturing a supporting substrate for a semiconductor light emitting device comprising; pressing the material at both ends of the groove through a pressing means.
  • FIG. 1 is a view showing an example of a submount or support substrate for a semiconductor device disclosed in Korean Patent Publication No. 10-1432728;
  • FIGS. 2 to 6 are diagrams showing examples of a supporting substrate for a semiconductor device and methods of manufacturing a semiconductor device disclosed in International Publication No. WO/2017/191943,
  • FIG. 7 and 8 are views showing an example of a method of manufacturing a support substrate for a semiconductor light emitting device according to the present disclosure
  • FIG. 9 is a view showing another example of a method of manufacturing a support substrate for a semiconductor light emitting device according to the present disclosure.
  • FIG. 10 is a view showing another example of a method of manufacturing a support substrate for a semiconductor light emitting device according to the present disclosure
  • FIG. 11 is a view showing another example of a method of manufacturing a support substrate for a semiconductor light emitting device according to the present disclosure
  • FIG. 12 is a view showing another example of a method of manufacturing a support substrate for a semiconductor light emitting device according to the present disclosure.
  • FIG. 7 and 8 are diagrams illustrating an example of a method of manufacturing a support substrate for a semiconductor light emitting device according to the present disclosure.
  • a substrate 10 is prepared, and a through hole 140 is formed in the substrate 10.
  • the substrate 10 may be formed of an Al 2 O 3 single crystal (sapphire), an AlN sintered body, an Al 2 O 3 sintered body, SiN x, etc., and a material having a small difference between the growth substrate 21 (refer to FIG. 4) and the coefficient of thermal expansion It is preferably made of.
  • the through hole 140 may be formed by punching, laser drilling, sand blasting, or the like.
  • the thickness of the substrate 10 may be 200-800um, preferably around 350um.
  • the shape and width of the through-hole 140 are not significantly limited, but in the case of a circular shape, the diameter may be 50-200um, and preferably, the diameter may be 140um.
  • the metal layer 141 is formed in the upper surface of the substrate 10 and in the through hole 140.
  • the metal layer 141 may be formed of Ti, Cr, Ni, Au, Ag, Cu, or the like, and functions to improve adhesion and form an electrical path.
  • the metal layer 141 may be formed by a method such as sputtering or E-beam deposition.
  • the formed metal layer 141 functions to improve the adhesion of the conductive balls 142 to be described later and promote workability of the pressed conductive balls 144.
  • the conductive ball 142 is placed in the through hole 140.
  • the conductive ball 142 may be made of a metal such as Au, Ag, and Cu, and may be formed using a wire bonder.
  • the conductive ball 142 is pressed into the through hole 140 by using a pressing means 143 (eg, polished Si wafer), and the pressed conductive ball 144 ) Is formed.
  • a pressing means 143 eg, polished Si wafer
  • This work is called coining, and ROOM-TEMPERATURE WAFER-LEVEL VACUUM SEALING BY COMPRESSION OF HIGH-SPEED WIRE BONDED GOLD BUMPS; M. Antelius, AC Fischer, N. Roxhed, G. Stemme and F. Niklaus ; KTH Royal Institute of Technology, Sweden, SWEDEN; https://wwwresearchgatenet/publication/252024013).
  • the conductive particles 145 serve as thermal and/or electrical paths for the substrate 10 made of a non-conductive material within the through hole 140.
  • the conductive particles 145 may be formed of a solder, a paste, or a sinter (a state in which there is little organic material unlike solder and paste), etc., which have Ag, Cu, and Sn as main components. 140), but may be made of nano-scale particles.
  • the conductive particles 145 may be inserted into the through hole 140 using a dispenser, a screen printer, or the like.
  • the size of the conductive particles 145 may be 10 nm (nanometer) to 10 (micrometer), and preferably around 1 ⁇ m (micrometer). It is preferable to apply heat while the conductive particles 145 are inserted into the through holes 140 to have a compact shape.
  • the pressed conductive balls ( 146 is formed on the other side of the through hole 140 by the pressing means 143.
  • the conductive particles 145 are pressed to form a dense thermal path and/or an electrical path.
  • the process of pressing the conductive balls 146 may be performed at room temperature or together with the process of applying heat, but at 200° C. between 0.67 Tm (the recrystallization temperature of the material constituting the conductive balls 144 and 146; Tm is the melting point). Can be done at temperature.
  • both surfaces of the substrate 10 are polished. If necessary, the pressed conductive balls 144 and 146 exposed to the outside of the through hole 140 and the metal layer 141 on the upper surface of the substrate 10 are removed, and the pressed conductive balls 144 and 146 penetrate at both ends of the through hole 140 It is provided only in the hole 140. If necessary, as illustrated in FIG. 2, the pads 16 and 19 may be provided on the pressed conductive balls 144 and 146. It goes without saying that the pressed conductive balls 144 and 146 themselves can be used as the pads 16 and 19.
  • conductive particles 145 are pressed with conductive balls 144 and 146 to provide thermal passage and/or By forming the electrical path, a thermal path and/or an electrical path with secured reliability may be provided.
  • FIG. 9 is a view showing another example of a method of manufacturing a support substrate for a semiconductor light emitting device according to the present disclosure, instead of the conductive particles 145 used in the method shown in FIGS. 7 and 8, a plating pillar 147; (Electroplated Pillar) is used.
  • plating pillars 147 are formed in the through holes 140 while the substrate 10 has undergone the process of FIGS. 7(a) to 7(d).
  • the pressed conductive ball 144 functions as an electrode E of electrolytic plating.
  • the plating proceeds from the pressed conductive ball 144 and does not fill the entire through-hole 140, but it is possible to form a plating pillar or rod 147 by performing plating in a rod shape. It goes without saying that the through hole 140 can be filled.
  • the plating pillar 147 may be mainly made of Cu, and there is no particular limitation if plating is possible.
  • the metal layer 141 electrically connects the pressed conductive balls 144, which function as electrodes (E) of electroplating, to form a plating pillar or rod 147 having a uniform size and shape in the through hole 140. Plays an important role.
  • the fixing material 34 is filled between the through hole 140 and the plating pillar 147.
  • the fixing material 34 may be formed through spin coating, and may include spin-on-glass (SOG), benzocyclobutene (BCB), or the like.
  • plating is used, but the fixing material 34 is applied after plating. It is possible to form, and because the plating is performed while the conductive ball 144 pressed into the through hole 140 is inserted, plating can be facilitated, and the plating pillar 147 is formed in the form of a rod or pillar (column). By forming, it is possible to prevent the plating from being disturbed by the wall surface of the through hole 140.
  • FIG. 10 is a view showing another example of a method of manufacturing a support substrate for a semiconductor light emitting device according to the present disclosure.
  • Metal powder 149 (eg, Cu powder) is pressed into the through hole 140 and inserted.
  • a device such as a diaphragm or screen print that applies vibration pressure to the substrate 10 in order to press the metal powder 149 at both ends of the through hole 140 and insert it into the through hole 140 Can be used.
  • the metal layer 141 is formed in the through hole 140.
  • the metal powder 149 may have a size of 10 nm (nanometer) to 110 ⁇ m (micrometer), and preferably has a size around 1 ⁇ m.
  • sintering is performed at a high temperature (eg 800° C., N 2 and Ar atmosphere).
  • a high temperature eg 800° C., N 2 and Ar atmosphere.
  • the metal layer 141 is removed in the process of polishing.
  • the pressed conductive balls 144 and 146 shown in FIGS. 7 to 9 may be formed before or after the process of FIG. 10(a) or after the process of FIG. 10(b), and the process of polishing may be performed.
  • FIG. 11 is a view showing another example of a method of manufacturing a supporting substrate for a semiconductor light emitting device according to the present disclosure, and unlike the methods shown in FIGS. 7 to 10, the difference in that the auxiliary substrate 151 is used. Have.
  • a substrate 10 is prepared, and a trench 14 is formed in the substrate 10.
  • an adhesive material 150 is formed in the trench 14.
  • an auxiliary substrate 151 is prepared.
  • a conductive rod or pillar 152 is formed on the auxiliary substrate 151.
  • the auxiliary substrate 151 may be made of sapphire, and there is no particular limitation as long as it is a translucent substrate.
  • the conductive pillar 152 may be formed by a method such as electrolytic or electroless plating, and may be made of a single metal (eg, Cu), but may be formed in a composite layer structure such as, for example, Cr/Au/Cu. .
  • a conductive pillar 152 is formed through etching, or a mask is formed on the auxiliary substrate 151 and then plating is performed to form the conductive pillar 152. It is also possible to do.
  • a sacrificial layer 153 is formed on the auxiliary substrate 151 prior to forming the conductive pillars 152. The sacrificial layer 153 is used to remove the auxiliary substrate 151 as described later.
  • the sacrificial layer 153 is group 3 nitrides such as InN, InGaN, GaN, and AlGaN.
  • the sacrificial layer 153 may have the following structure. That is, the auxiliary substrate 151 (Sapphire)/ITO/SiO 2 , the auxiliary substrate 151 (Sapphire)/GaN, the auxiliary substrate 151 (Sapphire)/ZnO, the auxiliary substrate 151 (Sapphire)/InGaN/ZnO.
  • the depth of the trench 14 is at least 100 ⁇ m, and the width may have a diameter of 50 ⁇ m or more.
  • the height and width of the conductive pillar 152 are made of Cu, considering the subsequent bonding process (ie, wafer bonding), the height and diameter of the trench 14 are 10% lower than the depth and width. desirable.
  • the conductive pillar 152 can be formed without interference of the trench 14 or the through hole 140 (see FIGS. 7 to 10), it functions as a thermal path and/or an electrical path.
  • the conductive pillar 152 can be reliably formed.
  • the through hole 140 of the shape shown in FIGS. 7 to 10 may be used instead of the trench 14.
  • the substrate 10 and the auxiliary substrate 151 are combined.
  • a wafer bonding method may be used for this bonding.
  • materials such as Ni-Sn, Au-Sn, Cu-Cu, and Au-Au may be used.
  • the bonding material 150 may be made of a material such as Ni-Sn, Au-Sn, Cu-Cu, or Au-Au.
  • the conductive pillars 152 are aligned and inserted with the trench 14 and adhered by the adhesive material 150.
  • the rear surface 10b of the substrate 10 is polished.
  • the auxiliary substrate 151 may serve to prevent the substrate 10 from being broken during the polishing process.
  • a fixing material 34 is inserted into the trench 14 opened after polishing, as shown in Fig. 9(b).
  • the polishing process may be omitted.
  • a thicker substrate than the substrate 10 having the grooves 150 can be used, and thus the substrate 10 may be used in a manufacturing process such as a conductive pillar 152 insertion process. ) Has the advantage of being able to keep it stable. It goes without saying that the substrate 10 having the through hole 140 having a sufficient depth can be used and polished.
  • the auxiliary substrate 151 is removed.
  • the auxiliary substrate 151 may be removed by a laser lift-off method. Then, the front surface 10a side of the substrate 10 from which the auxiliary substrate 151 has been removed is polished.
  • a conductive pillar 152 is formed on the auxiliary substrate 151 and then , By implanting this in the trench 14/through hole 140 provided in the substrate 10, a thermal passage and/or an electrical passage with high reliability are formed without being disturbed by the trench 14 or the through hole 140 It is possible to do.
  • FIG. 12 is a view showing another example of a method of manufacturing a support substrate for a semiconductor light emitting device according to the present disclosure.
  • the substrate 10 is prepared in the form shown in Fig. 7(b).
  • a metal layer 141 or an adhesive material 150 is provided in the through hole 140.
  • the bonding material 150 is made of a metal, it may also be regarded as a type of the metal layer 141.
  • the metal layer 141 includes a bondable metal, it may be referred to as a bondable material 150.
  • the conductive balls 142 shown in FIG. 7(c) are formed on the auxiliary substrate 151 provided with the sacrificial layer 153.
  • the substrate 10 and the auxiliary substrate 151 are pressed against each other.
  • a conductive passage 142a into which the conductive balls 142 are pressed is formed.
  • a method of manufacturing a support substrate for a semiconductor light emitting device comprising: preparing a substrate having a groove; Inserting a material forming a passage functioning as at least one of a thermal passage and an electrical passage into a groove of the substrate; And, the step of pressing the material at both ends of the groove through a pressing means; including, a method of manufacturing a supporting substrate for a semiconductor light emitting device.
  • the groove includes a through hole and a trench in which one end of the groove is blocked.
  • the plating pillar forms a passage, a method of manufacturing a supporting substrate for a semiconductor light emitting device.
  • the metal powder is pressed at both ends of the through hole through a diaphram, a method of manufacturing a supporting substrate for a semiconductor light emitting device.
  • an auxiliary substrate is used, a method of manufacturing a supporting substrate for a semiconductor light emitting device.
  • a method of manufacturing a support substrate for a semiconductor light emitting device comprising: preparing a substrate having a groove; Inserting a material for forming a passage that functions as at least one of a thermal passage and an electrical passage placed on the auxiliary substrate with the sacrificial layer into the groove of the substrate; And, separating the auxiliary substrate into the substrate based on the sacrificial layer; comprising, a method of manufacturing a support substrate for a semiconductor light emitting device.
  • a supporting substrate for a semiconductor light emitting device for a semiconductor light emitting device capable of solving the problem of the conductive part 15 of the shape shown in FIG. 1 without being based on the trench-shaped clogged groove 14 It becomes possible to manufacture a supporting substrate.

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Abstract

본 개시는 반도체 발광소자용 지지 기판을 제조하는 방법(METHOD OF MANUFACTURING SUPPORTING SUBSTRATE FOR SEMICONDUCTOR OPTICAL DEVICE)에 있어서, 홈이 형성된 기판을 준비하는 단계; 열적 통로 및 전기적 통로 중의 적어도 하나로 기능하는 통로를 형성하는 물질을 기판의 홈에 삽입하는 단계; 그리고, 가압 수단을 통해 상기 물질을 홈의 양단에서 가압하는 단계;를 포함하는, 반도체 발광소자용 지지 기판을 제조하는 방법에 관한 것이다.

Description

반도체 발광소자용 지지 기판을 제조하는 방법
본 개시(Disclosure)는 전체적으로 반도체 발광소자용 지지 기판을 제조하는 방법(METHOD OF MANUFACTURING SUPPORTING SUBSTRATE FOR SEMICONDUCTOR OPTICAL DEVICE)에 관한 것으로, 특히 고전력, 고온 및 고압하에서 작동하는 반도체 발광소자용 지지 기판을 제조하는 방법에 관한 것이다. 여기서, 반도체 발광소자는 제한적이지 않은 의미로, LED 및 LD를 대표적인 예로 들 수 있다.
여기서는, 본 개시에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides background information related to the present disclosure which is not necessarily prior art).
도 1은 한국 등록특허공보 제10-1432728호에 제시된 반도체 소자용 서브마운트 내지 지지 기판의 일 예를 나타내는 도면으로서, 반도체 소자용 지지 기판은 반도체 소자(300)와 결합되어 지지하는 실리콘 기재(2000), 도통 및 방열을 위해 도전부(15) 및 도전부(15)와 실리콘 기재(2000)를 절연하는 절연층(1600)을 구비한다. 최근 반도체 소자가 고전력화 및/또는 집적화(소형화)하는 경향을 가지며, 이에 수반하여, 반도체 소자용 지지 기판이 고온 및 고열에서 견딜 것이 요구된다. 그러나, 이 예에서와 같이, 실리콘 기재(2000)와 같은 반도체 물질이 사용되는 경우에, 고전력화(고전압, 고전류의 사용)시 도전부(15) 사이에 기생정전용량이 발생하여, 이로 인해 누설 전류를 발생할 수 있어, 반드시 절연층(1600)이 사용되어야 하는 문제점을 가진다. 또한, 실리콘의 녹는점이 1414℃ 정도로 높지 않아, 고온 구동에서, 안정적인 물성을 유지하기가 쉽지 않으며, 도전부(15)와의 열팽창계수 차로 인해 크랙이 발생하는 등의 문제점을 야기한다. 또한 이 예에서, 도전부(15)가 도금을 통해 형성되는데, 도금 금속 자체가 열팽창을 하는 문제점이 있고, 좁고 긴 형상의 홈(14)에서 도금 물질이 조밀하게 형성되기는 쉽지 않아 불량 이슈를 만들어 후속 공정의 복잡성을 야기해 제조상의 고비용 문제를 만들고 있어, 이를 개선할 필요가 있다.
도 2 내지 도 6은 국제 공개특허공보 WO/2017/191943호에 제시된 반도체 소자용 지지 기판의 예들 및 반도체 장치를 제조하는 방법들을 나타내는 도면이다.
도 2에는, 반도체 소자용 지지 기판으로서 제1 기판(10)이 구비되어 있으며, 제1 기판(10)은 제1 면(11) 및 제1 면(11)에 대향하는 제2 면(12), 제1 면(11)으로부터 제1 기판(10) 내부로 뻗어 있는 홈(14), 그리고 홈(14)내에 삽입되어 고정되는 인서트(33)를 포함한다. 인서트(33)는 열적 통로 또는 방열 통로(thermal pass or heat-dissipating pass) 및/또는 전기 통로(electrical pass)로 기능하며, 전기 통로로서의 기능을 가질 때, 도전부(15)와 동일하게 역할한다. 홈(14)은 레이저 드릴링(Laser Ablation)에 의해 형성될 수 있으며, 이외에도 습식 에칭(Chemical Wet Etching), 건식 에칭(Dry Etching), 샌드 블라스팅(Sand Blasting), 초음파 드릴링(Ultra Sound Drilling) 등에 의해 형성될 수 있다. 홈(14)의 형상은 특별히 제한되지 않지만, 원형으로 형성될 수 있으며, 그 폭은 500㎚~500㎛인 것이 바람직하다. 폭이 500㎚ 미만인 경우에, 인서트(33)를 삽입하기가 쉽지 않은 문제점이 있으며, 폭이 500㎛를 초과하는 경우에, 제조의 과정에서 크랙이 발생할 가능성이 높아지는 문제점이 있다. 홈(14)의 갯수는 반도체 소자 당 한 개 이상인 것으로 족하고, 특히 전기 통로로 기능하는 경우에, 반도체 발광소자의 전극의 수에 대응하는 수 이상의 갯수를 가지는 것이 바람직하고, 홈(14)의 간격 및 깊이는 제1 기판(10) 위에 제조되는 소자의 종류에 따라 달라질 수 있으며, 홈(14)이 제1 면(11)으로부터 제2 면(12)까지 이어져서 제1 기판(10)을 관통할 수 있음은 물론이다.
도 1에 도시된 예에서, 도전부(15)가 주로 도금을 통해 형성되지만, 도금 금속 자체가 열팽창을 하는 문제점이 있고, 좁고 긴 형상의 홈(14)에서 도금 물질이 조밀하게 형성되기는 쉽지 않아 불량 이슈를 만들어 후속 공정의 복잡성을 야기해 제조상의 고비용 문제를 만들고 있어, 이를 개선할 필요가 있다. 전해도금을 예로 들면, 도금 물질(예: 구리)을 (+)극에 두고, 도금 대상을 (-)극으로 하여, 도금 대상에서 도금 물질을 환원 반응시킴으로써, 도전부(15)가 형성되는데, 이러한 방식으로는 조밀하게 도전부(15)를 구성하는데 한계가 있다.
도 2에 제시된 예에서는 막대(rod) 또는 와이어(wire) 형태의 물질(substances)로 인서트(33)를 구성함으로써, 이러한 문제점을 해소한다. ㎛-스케일의 와이어(예: Nickel wire, Cobalt Wire, Iron Wire)가 출시되고 있으며(이는 구글 검색을 통해 쉽게 찾아볼 수 있다.), 이러한 와이어를 홈(14)의 깊이에 맞게 컷팅하여 막대 형태의 인서트(33)를 만들 수 있다. 한편, 니켈, 코발트, 철 등은 강자성(ferromagnetism)을 띠는 금속 물질이므로, 막대 형상의 인서트(33)를 제1 면(11) 위에 둔 상태에서, 제2 면(12) 측에서 자석(도시 생략)을 이동시킴으로써, 인서트(33)를 홈(14)에 삽입하는 것이 가능하다. 자석을 이용하여 인서트(33)를 홈(14)에 삽입하는 기술은 미국 등록특허공보 제3,736,651호 등에 개시되어 있다. 자석을 이용하여 인서트(33)를 홈(14)에 삽입하는 경우에, 인서트(33)는 Ni, Co, Fe와 같은 강자성 물질 또는 이들 중의 하나를 포함하는 강자성 합금으로 이루어지는 것이 바람직하다. 고체상의 막대로 인서트(33)를 구성함으로써 즉, 도금을 통해 형성된 도전부(15)에 비해 조밀하게 형성된 형태로 인서트(33)를 구성함으로써, 열팽창을 억제하는 한편, 열전도율 및 전기전도율을 향상시킬 수 있게 된다. 이를 통해, 반도체 소자의 크랙, 반도체 소자와 지지 기판 간 분리(접합이 떨어짐) 등을 해소할 수 있게 된다. 막대 형태의 인서트(33)는 전체가 강자성체로 구성되어도 좋고, 그 일부가 강자성체로 구성되어도 좋고, 표면이 Ag, Au, Cu와 같은 상자성(paramagnetism) 물질로 코팅되어 있어도 좋다.
또한 고체상 막대 형태의 인서트(33)를 직접 홈(14)에 삽입하는 대신에, 액체상의 연속적으로 이어진 물질을 홈(14)에 삽입하여 인서트(33)를 형성하는 것도 가능하다. 이를 위하여, 도 4 및 도 5에 도시된 바와 같이, 반도체 소자와 제1 기판(10)을 전기적으로 연결하는 와이어의 본딩에 이용되는 와이어 본딩법 및 와이어 본더가 이용될 수 있다. 와이어 본딩법 및 와이어 본더는 반도체 분야에서 널리 사용되고 있는 것으로서 추가적인 설명은 생략한다. 와이어 본딩을 이용함으로써, 조밀하게 배치된 홈(14)에, 저비용으로 연속적으로 이어진 액체상 와이어 형태의 인서트(33)를 홈(14)에 삽입하는 것이 가능해진다. 이러한 형태의 인서트(33)는 와이어 본딩에 적합한 Au, Au 합금, Ag, Ag 합금, Cu, Cu-합금, Al, Al-합금 등으로 이루어질 수 있다.
또한 인서트(33)는 고반사성 및/또는 고방열 특성을 가지는 금속 파우더 및/또는 합금 파우더, 고방열 특성을 가지는 세라믹 파우더(예: AlN, BN, SiC, AlSiC), 또는 이들과 유기 바인더를 혼합물을 홈(14)에 삽입한 후 열처리함으로써 형성될 수 있다. 이러한 물질을 홈(14)에 삽입하는 데는 봉지제의 도포에 이용되는 디스펜서(dispenser)가 이용될 수 있다. 이 경우, 후술할 고정 물질(34)을 별도로 사용하지 않고, 인서트(33)를 홈(14)에 고정할 수 있는 이점을 가지며, 제1 면(11)을 연마하는 후속 공정을 생략할 수도 있다. 고반사성 및 고방열 물질로는 Al, Ag, Rh, Pt, Pd, Au, Cr, Ni, Mo, Ti, Cu으로 된 금속 또는 적어도 이들 중 1가지 금속 이상을 결합한 합금을 예로 들 수 있다.
도금 또는 PVD법 등에 의하지 않고, 인서트(33)를 형성하는 경우에, 인서트(33)를 홈(14)에 고정하거나 홈(14)을 메울(filling) 필요가 있다. 이를 위해, 홈(14)에 인서트(33)를 삽입하기 전 또는 후에 고정 물질(34)을 형성한다. 도 24에, 인서트(33)를 삽입한 후에 고정 물질(34)을 형성하는 과정을 나타내었다. 고정 물질(34)을 도포(예: 스핀 코팅)하고, 건조 또는 열처리함으로써, 인서트(33)를 홈(14)에 삽입 및 고정할 수 있게 된다. 이러한 고정 물질(34)로 SOC(Spin-on-Glass), BCB(Benzocyclobutene), PR(Photoresist), Epoxy-based Polymers, Silicone, Parylene, SU-8 등의 유기물계 저 유전 물질(low k dielectric)이 이용될 수 있다. 또한 고정 물질(34) 경우, 유기물계 저 유전 물질 이외에도 효과적인 열 방출을 꾀하기 위해 점성이 있는 액상 물질에 열전도도가 높은 금속, 합금, 세라믹 분말 입자 형태를 포함한 페이스트(paste) 형태를 갖는 물질도 바람직하다.
이와는 별도로 Al, Ag, Rh, DBR(distributed Brag reflector), ODR(omni directional reflector)와 같은 고반사성 및/또는 고열전도성 물질(35)을 홈(14)에 먼저 형성하고, 인서트(33)와 SOG와 같은 고정 물질(34)을 홈(14)에 삽입한 후, 열처리함으로써, 인서트(33)를 홈(14)에 고정하는 것도 가능하다.
한편, 고전력, 고온 및 고압 환경에서 반도체 소자(전력 소자 및 반도체 광소자 등))와 함께 제1 기판(10)이 사용되는 경우에, 제1 기판(10)의 재질에 따라 기생정전용량이 생겨 누설 전류가 흐를 수 있으며, 제1 기판(10)과 인서트(33) 간의 열팽창계수(CTE) 차이로 인해서 제1 기판(10) 깨지는 현상(Crack)이 쉽게 일어날 수 있다. 이러한 문제점은 고정 물질(34)로 SOC(Spin-on-Glass), BCB(Benzocyclobutene), PR(Photoresist), Epoxy-based Polymers, Silicone, Parylene, SU-8 등의 유기물계 저 유전 물질(low k dielectric)을 사용함으로써, 일부 개선할 수 있지만, 제1 기판(10)의 물질로서, 고출력 및 고온, 고압 환경에서 사용가능한 1500℃ 이상의 녹는점을 갖는 전기절연성 산화물(Oxide; Al2O3, ZnO), 전기절연성 질화물(Nitride; AlN, Si3N4, GaN, AlGaN), 전기절연성 탄화물(Carbide; SiC, AlSiC)의 단결정(single crystalline), 다결정(poly crystalline), 소결 공정을 거쳐 만들어진 복합체(sintered composite)를 이용함으로써, 제1 기판(10)의 전기절연성을 통해 기생정전용량 발생 및 누설 전류를 방지하고, 높은 녹는점을 통해 고온에서도 안정적인 물성을 유지할 수 있게 되어, 인서트(33)와 고정 물질(34)로서 다양한 재질을 사용할 수 있는 이점을 가지게 된다.
또한 단결정인 또는 투광성을 가지는 제1 기판(10)을 이용하는 경우에, 도 4에 제시된 것과 같이, 레이저를 제1 기판(10)의 내부에 조사하여, 절단하는 이점을 가질 수 있게 된다.
도 3에 도시된 바와 같이, 인서트(33)를 홈(14)에 삽입하기에 앞서, 고정 물질(34)을 먼저 홈(14)에 형성하는 것도 가능하다. 이러한 방법의 이점은 레이저 드릴링 등에 의해 형성되는 홈(14)의 거친 표면을 덮은 상태에서 인서트(33)를 삽입할 수 있어, 인서트(33)의 삽입을 용이하게 할 수 있다는 것이다. 이후 인서트(33)가 삽입되고, 건조 또는 열처리를 통해, 인서트(33)가 고정 물질(34)과 함께 홈(14)에 고정될 수 있다. 이 경우에도 고정 물질(34)은 전술한 물질들로 구성될 수 있지만, 이들에 접합성을 가지는 금속 물질을 추가하여 도포함으로써, 건조 또는 열처리 이전에 (또는 열처리를 생략하고) 인서트(33)의 고정 및 와이어 본딩을 용이하게 할 수 있다. 접합성 금속 물질을 직접 증착하는 것도 가능하다. 도 3에 도시된 예에 있어서, 고정 물질(34)을 형성한 후에, 인서트(33)를 삽입하기에 앞서, 홈(14) 내부에 형성된 고정 물질(34)을 남겨두고, 제1 면(11) 위에 존재하는 고정 물질(34)을 미리 제거하는 것도 가능하다. 이 경우에, 인서트(33) 삽입 후 열처리를 통해 접합성 금속 물질과 인서트(33)의 고정을 강화할 수 있음은 물론이다. 세라믹 파우더를 이용하는 경우에도, 고정 물질(34)을 홈(14)에 먼저 삽입할 수 있음도 물론이며, 접합성 금속 물질 및/또는 고반사성 물질(35)의 증착 공정/고정 물질(34)의 형성 공정/인서트(33)의 삽입 공정의 순서가 적절히 바뀔 수 있음도 물론이다(예: 접합성 금속 물질 및/또는 고반사성 물질(35)의 증착 공정 -> 인서트(33)의 삽입 공정 -> 고정 물질(34)의 형성 공정).
접합성을 가지는 물질은 예를 들어, 300℃ 이하의 녹는점을 갖는 저융점 금속 Sn, In, Zn, Ga 이들 중 적어도 1종 이상 포함한 합금 또는 페이스트로 이루어질 수 있으며, 5㎛ 이하의 미세립자 형태를 갖는 powder 저융점 금속 및/또는 고융점 금속 및/또는 유기 바인더(binder) 등을 균일한 점성 혼합물로 제조한 다음 dispensing하고 열처리함으로써 형성될 수 있다.
고정 물질(34) 및/또는 고반사성 물질(35)을 먼저 홈(14)에 삽입함으로써, 홈(14)의 크기를 드릴링과 별도로 조절할 수 있게 되어, ㎛-스케일 단위에서 이루어지는 인서트(33)의 삽입 공정에 있어서, 정밀성을 부여할 수 있는 이점도 가진다. 즉, 홈(14)의 크기를 드릴링과 별도로 스핀 코팅, 증착 등의 방법으로 정밀하게 조절할 수 있게 된다.
도 2로 다시 돌아와서, 홈(14)에 인서트(33)와 고정 물질(34)이 삽입되고 고정된 후에, 필요에 따라, 제1 면(11) 측에서 제1 기판(10)의 일부가 제거될 수 있다. 이러한 제거 공정을 통해, 제1 면(11) 위에 위치하는 고정 물질(34)이 제거되고, 인서트(33)와 홈(14)의 높이가 동일해질 수 있다. 이러한 제거는 연마(polishing)를 통해 이루어질 수 있다.
필요에 따라, 인서트(33)에 반도체 소자와의 안정적인 전기적 및/또는 물리적 접촉을 위해 패드(16; 전기 통로로 기능하는 경우에 도전 패드)가 구비될 수 있다. 마찬가지로, 연마를 거쳐 제2 면(12) 측에도 패드(19; 전기 통로로 기능하는 경우에 도전 패드)가 구비될 수 있다. 앞선 여러 공정들에 있어서, 제1 면(11) 측에 도 4 내지 도 6에 도시된 바와 같은 제2 기판(17)이 사용될 수 있음은 물론이다(제2 면(12) 측에 제2 기판(17)을 구비할 수 있음도 물론이다). 고정 물질(34)의 형성 없이, 패드(16) 및/또는 패드(19)가 인서트(33)를 홈(14)에 고정하는 것도 가능하다.
도 2 및 도 3에 제시된 지지 기판의 재질로서, 고출력 및 고온, 고압 환경에서 사용가능한 1500℃ 이상의 녹는점을 갖는 전기절연성 산화물(Oxide; Al2O3, ZnO), 전기절연성 질화물(Nitride; AlN, Si3N4, GaN, AlGaN), 전기절연성 탄화물(Carbide; SiC, AlSiC)의 단결정(single crystalline), 다결정(poly crystalline), 소결 공정을 거쳐 만들어진 복합체(sintered composite)가 특히 적합하며, 이는 지지되는 반도체 소자의 물질 구성, 열팽창 계수, 요구되는 전기적 및 방열적 사양 등에 의해 결정될 수 있다. 고출력 및 고온 고압 환경에서 사용가능한 1500℃ 이상의 녹는점을 갖는 전기절연성 기판을 이용함으로써, 인서트(33)가 전기 통로로 기능하는 경우에, 인서트(33) 간의 발생된 기생정전용량으로 인해 기판(예: 실리콘 기판)을 통한 전기 누설 등에 대한 염려없이 지지 기판을 제조하는 것이 가능해진다. 참고로, 실리콘이 1414℃, Al2O3가 2040℃, AlN가 2200℃, SiC가 2500℃, Si3N4가 1900℃ 정도의 녹는점을 가진다.
한편, 막대 형상의 인서트(33)와 고정 물질(34)을 함께 혼합한 상태로 제1 기판(10)에 도포하여, 자석을 통해 인서트(33)를 홈(14)에 삽입함으로써, 인서트(33)가 제1 면(11) 및 홈(14)으로부터 이탈하는 것을 확실히 방지할 수 있게 된다. 예를 들어, 인서트(33)가 홈(14)에 삽입된 후, 스핀 코팅을 통해 고정 물질(34)을 도포하는 것에, 이 회전에 의해 인서트(33)가 제1 면(11) 또는 홈(14)으로부터 이탈할 수 있는데, 이를 방지할 수 있게 된다.
도 4에는, 제1 기판(10) 위에 반도체 소자의 일 예로서 플립 칩인 반도체 발광소자 칩(20)과 봉지제(27)가 구비되어 있다. 제1 기판(10) 위에 반도체 발광소자 칩(20)을 고정한 다음, 반도체 발광소자 칩(20)을 포함하도록 제1 기판(10)을 절단한다. 바람직하게는, 레이저(28)를 제1 기판(10) 내부로 조사하여 크랙(29)을 형성한 다음, 브레이킹 공정을 통해, 제1 기판(10)을 절단함으로써, 반도체 발광소자 칩(20) 및 봉지제(27)에 기계적, 화학적 및/또는 열적 손상을 줄여서, 제1 기판(10)을 절단할 수 있게 된다. 21는 성장 기판, 22는 제1 도전성을 가지는 제1 반도체층, 23은 전자와 정공의 재결합을 통해 빛을 발생시키는 활성층, 24는 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층, 16은 패드, 19는 패드, 25는 제1 전극이다. 반도체 발광소자 칩(20)은 성장 기판(21) 위에 순차로 성장된 제1 반도체층(22), 활성층(23), 제2 반도체층(24) 그리고, 전류 공급을 위한 제1 전극(25)을 포함한다.
도 5에는, 반도체 발광소자를 예로 하여 설명한다. 성장 기판(21a)을 이용한 수직형 칩이 제1 기판(10)에 탑재되어 있다. 제2 전극(26)이 제2 반도체층(23)에 전기적으로 연결되어 있으며, 제2 전극(26)은 와이어를 통해 패드(19-1) 및 인서트(15-1)에 전기적으로 연결되어 있고, 제1 반도체층(22)은 성장 기판(21a)을 통해 패드(19-2) 및 인서트(15-2)에 전기적 연결되어 있다. 성장 기판(21a)의 하부에 별도의 전극이 구비될 수 있으며, 성장 기판(21a)과 수직형 칩은 통상의 방법을 통해 고정될 수 있다. 동일 부호에 대한 설명을 생략한다. 부가적으로 공정상 필요에 의해, 제2 기판(17)이 결합층(18)을 통해 제1 기판(10)의 패드(16) 측에 구비될 수 있다. 제2 기판(17)이 제1 기판의 패드(19) 측에 구비될 수 있음도 물론이다.
도 6에는, 성장 기판(21a)을 이용한 레터럴 칩이 제1 기판(10)에 탑재되어 있다. 제1 전극(25)은 제1 반도체층(22)에 전기적으로 연결되어 있으며, 제2 전극(26)은 제2 반도체층(23)에 전기적으로 연결되어 있다. 제1 전극(25)은 와이어를 통해 패드(19-2) 및 인서트(15-2)에 전기적으로 연결되어 있고, 제2 전극(26)은 와이어를 통해 패드(19-1) 및 인서트(15-1)에 전기적으로 연결되어 있다. 바람직하게는 패드(19-3) 및 인서트(15-3)가 추가로 구비되어, 반도체 칩으로부터의 방열 통로로 기능한다. 성장 기판(21a)이 도통가능한 경우에, 패드(19-3)와 성장 기판(21a) 사이에 별도의 절연층이 구비될 수 있으며, 패드(19-3)를 비도전성 물질로 대체하는 것도 가능하다.
그러나, 도 2 내지 도 6에 제시된 기술은 도금 또는 페이스트를 이용하여 도전부(15)를 형성하는 대신에, 와이어, 막대(rod), 와이어(wire), 액상의 연속적으로 이어진 물질 또는 금속/합금 파우더 & 유기 바인더를 이용하지만, 트렌치 즉, 아래가 막힌 홈(14)을 기반으로 조밀하게 형성된 인서트(33)를 제공한다.
본 개시는 트렌치 형태의 막힌 홈(14)을 기반으로 하지 않고도 도 1에 제시된 형태의 도전부(15)의 문제점을 해소할 수 있는 반도체 발광소자용 지지 기판 및 이를 제조하는 방법을 제시하는 것으로 목적으로 한다.
여기서는, 본 개시의 전체적인 요약(Summary)이 제공되며, 이것이 본 개시의 외연을 제한하는 것으로 이해되어서는 아니된다(This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).
본 개시에 따른 일 태양에 의하면(According to one aspect of the present disclosure), 반도체 발광소자용 지지 기판을 제조하는 방법에 있어서, 홈이 형성된 기판을 준비하는 단계; 열적 통로 및 전기적 통로 중의 적어도 하나로 기능하는 통로를 형성하는 물질을 기판의 홈에 삽입하는 단계; 그리고, 가압 수단을 통해 상기 물질을 홈의 양단에서 가압하는 단계;를 포함하는, 반도체 발광소자용 지지 기판을 제조하는 방법이 제공된다.
본 개시에 따른 또 다른 태양에 의하면(According to another aspect of the present disclosure), 반도체 발광소자용 지지 기판을 제조하는 방법에 있어서, 반도체 발광소자용 지지 기판을 제조하는 방법에 있어서, 홈이 형성된 기판을 준비하는 단계; 희생층이 구비된 보조 기판에 놓인 열적 통로 및 전기적 통로 중의 적어도 하나로 기능하는 통로를 형성하는 물질을 기판의 홈에 삽입하는 단계; 그리고, 희생층을 기준으로 보조 기판을 기판으로 분리하는 단계;를 포함하는, 반도체 발광소자용 지지 기판을 제조하는 방법이 제공된다.
이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.
도 1은 한국 등록특허공보 제10-1432728호에 제시된 반도체 소자용 서브마운트 내지 지지 기판의 일 예를 나타내는 도면,
도 2 내지 도 6은 국제 공개특허공보 WO/2017/191943호에 제시된 반도체 소자용 지지 기판의 예들 및 반도체 장치를 제조하는 방법들을 나타내는 도면,
도 7 및 도 8은 본 개시에 따른 반도체 발광소자용 지지 기판을 제조하는 방법의 일 예를 나타내는 도면,
도 9는 본 개시에 따른 반도체 발광소자용 지지 기판을 제조하는 방법의 또 다른 예를 나타내는 도면,
도 10은 본 개시에 따른 반도체 발광소자용 지지 기판을 제조하는 방법의 또 다른 예를 나타내는 도면,
도 11은 본 개시에 따른 반도체 발광소자용 지지 기판을 제조하는 방법의 또 다른 예를 나타내는 도면,
도 12은 본 개시에 따른 반도체 발광소자용 지지 기판을 제조하는 방법의 또 다른 예를 나타내는 도면.
이하, 본 개시를 첨부된 도면을 참고로 하여 자세하게 설명한다(The present disclosure will now be described in detail with reference to the accompanying drawing(s)).
도 7 및 도 8은 본 개시에 따른 반도체 발광소자용 지지 기판을 제조하는 방법의 일 예를 나타내는 도면이다.
먼저, 도 7(a)에 도시된 바와 같이, 기판(10)이 준비되고, 관통홀(140)이 기판(10)에 형성된다. 기판(10)은 Al2O3 단결정(사파이어), AlN 소결체, Al2O3 소결체, SiNx 등으로 형성될 수 있으며, 성장 기판(21; 도 4 참조)과 열팽창계수의 차이가 크지 않은 물질로 이루어지는 것이 바람직하다. 관통홀(140)은 펀칭, 레이저 드릴링, 샌드 블래스팅 등의 방법으로 형성될 수 있다. 예를 들어, 기판(10)의 두께는 200-800um일 수 있으며, 바람직하게는 350um 전후일 수 있다. 관통홀(140)의 형상 및 폭은 크게 제약되지 않지만, 원형인 경우에 직경 50-200um일 수 있으며, 바람직하게는 직경이 140um일 수 있다.
다음으로, 도 7(b)에 도시된 바와 같이, 금속층(141)이 기판(10)의 상면과 관통홀(140) 내에 형성되는 것이 바람직하다. 금속층(141)은 Ti, Cr, Ni, Au Ag, Cu, 등으로 형성될 수 있으며, 접착력 향상, 전기적 통로 형성 등의 기능을 한다. 금속층(141)은 스퍼터링, E-beam 증착 등의 방법으로 형성될 수 있다. 형성된 금속층(141)은 후술하는 도전성 볼(142)의 접착력 개선과 함께 눌려진 도전성 볼(144)의 작업성을 촉진하는 기능을 한다.
다음으로, 도 7(c)에 도시된 바와 같이, 도전성 볼(142)이 관통홀(140)에 놓인다. 도전성 볼(142)은 Au, Ag, Cu와 같은 금속으로 이루어질 수 있으며, 와이어 본더를 이용하여 형성될 수 있다.
다음으로, 도 7(d)에 도시된 바와 같이, 가압 수단(143; 예: 연마된 Si wafer)을 이용하여, 도전성 볼(142)이 관통홀(140) 내로 눌려져서, 눌려진 도전성 볼(144)이 형성된다. 이러한 작업을 코인닝(coining)이라고 하며, 논문(ROOM-TEMPERATURE WAFER-LEVEL VACUUM SEALING BY COMPRESSION OF HIGH-SPEED WIRE BONDED GOLD BUMPS; M. Antelius, A. C. Fischer, N. Roxhed, G. Stemme and F. Niklaus; KTH Royal Institute of Technology, Stockholm, SWEDEN; https://wwwresearchgatenet/publication/252024013) 등에 제시되어 있다.
다음으로, 도 8(e)에 도시된 바와 같이, 관통홀(140)의 한쪽이 눌려진 도전성 볼(144)에 의해 막힌 상태에서, 도전성 파티클(145)이 관통홀(140)에 삽입되어 관통홀(140)이 채워진다. 도전성 파티클(145)은 관통홀(140) 내에서 비도전성 물질로 이루어진 기판(10)에 대해 열적 통로 및/또는 전기적 통로로서 역할한다. 도전성 파티클(145)은 Ag, Cu, Sn를 주성분으로 하는 솔더(solder), 페이스트(paste), 소결체(sinter; 솔더 및 페이스트와는 달리 유기물이 거의 없는 상태) 등으로 이루어질 수 있으며, 관통홀(140)의 크기에 따라 다르겠지만, 나노 스케일의 파티클로 이루어질 수 있다. 도전성 파티클(145)은 디스펜서, 스크린 프린터 등을 이용하여 관통홀(140)에 삽입될 수 있다. 예를 들어, 도전성 파티클(145)의 크기는 10nm(나노미터)~10(마이크로미터)일 수 있으며, 바람직하게는 1um(마이크로미터) 전후일 수 있다. 도전성 파티클(145)이 관통홀(140)에 삽입된 상태에서 열을 가하여 조밀한 형태를 가지게 하는 것이 바람직하다.
다음으로, 도 8(f)에 도시된 바와 같이, 도 7(c) 및 도 7(d)에 도시된 과정을 거쳐, 바닥(B)에 기판(10)이 놓인 상태에서, 눌려진 도전성 볼(146)이 가압 수단(143)에 의해 관통홀(140)의 나머지 한쪽에 형성된다. 이러한 과정에서 도전성 파티클(145)이 가압되어 조밀한 형태의 열적 통로 및/또는 전기적 통로가 형성될 수 있게 된다. 일반적으로 도전성 볼(146)이 눌려지는 공정은 상온 또는 열을 가하는 공정과 함께 수행질 수 있지만, 200℃에서 0.67Tm(도전성 볼(144,146)을 이루는 물질의 재결정 온도; Tm은 녹는점) 사이의 온도에서 행해질 수 있다.
마지막으로, 도 8(g)에 도시된 바와 같이, 기판(10)의 양면이 연마(polishing)된다. 필요에 따라, 관통홀(140) 외부로 노출된 눌려진 도전성 볼(144,146)과 기판(10) 상면의 금속층(141)이 제거되며, 눌려진 도전성 볼(144,146)은 관통홀(140)의 양단에서 관통홀(140) 내에만 구비된다. 필요에 따라, 도 2에 도시된 바와 같이, 패드(16,19)가 눌려진 도전성 볼(144,146)에 구비될 수 있다. 눌려진 도전성 볼(144,146) 자체가 패드(16,19)로 이용될 수 있음은 물론이다.
이러한 구성(관통홀(140)-금속층(141)-눌려진 도전성 볼(144,146)-도전성 파티클(145))을 통해, 도전성 볼(144,146)로 도전성 파티클(145)을 가압하여, 열적 통로 및/또는 전기적 통로를 형성함으로써, 신뢰성이 확보된 열적 통로 및/또는 전기적 통로가 마련될 수 있다.
도 9는 본 개시에 따른 반도체 발광소자용 지지 기판을 제조하는 방법의 또 다른 예를 나타내는 도면으로서, 도 7 및 도 8에 제시된 방법에 사용된 도전성 파티클(145) 대신에, 도금 필라(147; (Electroplated Pillar)가 사용된다.
도 9(a)에 도시된 바와 같이, 기판(10)이 도 7(a) 내지 도 7(d)의 과정을 거친 상태에서, 도금 필라(147)가 관통홀(140)에 형성된다. 눌려진 도전성 볼(144)이 전해 도금의 전극(E)으로 기능한다. 도시된 바와 같이, 눌려진 도전성 볼(144)이 다수의 관통홀(140)에 도금이 이루질 때 일괄적으로 전극으로 기능하는 이점을 제공한다. 이때 도금이 눌려진 도전성 볼(144)로부터 진행되어서 관통홀(140) 전체를 메우는 것이 아니라 막대 형태로 도금을 진행시켜서 도금 필라 또는 막대(147)를 형성하는 것이 가능하다. 관통홀(140)을 메울 수 있음은 물론이다. 도금 필라(147)는 주로 Cu를 이용하여 만들어질 수 있으며, 도금이 가능하다면 특별히 제한이 있는 것은 아니다. 이 때 금속층(141)은 전해 도금의 전극(E) 기능을 하는 눌러진 도전성 볼(144)을 전기적으로 연결하여 관통홀(140) 내의 균일한 크기 및 모양의 도금 필라 또는 막대(147)를 형성하는데 중요하게 역할한다.
다음으로, 도 9(b)에 도시된 바와 같이, 고정 물질(34)이 관통홀(140)과 도금 필라(147) 사이에 메워진다. 고정 물질(34)은 스핀 코팅을 통해 형성될 수 있으며, SOG(Spin-on-Glass), BCB(Benzocyclobutene) 등이 이용될 수 있다.
이후의 공정은 도 8(f) 및 도 8(g)와 동일하다.
이러한 구성(관통홀(140)-금속층(141)-눌려진 도전성 볼(144,146)-도금 필라(147)-고정 물질(34))을 통해, 도금을 이용하지만, 고정 물질(34)을 도금 이후에 형성할 수 있게 되며, 관통홀(140) 내에 눌려진 도전성 볼(144)이 삽입된 상태에서 도금을 행하므로, 도금을 용이하게 할 수 있고, 막대 내지는 필라(기둥) 형태로 도금 필라(147)를 형성함으로써, 도금이 관통홀(140)의 벽면에 의해 방해받는 것을 막을 수 있게 된다.
도 10은 본 개시에 따른 반도체 발광소자용 지지 기판을 제조하는 방법의 또 다른 예를 나타내는 도면이다.
도 10(a)에 도시된 바와 같이, 도 7 내지 도 9에 제시된 방법들과 달리, 도 7(a) 및 도 7(b)의 과정을 거친 다음, 눌려진 도전성 볼(144,146)의 도움없이, 금속 파우더(149: 예 Cu 파우더)가 관통홀(140)에 가압되어 삽입된다. 금속 파우더(149)를 관통홀(140)의 양단에서 가압하여 관통홀(140)에 삽입하기 위해 기판(10)에 진동압을 가하는 다이어프레임(diaphragm) 또는 스크린 프린트(screen print) 등의 장치가 이용될 수 있다. 바람직하게는 금속층(141)이 관통홀(140)에 형성된다. 금속 파우더(149)는 Cu의 경우 예를 들어, 10nm(나노미터)에서 110um(마이크로미터)의 크기를 가질 수 있으며, 1um 전후 크기를 가지는 것이 바람직하다.
다음으로, 도 10(b)에 도시된 바와 같이, 고온(예: 800℃, N2 및 Ar 분위기)에서 소결이 이루어진다. 바람직하게는 금속층(141)이 연마의 과정에서 제거된다.
필요에 따라, 도 10(a) 과정 전후 또는 도 10(b) 과정 이후에 도 7 내지 도 9에 도시된 눌려진 도전성 볼(144,146)이 형성될 수 있으며, 연마의 과정이 행해질 수 있다.
이러한 구성(관통홀(140)-금속층(141)-관통홀(140)의 양단을 통해 가압되고, 소결된 금속 파우더(149))을 통해, 도금의 도움없이 관통홀(140)에 신뢰성 있는 열적 통로 또는 전기적 통로를 마련할 수 있게 된다.
도 11은 본 개시에 따른 반도체 발광소자용 지지 기판을 제조하는 방법의 또 다른 예를 나타내는 도면으로서, 도 7 내지 도 10에 제시된 방법들과 달리, 보조 기판(151)이 이용된다는 점에서 차이를 가진다.
먼저, 도 11(a)에 도시된 바와 같이, 기판(10)이 준비되며, 트렌치(14)가 기판(10)에 형성된다. 그리고 접합성 물질(150)이 트렌치(14)에 형성된다.
이와 별도로, 도 11(b)에 도시된 바와 같이, 보조 기판(151)이 준비된다. 보조 기판(151)에는 도전성 막대 또는 필라(152)가 형성되어 있다. 보조 기판(151)은 사파이어로 이루어질 수 있으며, 투광성 기판이라면 특별한 제한은 없다. 도전성 필라(152)는 전해 또는 무전해 도금 등의 방법으로 형성될 수 있으며, 단일 금속(예: Cu)으로 이루어질 수 있지만, 예를 들어, Cr/Au/Cu와 같이 복합층 구조로 형성되어도 좋다. 예를 들어, 보조 기판(151)의 전면에 도금을 행한 다음, 에칭을 통해 도전성 필라(152)를 형성하거나, 보조 기판(151)에 마스크를 형성한 다음 도금을 행하여 도전성 필라(152)를 형성하는 것도 가능하다. 그리고 도전성 필라(152)를 형성하기에 앞서, 보조 기판(151)에는 희생층(153)이 형성된다. 희생층(153)은 후술하는 바와 같이, 보조 기판(151)을 제거하는데 이용된다. 보조 기판(151)의 제거에 레이저 리프트-오프법(laser lift off; LLO)이 사용되는 경우에, 희생층(153)은 InN, InGaN, GaN, AlGaN 등의 그룹 3족 질화물(group 3 nitrides), ZnO 등의 그룹 2족 산화물(group 2 oxide), SiO2, ITO, PZT, SnO2 등의 산화물, 또는 특정 파장(에너지)을 갖는 레이저 광원과 반응하여 물질 분해반응을 일으킬 수 있는 유기물(polymer)로 이루어질 수 있다. 예를 들어, 희생층(153)은 다음과 같은 구조로 될 수 있다. 즉, 보조 기판(151; Sapphire)/ITO/SiO2, 보조 기판(151; Sapphire)/GaN, 보조 기판(151; Sapphire)/ZnO, 보조 기판(151; Sapphire)/InGaN/ZnO. 트렌치(14)의 깊이는 최소 100um 이상인 것이 좋고, 폭은 50um 이상 직경을 가질 수 있다. 도전성 필라(152)의 높이와 폭은 Cu로 이루어지는 경우에, 후속되는 결합 공정(즉, 웨이퍼 본딩)을 감안했을 때 트렌치(14)의 깊이와 폭 대비, 10% 낮은 높이와 직경 폭을 가지는 것이 바람직하다. 도전성 필라(152)의 형성 과정에서, 트렌치(14) 내지는 관통홀(140; 도 7 내지 도 10 참조)의 간섭없이 도전성 필라(152)가 형성될 수 있으므로, 열적 통로 및/또는 전기적 통로로 기능하는 도전성 필라(152)가 신뢰성 있게 형성될 수 있게 된다. 이러한 관점에서, 트렌치(14)가 아니라, 도 7 내지 도 10에 제시된 형태의 관통홀(140)이 이용될 수 있음은 물론이다. 트렌치(14)가 이용되는 경우에, 이에 더하여 트렌치(14)와 보조 기판(151)에 의해 도전성 필라(152)가 가압되어 열적 통로 및/또는 전기적 통로의 신뢰성을 더 향상시키는 것도 가능하다.
다음으로, 도 11(c)에 도시된 바와 같이, 기판(10)과 보조 기판(151)이 결합된다. 이 결합에는 웨이퍼 본딩법이 이용될 수 있다. 웨이퍼 본딩에는 Ni-Sn, Au-Sn, Cu-Cu, Au-Au와 같은 물질이 사용될 수 있으며, 트렌치(14)에 접합성 물질(150)을 형성할 때, 기판(10)의 전면(10a)에 함께 형성될 수 있다. 즉, 접합성 물질(150)이 Ni-Sn, Au-Sn, Cu-Cu, Au-Au와 같은 물질로 이루어질 수 있다. 이 과정에서 도전성 필라(152)가 트렌치(14)와 정렬되어 삽입되며, 접합성 물질(150)에 의해 접착된다.
다음으로, 도 11(d)에 도시된 바와 같이, 기판(10)의 후면(10b)이 연마되는 것이 바람직하다. 이때 보조 기판(151)이 연마의 과정에서 기판(10)이 깨지는 것을 방지하는 역할을 할 수 있다. 연마 후에 개방된 트렌치(14)에 도 9(b)에서와 같이, 고정 물질(34)을 삽입된다. 애초부터 관통홀(140)을 이용하는 경우에, 연마의 과정은 생략될 수 있다. 트렌치(14)를 구비하는 기판(10)을 이용하는 경우에, 홈(150)을 구비하는 기판(10)보다 두꺼운 기판을 이용할 수 있으므로, 도전성 필라(152) 삽입 공정 등의 제조 공정에서 기판(10)을 안정적으로 유지할 수 있는 이점을 가진다. 충분한 깊이를 갖는 관통홀(140)을 가진 기판(10)을 이용하고, 연마를 할 수 있음은 물론이다.
마지막으로, 보조 기판(151)이 제거된다. 보조 기판(151)은 레이저 리프트-오프법에 의해 제거될 수 있다. 그리고 보조 기판(151)이 제거된 기판(10)의 전면(10a) 측이 연마된다.
이러한 구성(트렌치(14)/관통홀(140)-접합성 물질(150)-고정 물질(34)-도전성 필라(152))을 통해, 보조 기판(151)에 도전성 필라(152)를 형성한 다음, 이를 기판(10)에 마련된 트렌치(14)/관통홀(140)에 이식함으로써, 트렌치(14) 내지는 관통홀(140)의 방해를 받지 않고, 신뢰성이 높은 열적 통로 및/또는 전기적 통로를 형성하는 것이 가능하다.
한편, 고정 물질(34)을 스핀 코팅 등의 방법으로 형성하는 것의 대안으로, 도 7 내지 도 8에 제시된 눌려진 도전성 볼(144)을 이용하거나, 도 9에 제시된 도금을 하는 방법을 고려할 수 있음은 물론이다.
도 12는 본 개시에 따른 반도체 발광소자용 지지 기판을 제조하는 방법의 또 다른 예를 나타내는 도면이다.
먼저, 도 12(a)에 도시된 바와 같이, 도 7(b)에 제시된 형태로 기판(10)이 준비된다. 이 때, 관통홀(140)에는 금속층(141) 또는 접합성 물질(150)이 구비된다. 접합성 물질(150)이 금속으로 이루어지는 경우에, 이 또한 금속층(141)의 일종으로 볼 수 있다. 금속층(141)이 접합성 금속을 포함하는 경우에, 이를 접합성 물질(150)이라 칭할 수 있다.
다음으로, 도 12(b)에 도시된 바와 같이, 도 7(c)에 제시된 도전성 볼(142)을, 희생층(153)이 구비된 보조 기판(151)에 형성한다.
다음으로, 도 12(c)에 도시된 바와 같이, 기판(10)과 보조 기판(151)을 서로 가압한다. 이때, 도전성 볼(142)이 관통홀(140)에 삽입될 수 있도록 도전성 볼(142)이 유동성을 가지도록 가열한 상태에서 행하는 것이 바람직하다. 이를 통해, 도전성 볼(142)이 압입된 도전성 통로(142a)를 형성한다.
마지막으로, 도 12(d)에 도시된 바와 같이, 도 11(d) 및 도 11(e)에 제시된 공정을 거쳐, 보조 기판(151)을 분리하고, 기판(10)을 연마하는 공정을 수행한다.
본 개시의 다양한 실시 형태에 대하여 설명한다.
(1) 반도체 발광소자용 지지 기판을 제조하는 방법에 있어서, 홈이 형성된 기판을 준비하는 단계; 열적 통로 및 전기적 통로 중의 적어도 하나로 기능하는 통로를 형성하는 물질을 기판의 홈에 삽입하는 단계; 그리고, 가압 수단을 통해 상기 물질을 홈의 양단에서 가압하는 단계;를 포함하는, 반도체 발광소자용 지지 기판을 제조하는 방법. 여기서 홈은 관통홀과 홈의 일단이 막힌 트렌치를 포함한다.
(2) 홈은 관통홀인, 반도체 발광소자용 지지 기판을 제조하는 방법.
(3) 홈은 일단이 막힌 트렌치인, 반도체 발광소자용 지지 기판을 제조하는 방법.
(4) 가압하는 단계에서, 눌려진 도전성 볼이 이용되는, 반도체 발광소자용 지지 기판을 제조하는 방법.
(5) 삽입하는 단계에서, 도금 필라가 통로를 형성하는, 반도체 발광소자용 지지 기판을 제조하는 방법.
(6) 삽입하는 단계 이후에, 홈과 도금 필라 사이에 고정 물질을 형성하는 단계;를 더 포함하는, 반도체 발광소자용 지지 기판을 제조하는 방법.
(7) 가압하는 단계에서, Diaphram을 통해 금속 파우더가 관통홀의 양단에서 가압되는, 반도체 발광소자용 지지 기판을 제조하는 방법.
(8) 가압하는 단계에서, 보조 기판이 이용되는, 반도체 발광소자용 지지 기판을 제조하는 방법.
(9) 보조 기판에는 희생층이 형성되어 있는, 반도체 발광소자용 지지 기판을 제조하는 방법.
(10) 기판의 전면에는 접합성 물질이 형성되어 있는, 반도체 발광소자용 지지 기판을 제조하는 방법.
(11) 반도체 발광소자용 지지 기판을 제조하는 방법에 있어서, 홈이 형성된 기판을 준비하는 단계; 희생층이 구비된 보조 기판에 놓인 열적 통로 및 전기적 통로 중의 적어도 하나로 기능하는 통로를 형성하는 물질을 기판의 홈에 삽입하는 단계; 그리고, 희생층을 기준으로 보조 기판을 기판으로 분리하는 단계;를 포함하는, 반도체 발광소자용 지지 기판을 제조하는 방법.
(12) 물질이 도전성 필라인, 반도체 발광소자용 지지 기판을 제조하는 방법.
(13) 물질이 도전성 볼인, 반도체 발광소자용 지지 기판을 제조하는 방법.
본 개시에 따른 하나의 반도체 발광소자용 지지 기판에 의하면, 트렌치 형태의 막힌 홈(14)을 기반으로 하지 않고도 도 1에 제시된 형태의 도전부(15)의 문제점을 해소할 수 있는 반도체 발광소자용 지지 기판을 제조할 수 있게 된다.
본 개시에 따른 다른 하나의 반도체 발광소자용 지지 기판에 의하면, 트렌치 형태의 막힌 홈(14)을 기반으로 하면서도 도 1에 제시된 형태의 도전부(15)의 문제점을 해소할 수 있는 반도체 발광소자용 지지 기판을 제조할 수 있게 된다.

Claims (13)

  1. 반도체 발광소자용 지지 기판을 제조하는 방법에 있어서,
    홈이 형성된 기판을 준비하는 단계;
    열적 통로 및 전기적 통로 중의 적어도 하나로 기능하는 통로를 형성하는 물질을 기판의 홈에 삽입하는 단계; 그리고,
    가압 수단을 통해 상기 물질을 홈의 양단에서 가압하는 단계;를 포함하는, 반도체 발광소자용 지지 기판을 제조하는 방법.
  2. 청구항 1에 있어서,
    홈은 관통홀인, 반도체 발광소자용 지지 기판을 제조하는 방법.
  3. 청구항 1에 있어서,
    홈은 일단이 막힌 트렌치인, 반도체 발광소자용 지지 기판을 제조하는 방법.
  4. 청구항 2에 있어서,
    가압하는 단계에서, 눌려진 도전성 볼이 이용되는, 반도체 발광소자용 지지 기판을 제조하는 방법.
  5. 청구항 2에 있어서,
    삽입하는 단계에서, 도금 필라가 통로를 형성하는, 반도체 발광소자용 지지 기판을 제조하는 방법.
  6. 청구항 5에 있어서,
    삽입하는 단계 이후에, 홈과 도금 필라 사이에 고정 물질을 형성하는 단계;를 더 포함하는, 반도체 발광소자용 지지 기판을 제조하는 방법.
  7. 청구항 2에 있어서,
    가압하는 단계에서, 금속 파우더가 관통홀의 양단에서 가압되는, 반도체 발광소자용 지지 기판을 제조하는 방법.
  8. 청구항 3에 있어서,
    가압하는 단계에서, 보조 기판이 이용되는, 반도체 발광소자용 지지 기판을 제조하는 방법.
  9. 청구항 8에 있어서,
    보조 기판에는 희생층이 형성되어 있는, 반도체 발광소자용 지지 기판을 제조하는 방법.
  10. 청구항 8에 있어서,
    기판의 전면에는 접합성 물질이 형성되어 있는, 반도체 발광소자용 지지 기판을 제조하는 방법.
  11. 반도체 발광소자용 지지 기판을 제조하는 방법에 있어서,
    홈이 형성된 기판을 준비하는 단계;
    희생층이 구비된 보조 기판에 놓인 열적 통로 및 전기적 통로 중의 적어도 하나로 기능하는 통로를 형성하는 물질을 기판의 홈에 삽입하는 단계; 그리고,
    희생층을 기준으로 보조 기판을 기판으로 분리하는 단계;를 포함하는, 반도체 발광소자용 지지 기판을 제조하는 방법.
  12. 청구항 11에 있어서,
    물질이 도전성 필라인, 반도체 발광소자용 지지 기판을 제조하는 방법.
  13. 청구항 11에 있어서,
    물질이 도전성 볼인, 반도체 발광소자용 지지 기판을 제조하는 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111900184A (zh) * 2020-09-02 2020-11-06 深圳市华星光电半导体显示技术有限公司 显示装置及其制备方法
CN116544323B (zh) * 2023-07-06 2023-09-01 江西兆驰半导体有限公司 一种led芯片的制备方法及led芯片

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6213386B1 (en) * 1998-05-29 2001-04-10 Hitachi, Ltd. Method of forming bumps
JP2009532912A (ja) * 2006-04-06 2009-09-10 フリースケール セミコンダクター インコーポレイテッド 一体型スルーホール熱放散ピンを有するモールドされた半導体パッケージ
KR20110081813A (ko) * 2008-09-29 2011-07-14 도판 인사츠 가부시키가이샤 리드 프레임 기판과 그 제조 방법 및 반도체 장치
JP2013062474A (ja) * 2011-09-15 2013-04-04 Shinko Electric Ind Co Ltd 配線基板及びその製造方法と半導体装置
KR20170124766A (ko) * 2016-05-03 2017-11-13 안상정 반도체 소자용 지지 기판을 제조하는 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5691041A (en) * 1995-09-29 1997-11-25 International Business Machines Corporation Socket for semi-permanently connecting a solder ball grid array device using a dendrite interposer
US7745912B2 (en) * 2005-03-25 2010-06-29 Intel Corporation Stress absorption layer and cylinder solder joint method and apparatus
JP2008159937A (ja) * 2006-12-25 2008-07-10 Kyocera Corp 発光素子用集合基板および発光装置集合基板
WO2010141303A1 (en) * 2009-06-02 2010-12-09 Hsio Technologies, Llc Resilient conductive electrical interconnect
KR20120039587A (ko) * 2012-03-06 2012-04-25 서울옵토디바이스주식회사 웨이퍼 레벨 발광다이오드 패키지
WO2013187723A1 (ko) * 2012-06-14 2013-12-19 An Sang Jeong 반도체 발광소자 및 이의 제조 방법
JP6534948B2 (ja) * 2016-02-26 2019-06-26 信越化学工業株式会社 半導体装置の製造方法、フリップチップ型半導体装置の製造方法、半導体装置及びフリップチップ型半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6213386B1 (en) * 1998-05-29 2001-04-10 Hitachi, Ltd. Method of forming bumps
JP2009532912A (ja) * 2006-04-06 2009-09-10 フリースケール セミコンダクター インコーポレイテッド 一体型スルーホール熱放散ピンを有するモールドされた半導体パッケージ
KR20110081813A (ko) * 2008-09-29 2011-07-14 도판 인사츠 가부시키가이샤 리드 프레임 기판과 그 제조 방법 및 반도체 장치
JP2013062474A (ja) * 2011-09-15 2013-04-04 Shinko Electric Ind Co Ltd 配線基板及びその製造方法と半導体装置
KR20170124766A (ko) * 2016-05-03 2017-11-13 안상정 반도체 소자용 지지 기판을 제조하는 방법

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