KR101865873B1 - 반도체 패키지 기판의 제조 방법 - Google Patents

반도체 패키지 기판의 제조 방법 Download PDF

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Abstract

본 발명의 일 실시예는, 도전성 소재의 베이스 기판의 일면에 트렌치(trench)를 형성하는 단계; 상기 트렌치를 수지로 충진하는 제1차 충진 단계; 상기 제1차 충진 단계에서 충진된 수지를 반경화시키는 제1 경화 단계; 상기 반경화된 수지상에 추가로 수지를 충진하는 제2차 충진 단계; 상기 수지를 완전경화시키는 제2 경화 단계; 상기 트렌치 외부로 노출된 수지를 제거하는 단계; 및 상기 베이스 기판의 타면을 상기 트렌치를 채운 수지의 적어도 일부가 드러나도록 식각하는 단계;를 포함하는, 반도체 패키지 기판의 제조방법을 개시한다.

Description

반도체 패키지 기판의 제조 방법{method for manufacturing semiconductor package substrate}
본 발명의 실시예들은 반도체 패키지 기판의 제조 방법에 관한 것이다.
반도체 소자는 반도체 패키지 기판에 패키징되어 사용되는바, 이러한 패키징을 위해 사용되는 반도체 패키지 기판은 미세 회로 패턴 및/또는 I/O단자들을 갖는다. 반도체 소자의 고성능화 및/또는 고집적화, 그리고 이를 이용한 전자기기의 소형화 및/또는 고성능화 등이 진행됨에 따라 반도체 패키지 기판의 미세 회로 패턴 등은 그 선폭이 더 좁아지고 복잡도 역시 높아지고 있다.
기존의 반도체 패키지 기판 제조시에는 절연물질에 동박(Copper Foil)이 코팅된 CCL(Copper Clad Laminate)를 이용해 관통홀을 형성하고 관통홀 내면을 도금하여 상면동박과 하면동박을 전기적으로 연결하며 이후 상면동박과 하면동박을 각각 포토레지스트를 이용해 패터닝하는 등의 과정을 거쳐 제조하였다. 그러나 이러한 종래의 반도체 패키지 기판 제조방법은 제조공정이 복잡하고 정밀도가 낮을 수 있다.
근래에는, 제조공정의 단순화 등을 위해서 전도성 베이스 기판에 절연성 물질을 충진하는 것으로 반도체 패키지 기판을 제조하는 방법이 도입되고 있다.
본 발명의 실시예들은 공정이 단순하면서도 수율이 향상된 반도체 패키지 기판의 제조 방법을 제공하고자 한다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예는, 도전성 소재의 베이스 기판의 일면에 트렌치(trench)를 형성하는 단계; 상기 트렌치를 수지로 충진하는 제1차 충진 단계; 상기 제1차 충진 단계에서 충진된 수지를 반경화시키는 제1 경화 단계; 상기 반경화된 수지상에 추가로 수지를 충진하는 제2차 충진 단계; 상기 수지를 완전경화시키는 제2 경화 단계; 상기 트렌치 외부로 노출된 수지를 제거하는 단계; 및 상기 베이스 기판의 타면을 상기 트렌치를 채운 수지의 적어도 일부가 드러나도록 식각하는 단계;를 포함하는, 반도체 패키지 기판의 제조방법을 개시한다.
일부 실시예에서, 상기 제2 경화 단계의 최고 온도는 상기 제1 경화 단계의 최고 온도보다 높을 수 있다.
일부 실시예에서, 상기 제1차 충진 단계 및 상기 제2차 충진 단계는 스크린 프린팅 코팅으로 충진되며, 상기 수지의 점도는 2,000 내지 10,000 CSP(centi poise) 사이의 값을 가질 수 있다.
일부 실시예에서, 상기 제1 경화 단계 및 상기 제2 경화 단계는 적외선 히터(IR heater)에 의해서 수행될 수 있다.
일부 실시예에서, 상기 제1 경화 단계는 60℃ 내지 130℃ 사이의 온도 범위 내에서 수행될 수 있다.
일부 실시예에서, 상기 제2 경화 단계는 60℃ 내지 250℃ 사이의 온도 범위 내에서 수행될 수 있다.
일부 실시예에서, 상기 제1 경화 단계 및 상기 제2 경화 단계에 있어서, 시간에 따른 온도 프로파일은 시간에 따라서 계단식으로 점차 증가할 수 있다.
일부 실시예에서, 상기 제1 경화 단계 및 상기 제2 경화 단계는 수지를 충진한 후, 상기 베이스 기판이 지면에 대해서 수평이 되도록 유지하면서 건조하는 수평 건조 단계를 포함할 수 있다.
일부 실시예에서, 상기 트렌치의 내면을 거칠게 하는 단계;를 더 포함할 수 있다.
일부 실시예에서, 상기 베이스 기판의 적어도 일부에 도금층을 형성하는 단계;를 더 포함할 수 있다.
본 발명의 다른 실시예는, 도전성 소재의 베이스 기판의 일면에 트렌치(trench)를 형성하는 단계; 상기 트렌치를 액상 수지로 충진하는 제1차 충진 단계; 상기 제1차 충진된 수지를 60℃ 내지 130℃의 온도 범위 내에서 30분 내지 1시간의 범위 내에서 반경화시키는 제1 경화 단계; 상기 반경화된 수지상에 추가로 수지를 충진하는 제2차 충진 단계; 상기 수지를 60℃ 내지 250℃의 온도 범위 내에서 1시간 내지 2시간의 범위 내에서 완전경화시키는 제2경화 단계; 상기 트렌치 외부로 노출된 수지를 제거하는 단계; 및 상기 베이스 기판의 타면을 상기 트렌치를 채운 수지의 적어도 일부가 드러나도록 식각하는 단계;를 포함하며, 상기 제1차 충진 단계에서 충진된 수지와 상기 제2차 충진 단계에서 충진된 수지는 동일한 물질이며, 상기 제1차 충진 단계에서 충진된 수지의 양이 상기 제2차 충진 단게에서 충진된 수지의 양보다 클 수 있다.
일부 실시예에서, 상기 제1차 충진 단계 및 상기 제2차 충진 단계에서 상기 수지는 스크린 프린팅 코팅으로 충진되며, 상기 수지의 점도는 2,000 내지 10,000 CSP(centi poise) 사이의 값을 가질 수 있다.
일부 실시예에서, 상기 제1 경화 단계 및 상기 제2 경화 단계는 적외선 히터(IR heater)에 의해서 수행될 수 있다.
일부 실시예에서, 상기 제1 경화 단계 및 상기 제2 경화 단계에 있어서, 시간에 따른 온도 프로파일은 시간에 따라서 계단식으로 점차 증가할 수 있다.
일부 실시예에서, 상기 베이스 기판에 도금층을 형성하는 단계;를 더 포함할 수 있다.
전술한 것 외의 다른 측면, 특징은 이하의 발명을 실시하기 위한 구체적인 내용, 특허청구범위 및 도면으로부터 명확해질 것이다.
본 발명의 실시예들은 전도성 베이스 기판에 수지를 충진함에 있어서, 2단계에 거쳐 충진하는 방법을 채용하고 있어, 반도체 패키지 기판 전체적으로 수지가 균일하게 충진될 수 있으며, 충진된 수지 내부의 보이드(void) 발생이 최소화될 수 있다.
물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지 기판의 상면을 개략적으로 나타낸 평면도이다.
도 2는 도 1의 III-III'선을 따라 취한 단면도이다.
도 3은 반도체칩이 실장된 반도체 패키지 기판을 나타낸 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지 기판의 제조 방법에 따른 순서도이다.
도 5a 내지 도 5j는 본 발명의 일 실시에에 따른 반도체 패키지 기판의 제조 방법을 순차적으로 나타낸 단면도이다.
본 실시예들은 다양한 변환을 가할 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 실시예들의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 내용들을 참조하면 명확해질 것이다. 그러나 본 실시예들은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 이하의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 제1,제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징,또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서 막, 영역, 구성 요소 등의 부분이 다른 부분 위(또는 상)에 또는 아래(하)에 있다고 할 때, 다른 부분의 바로 위 또는 아래에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다. 위 및 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 이하의 실시예는 반드시 도시된 바에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지 기판(10)의 상면(100a)을 개략적으로 나타낸 평면도이다. 도 2는 도 1의 III-III'선을 따라 취한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지 기판(10)은 상면(100a) 및 하면(100b)을 구비하며 도전성 소재로 이루어진 베이스 기판(100)에 절연성 소재로 이루어진 수지(resin, 150)가 충진되어 있으며, 상기 상면(100a)에는 다이 패드(die pad, 130) 및 리드(lead, 110)가 구비된다.
여기서, 베이스 기판(100)의 상면(100a)이란, 반도체 패키지 기판(10)을 사용하여 반도체 패키지를 제조하였을 때, 반도체칩이 구비되는 쪽을 지칭할 수 있으며, 하면(100b)은 상대적으로 상면(100a)의 반대쪽 면을 지칭할 수 있다.
베이스 기판(100)은 도전성 소재로 이루어지며, 평판 현상을 가질 수 있다. 예를 들면, 베이스 기판(100)은 Fe나, Fe-Ni, Fe-Ni-Co 등과 같은 Fe합금, Cu나, Cu-Sn, Cu-Zr, Cu-Fe, Cu-Zn 등과 같은 Cu합금 등을 포함할 수 있다.
수지(150)는 전기적으로 도통되지 않는 절연성 소재로 이루어질 수 있다. 수지(150)는 추후 반도체 패키지 기판(10)의 배선 패턴들 사이를 전기적으로 절연하는 역할을 할 수 있다. 수지(150)는 다이 패드(130)와 리드(110)을 절연하기 위하여 그 사이에 배치될 수 있다. 수지(150)의 적어도 일부는 리드(110)의 하부에 배치될 수 있다. 또한, 수지(150)는 반도체 패키지 기판(10)의 배선 패턴들 사이에 배치되는 바, 반도체 패키지 기판(10)의 강도를 유지하는 역할을 할 수 있다. 따라서, 수지(150)가 베이스 기판(100)에 고르게 충진될수록 반도체 패키지 기판(10)의 강도가 균일해질 수 있다.
다이 패드(130)는 반도체칩이 실장될 부분이다. 다이 패드(130)는 반도체 패키지 기판(10)의 중앙부에 위치할 수 있으나, 이에 한정되는 것은 아니다. 다이 패드(130)는 상기 베이스 기판(100)이 패터닝되어 형성된 것일 수 있으며, 상기 베이스 기판(100)과 동일한 도전성 소재로 이루어질 수 있다.
리드(110)는 다이 패드(130)와 전기적으로 이격되면서 다이 패드(130) 주변에 배치된다. 리드(110)는 복수로 구성될 수 있으며, 소정의 패턴을 가질 수 있다. 리드(110)는 반도체칩과 전기적으로 연결되며 또한 외부 회로와 전기적으로 연결될 부분이다. 리드(110)는 상기 베이스 기판(100)이 패터닝 되어 형성된 것일 수 있으며, 상기 베이스 기판(100)과 동일한 도전성 소재로 이루어질 수 있다. 다이 패드(130)과 리드(110)는 베이스 기판(100)으로부터 형성될 것일 수 있으며, 동일한 도전성 소재로 이루어질 수 있다.
리드(110)는 베이스 기판(100)의 하면(100b)에 배치된 리드 랜드(land, 117)와 연결되어 있다. 이러한 리드 랜드(117)는 리드(110)와 일체로 형성되므로 리드(110)와 동일한 도전성 소재로 이루어질 수 있다. 리드 랜드(117)는 외부회로에 솔더볼 등을 통해 전기적 및 물리적으로 연결되어 반도체 패키지 기판(10)과 외부 회로를 연결하는 역할을 할 수 있다.
다이 패드(130)는 베이스 기판(100)의 하면(100b)에 배치된 다이 랜드(die land, 137)과 연결되어 있다. 이러한 다이 랜드(137)는 다이 패드(130)와 일체로 형성되므로 다이 패드(130)와 동일한 도전성 소재로 이루어질 수 있다. 다이 랜드(137)는 외부회로에 솔더볼 등을 통해 전기적 및 물리적으로 연결되어 반도체 패키지 기판(10)과 외부 회로를 연결하는 역할을 할 수 있다.
도금층(160)은 리드(110) 및/또는 리드 랜드(117)에 부분적으로 형성될 수 있다. 도금층(160)은 Au, Ag, Ni, Pd 등을 이용하여 도금할 수 있다. 상기 도금층(160)에 의해서 리드(110)의 와이어 본딩력을 높일 수 있으며, 또는 리드 랜드(117)의 솔더 접착력을 높일 수 있다. 한편, 도금층(160)은 다이 패드(130) 및/또는 다이 랜드(137) 등 도면에는 형성되지 않은 다른 영역에도 형성될 수 있음은 물론이다.
도 3은 반도체칩이 실장된 반도체 패키지 기판(20)을 나타낸 단면도이다. 도 3에 있어서, 도 2와 동일한 참조 부호는 동일한 부재를 나타내며, 여기서는 설명의 간략화를 위하여 중복 설명은 생략한다.
반도체 패키지 기판(20)은 도전성 소재로 이루어진 베이스 기판(100)에 절연성 소재로 이루어진 수지(150)가 충진되어 있으며, 상기 베이스 기판(100)의 상면(100a)에는 다이 패드(130) 및 리드(110)가 구비된다.
반도체칩(300)은 상기 다이 패드(130)의 편평한 상면에 실장된다. 다이 패드(130)과 리드(110)는 와이어(200)에 의해서 전기적 및 물리적으로 연결될 수 있다. 와이어(200)는 와이어 본딩에 의해서 반도체칩(300)과 리드(130)와 연결될 수 있다. 와이어(200)의 일측은 리드(130)에 부착되며, 와이어(200)의 타측은 반도체칩(300)에 연결된다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지 기판의 공정흐름을 나타내는 순서도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지 기판의 제조방법은 도전성 소재의 베이스 기판의 일면에 트렌치(trench)를 형성하는 단계(S1), 상기 트렌치를 수지로 충진하는 제1차 충진 단계(S2), 상기 제1차 충진 단계에서 충진된 수지를 반경화시키는 제1 경화 단계(S3), 상기 반경화된 수지상에 추가로 수지를 충진하는 제2차 충진 단계(S4), 상기 수지를 완전경화시키는 제2 경화 단계(S5), 상기 트렌치 외부로 노출된 수지를 제거하는 단계(S6), 상기 베이스 기판의 타면을 상기 트렌치를 채운 수지의 적어도 일부가 드러나도록 식각하는 단계(S7)를 포함한다.
이하, 도 5a 내지 도 5j를 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지 기판(10)의 제조 방법을 보다 상세히 설명하도록 한다.
먼저, 도 5a를 참조하면, 도전성 소재의 베이스 기판(100)을 준비한다. 베이스 기판(100)은 도전성 물질을 포함하는 평판 형상을 가질 수 있다. 베이스 기판(100)은 Fe나, Fe-Ni, Fe-Ni-Co 등과 같은 Fe합금, Cu나, Cu-Sn, Cu-Zr, Cu-Fe, Cu-Zn 등과 같은 Cu합금 등을 포함할 수 있다. 베이스 기판(100)은 반도체칩이 실장될 면인 상면(100a) 및 그 반대면인 하면(100b)를 구비한다. 일부 실시예에 있어서, 상기 베이스 기판(100)의 두께(t)는 0.1mm 내지 0.3mm 일 수 있다.
다음으로, 도 5b를 참조하면, 베이스 기판(100)의 하면(100b)을 하프 에칭(half etching)하여 트렌치(trench, 100c)를 형성한다. 여기서, 트렌치(10c)라 함은, 베이스 기판(100)을 완전히 관통하지 않는다는 것을 의미한다.
이와 같은 트렌치(100c)를 형성하기 위해, 감광성 소재의 PR(photo resist)를 베이스 기판(100)의 하면(100b) 상에 도포하고, 하프톤(half-tone) 마스크를 이용하여 노광 및 현상 등의 과정을 거쳐 베이스 기판(100)의 트렌치(100c)가 형성될 부분만이 노출되도록 한다. 이후 베이스 기판(100)의 하면(100b) 중 PR이 덮이지 않은 부분을 염화동 또는 염화철과 같은 에칭액을 이용해 식각함으로써, 도 5b에 도시된 것과 같이 베이스 기판(100)을 관통하지 않도록 하면(100b)에 형성된 트렌치(100c)를 형성할 수 있다.
트렌치(100c)의 깊이(d)는 베이스 기판(100)의 두께(t)의 대략 50% 내지 90% 일 수 있다. 일부 실시예에서, 트렌치(100c)의 깊이(d)는 약 75um 내지 200um으로 형성할 수 있다. 트렌치(100c)의 깊이(d)는 추후 공정에 있어서 반도체 패키지 기판의 핸들링 용이성 및 상면(100a) 패터닝의 공정 조건 등을 고려하여 조절될 수 있다.
본 발명의 실시예에 있어서, 상기 트렌치(100c)에 수지를 충진하는 단계는 2단계로 나뉘어 진행된다.
트렌치(100c)에 수지를 한 번에 충진시키는 경우, 경화시에 액상 수지에 포함된 솔벤트(solvent)가 기화되어 날라가거나, 경화되면서 수지의 부피가 수축(shinkage)되어 트렌치(100c) 내부에 보이드(void)가 발생하게 되거나, 트렌치(100c)의 깊이보다 채워진 수지의 깊이가 더 작게되는 incompleted mold 현상이 발생될 수 있다. 즉, 트렌치(100c)가 수지로 완전히 채워지지 않을 수 있다. 특히, 트렌치(100c)의 깊이(d)가 120um 이상으로 깊게 형성되는 경우, 이러한 보이드(void) 발생 또는 incompleted mold 현상이 나타날 확률이 더 높게 된다.
본 발명의 실시예에 있어서는 상기 트렌치(100c)에 수지를 충진하는 단계는 2단계로 나뉘어 진행되어, 트렌치(100c)를 채우는 충진된 수지 내부에 보이드(void) 발생 및 incompleted mold 현상의 발생이 최소화되며, 반도체 패키지 기판(10, 20) 전체적으로 수지(150)가 균일하게 충진될 수 있다.
이하에서, 본 발명의 일 실시예에 따른 수지 충진 방법에 대해서 보다 자세히 설명하도록 한다.
도 5c를 참조하면, 베이스 기판(100)의 트렌치(100c)에 수지(151a)를 충진하는 제1차 충진 단계를 수행한다.(S2)
수지(151a)는 전기적으로 도통되지 않는 절연성 소재로 이루어진 것이면 충분하다. 예컨대 수지(151a)는 열처리에 의해 고분자화되어 경화되는 열경화성 수지일 수 있다. 수지(151a)는 액상 수지일 수 있다.
수지(151a)가 액상 수지인 경우, 상기 수지(151a)는 스크린 프린팅 도포법에 의해서 트렌치(100c)에 도포될 수 있다. 스크린 프린팅 코팅법은 수지(151a)가 충진되는 영역만 오픈된 스크린 마스크(M)을 이용하여 수지(151a)를 도포하는 기술로, 불필요한 영역에 수지가 도포되지 않기에 재료비의 절감이 가능하다.
스크린 프린팅 코팅법을 이용하는 경우, 수지(151a)의 점도는 약 2,000 내지 10,000 CPS(cent poise)가 되도록 하는 것이 바람직하다. 수지(151a)의 점도가 10,000 CPS 이상으로 높게 되면 스크린 마스크(M)에 수지(151a)가 붙는 현상이 발생하여 수지(151a)가 트렌치(100c)에 균일하게 충진되지 않을 수 있기 때문이다.
한편, 수지(151a)의 도포는 스크린 프린팅 코팅법 이외의 다양한 방법에 의해서 도포될 수 있는 바, 본 발명의 실시예는 이에 한정하지 않는다. 또한, 수지(151a)는 액상 수지에 한정되지 않는다. 예컨대, 수지(151a)는 수지 성분을 포함하는 고상의 테이프를 이용하여 이루어질 수도 있다.
다음으로, 도 5d를 참조하면, 상기 제1차 충진 단계에서 충진된 수지(151a)를 반경화시켜 반경화된 수지(151b)로 형성하는 제1 경화 단계를 수행한다.(S3)
제1 경화 단계에서 상기 수지(151a)는 완전경화가 아닌 반경화시켜 반경화된 수지(151b)를 형성한다. 이는 오븐을 이용한 열처리 등으로 이루어지도록 할 수 있다. 일부 실시예에서, 제1 경화 단계는 적외선 히터(IR heater)에 의해서 수행될 수 있다. 적외선은 수지(151a)의 내부까지 침투되어 내부의 솔벤트(solvent)를 충분히 휘발시킬 수 있기에 수지(151a)를 보다 균일하게 경화시킬 수 있다.
제1 경화 단계의 최고 온도는 추후 공정인 제2 경화 단계의 최고 온도에 비해서 낮은 온도일 수 있으며, 제1 경화 단계의 소요 시간은 추후 공정인 제2 경화 단계의 소요 시간 보다 짧을 수 있다. 일부 실시예에서, 제1 경화 단계는 60℃ 내지 130℃ 사이의 온도 범위 내에서 30분 내지 1시간의 범위 동안 수행될 수 있다.
일부 실시예에서, 제1 경화 단계의 시간에 따른 온도 프로파일은 도 5g에서 도시된 바와 같이, 시간에 따라서 계단식으로 점차 증가하는 형상을 가질 수 있다. 이는 수지(151a)에 열을 서서히 증가시키도록 하여 수지(151a) 전체적으로 균일하게 경화가 진행될 수 있도록 하기 위함이다. 상기 온도 프로파일은 계단식으로 점차 증가하는 것에 한정되지 않는다. 예컨대, 상기 온도 프로파일은 점진적으로 서서히 증가하는 것도 포함될 수 있다.
또한, 제1 경화 단계는 수평 건조 단계(I)를 포함할 수 있다. 수평 건조 단계(I)는 베이스 기판(100)을 지면에 대해서 수평으로 유지시킨 후, 낮은 온도에서 수지(151a)를 건조 시켜 수지(151a)가 흘러가지 않도록 하기 위한 단계이다. 일부 실시예에서, 수평 건조 단계(I)는 약 60℃ 내지 90℃의 온도범위에서 약 5~10분 정도 수행될 수 있다.
제1 경화 단계에서, 수지(151a)를 완전경화시키는 것이 아니라 반경화시키는 이유는, 수지(151a)를 완전경화시키면, 이후 공정인 제2 충진 단계에서 추가로 충진되는 수지 사이의 계면에서 박리가 발생하기 때문이다.
또한, 수지(151a)를 반경화시켜 약간의 유동성이 있는 상태로 하여, 추후 공정에서 반경화된 수지(151b) 내부의 보이드(Void, Vd)를 제거하기 위함일 수 있다. 수지(151a)에 열을 가해 반경화시키기에 수지(151a) 내부에 포함된 솔벤트가 휘발되어, 반경화된 수지(151b) 내부에는 부분적으로 보이드(Void, Vd)가 발생할 수 있다. 또한, 열에 의한 수축현상이 발생하여 부분적으로 트렌치(100c)의 깊이보다 낮게 반경화된 수지(151b)가 채워지는 incompleted mold 현상이 발생할 수 있다.
이러한 보이드(Vd) 및 incompleted mold가 된 부분을 채워주기 위해서, 도 5e에 도시된 바와 같이 제2차 충진 단계를 수행한다.(S4)
제2차 충진 단계는 상기 반경화된 수지(151b) 상에 액상 수지(153a)를 추가하여 도포한다. 액상 수지(153a)는 전기적으로 도통되지 않는 절연성 소재로 이루어진 것이면 충분하다. 예컨대 액상 수지(153a)는 열처리에 의해 고분자화되어 경화되는 열경화성 수지일 수 있다. 이 때, 액상 수지(153a)는 제1차 충진 단계의 수지(151a)와 동일한 수지일 수 있다. 그러나, 이에 한정되지 않는다. 제2차 충진 단계의 액상 수지(153a)는 제1차 충진 단계의 수지(151a)와 다른 종류의 수지일 수 있다.
상기 추가되는 액상 수지(153a)는 제1차 충진 단계에서 충진된 수지(151a)의 양에 비해서 작을 수 있다. 즉, 제1차 충진 단계에서 충진된 수지(151a)가 대부분 트렌치(100c)를 충진하게되며, 추가되는 액상 수지(153a)는 경화시 충진이 덜 된 부분을 채워주는 역할을 할 수 있다. 일부 실시예에서, 추가되는 액상 수지(153a)의 양은 제1차 충진 단계에서 충진된 수지(151a)의 양의 약 5 ~ 20%일 수 있다.
일부 실시예에서, 상기 액상 수지(153a)는 스크린 프린팅 도포법에 의해서 트렌치(100c)에 도포될 수 있다. 스크린 프린팅 도포법은 액상 수지(153a)가 충진되는 영역만 오픈된 스크린 마스크(M)을 이용하여 액상 수지(153a)를 도포하는 기술로, 불필요한 영역에 수지가 도포되지 않기에 재료비의 절감이 가능하다.
스크린 프린팅 도포법을 이용하는 경우, 액상 수지(153a)의 점도는 약 2,000 내지 10,000 CPS(cent poise)가 되도록 하는 것이 바람직하다. 액상 수지(153a)의 점도가 10,000 CPS 이상으로 높게 되면 스크린 마스크(M)에 액상 수지(153a)가 붙는 현상이 발생하여, 균일하게 도포되지 않을 수 있기 때문이다.
한편, 액상 수지(153a)의 도포는 스크린 프린팅 도포법 이외의 다양한 방법에 의해서 도포될 수 있는 바, 본 발명의 실시예는 이에 한정하지 않는다.
추가된 액상 수지(153a)는 반경화된 수지(151b) 상에 도포되어, 반경화된 수지(151b)의 보이드(Vd)를 채울 수 있으며, 부분적으로 트렌치(100c)를 다 채우지못한 부분을 채울 수 있다. 또한, 반경화된 수지(151b)는 약간의 유동성을 가지고 있는 바, 추가된 액상 수지(153a)에 의해서 반경화된 수지(151b)가 눌려 내부의 보이드(Vd)의 부피가 줄어들거나 없어질 수 있다.
그 다음, 도 5f와 같이 반경화된 수지(151b) 및 추가된 액상 수지(153a)를 완전 경화시키는 제2차 경화 단계를 수행한다.(S5)
제2차 경화 단계는 오븐을 이용한 열처리 등으로 수행될 수 있다. 일부 실시예에서, 제2 경화 단계는 적외선 히터(IR heater)에 의해서 수행될 수 있다. 적외선은 수지(151a)의 내부까지 침투되어 내부의 솔벤트(solvent)를 충분히 휘발시킬 수 있기에 수지(151a)를 보다 균일하게 경화시킬 수 있다.
제2 경화 단계의 최고 온도(t3)는 제1 경화 단계의 최고 온도(t2)에 비해서 높은 온도일 수 있으며, 제2 경화 단계의 소요 시간은 제1 경화 단계의 소요 시간보다 길 수 있다.
일부 실시예에서, 제1 경화 단계는 60℃ 내지 130℃ 사이의 온도 범위 내에서 30분 내지 1시간의 범위 동안 수행될 수 있으며, 제2 경화 단계는 60℃ 내지 250℃의 온도 범위 내에서 1시간 내지 2시간의 범위 동안 수행될 수 있다. 이와 같은, 경화 조건에서 수행할 시, 제1차 충진된 수지와 제2차 충진된 수지 사이의 계면 박리가 발생하지 않으며, 제1차 충진된 수지가 적당히 반경화되어 제1차 충진된 수지가 추후 공정에서 떨어져 나가는 현상이 발생하지 않을 수 있다.
일부 실시예에서, 제2 경화 단계의 시간에 따른 온도 프로파일은 도 5g에서 도시된 바와 같이, 시간에 따라서 계단식으로 점차 증가하는 형상을 가질 수 있다. 이는 반경화된 수지(151b) 및 액상 수지(153a)에 열을 서서히 증가시키도록 하여 반경화된 수지(151b) 및 액상 수지(153a)가 전체적으로 균일하게 경화가 진행될 수 있도록 하기 위함이다. 상기 온도 프로파일은 계단식으로 점차 증가하는 것에 한정되지 않는다. 예컨대, 상기 온도 프로파일은 점진적으로 서서히 증가하는 것도 포함될 수 있다.
또한, 제2 경화 단계는 수평 건조 단계(I)를 포함할 수 있다. 수평 건조 단계(I)는 베이스 기판(100)을 지면에 대해서 수평으로 유지시킨 후, 낮은 온도에서 액상 수지(153a)를 건조 시켜 유동성을 줄여, 액상 수지(153a)가 흘러가지 않도록 하기 위한 단계이다. 일부 실시예에서, 수평 건조 단계(I)는 약 60℃ 내지 90℃의 온도범위에서 약 5~10분 정도 수행될 수 있다.
제2 경화 단계를 통해서, 반경화된 수지(151b) 및 추가된 액상 수지(153a)는 완전경화된 수지(150)가 형성된다.
도 5g는 본 발명의 일 실시예에 따른 제1 경화 단계 및 제2 경화 단계의 온도 프로파일을 나타낸 그래프이다. 도 5g를 참조하면, 전술한 바와 같이, 제1 경화 단계의 최고 온도(t2)는 제2 경화 단계의 최고 온도(t3)보다 낮고, 제1 경화 단계의 소요 시간은 제2 경화 단계의 소요시간 보다 짧을 수 있다. 또한, 제1 경화 단계 및 제2 경화 단계에서 온도는 계단식으로 점차 증가시키며, 수평 건조 시간(I)을 포함할 수 있다. 그러나, 이는 예시적인 것일 뿐, 본 발명은 이에 한정되지 않는다.
다음으로, 도 5h와 같이, 베이스 기판(100) 외부로 노출된 수지(150)을 제거하는 단계를 수행한다. (S6)
완전경화된 수지(150)는 트렌치(100c) 내부 뿐만 아니라 베이스 기판(100)의 하면(100b)의 적어도 일부를 덮을 수 있다. 이와 같이 수지(150)가 과도포된 경우에는 과도포된 수지(150)를 브러싱, 연삭 또는 연마와 같은 기계적인 가공에 의해 제거하거나 또는 화학적인 수지 에칭(resin etching)에 의해 제거함으로써, 도 5h에 도시된 것과 같이 수지(150)가 베이스 기판(100)의 트렌치(100c) 내에만 위치하도록 할 수 있다.
그 다음, 도 5i와 같이, 리드(110) 및/또는 리드 패드(115)에 부분적으로 도금층(160)을 형성할 수 있다. 도금층(160)은 Au, Ag, Ni, Pd 등을 이용하여 도금할 수 있다. 상기 도금층(160)에 의해서 리드(110)의 와이어 본딩력을 높일 수 있으며, 또는 리드 패드(115)의 솔더 접착력을 높일 수 있다. 도금층(160)의 형성은 베이스 기판(100)의 상면(100a)를 패터닝한 후에 이루어질 수도 있고, 생략될 수도 있다.
이후, 베이스 기판(100)의 상면(100a)을 식각하는 단계를 수행한다.(S7) 즉, 도 5j에 도시된 것과 같이 트렌치(100c)를 채운 수지(150)가 베이스 기판(100)의 상부로 노출되도록 하여, 다이 패드(130)와 리드(110)를 절연시킨다.
베이스 기판(100)의 상면(100a)을 식각하는 것은 다양한 방법을 통해 진행될 수 있는데, 예컨대 감광성 소재의 DFR(Dry Film Photoresist)을 베이스 기판(100)의 상면(100a) 상에 라미네이팅하고, 노광 및 현상 등의 과정을 거쳐 베이스 기판(100)의 상면(100a)의 식각될 부분만이 노출되도록 한다. 이후 베이스 기판(100)의 상면(100a) 중 DFR이 덮이지 않은 부분을 염화동 또는 염화철과 같은 에칭액을 이용해 식각함으로써, 도 5j에 도시된 것과 같이 베이스 기판(100)의 상면(100a)에서 수지(150)의 적어도 일부가 노출되도록 할 수 있다.
한편, 지금까지 설명한 실시예들에 따른 반도체 패키지 기판 제조방법들에 있어서, 베이스 기판(100)의 트렌치(100c)에 수지(151a)를 충진하기에 앞서 트렌치(100c)의 내면을 거칠게 하는 단계를 거칠 수 있다. 이를 통해 수지(150)와 베이스 기판(100) 사이의 접합력을 획기적으로 높일 수 있다. 베이스 기판(100)의 트렌치(100c)의 내면을 거칠게 하기 위해 플라즈마 처리, 자외선 처리, 또는 과수황산계 용액을 이용할 수 있으며, 이 경우 베이스 기판(100)의 트렌치(100c)의 내면의 거칠기는 150nm 이상이 되도록 할 수 있다(rms).
또한, 도 5a 내지 도 5j에 있어서는 반도체 패키지 기판(10)의 일부만을 도시하고 있어 평판형상으로 된 것으로 도시하고 있으나, 본 발명의 실시예는 반도체 패키지 기판(10)이 릴 타입(reel type)으로 감겨져서 제조되는 공법에 있어서도 적용가능함은 물론이다.
지금까지는 반도체 패키지 기판 제조방법에 대해 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이와 같은 제조방법을 이용해 제조된 반도체 패키지 역시 본 발명의 범위에 속한다고 할 것이다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10, 20: 반도체 패키지 기판
100: 베이스 기판
100c: 트렌치
117: 리드 랜드
130: 다이패드
150: 수지
151b: 반경화된 수지
160: 도금층
200: 와이어
300: 반도체칩

Claims (16)

  1. 도전성 소재의 베이스 기판의 일면에 트렌치(trench)를 형성하는 단계;
    상기 트렌치를 수지로 충진하는 제1차 충진 단계;
    상기 제1차 충진 단계에서 충진된 수지를 반경화시키는 제1 경화 단계;
    상기 반경화된 수지상에 추가로 수지를 충진하는 제2차 충진 단계;
    상기 수지를 완전경화시키는 제2 경화 단계;
    상기 제2 경화 단계 이후에, 상기 수지가 완전 경화된 상태에서 상기 트렌치 외부로 노출된 수지를 제거하는 단계; 및
    상기 베이스 기판의 타면을 상기 트렌치를 채운 수지의 적어도 일부가 드러나도록 식각하는 단계;를 포함하며,
    상기 제2차 충진 단계에서 추가되는 수지의 양은 상기 제1차 충진 단계에서 충진된 수지의 양의 5 내지 20%인, 반도체 패키지 기판의 제조방법.
  2. 제1항에 있어서,
    상기 제2 경화 단계의 최고 온도는 상기 제1 경화 단계의 최고 온도보다 높은, 반도체 패키지 기판의 제조방법.
  3. 제1항에 있어서,
    상기 제1차 충진 단계 및 상기 제2차 충진 단계는 스크린 프린팅 코팅으로 충진되며,
    상기 수지의 점도는 2,000 내지 10,000 CSP(centi poise) 사이의 값을 갖는, 반도체 패키지 기판의 제조방법.
  4. 제1항에 있어서,
    상기 제1 경화 단계 및 상기 제2 경화 단계는 적외선 히터(IR heater)에 의해서 수행되는, 반도체 패키지 기판의 제조방법.
  5. 제1항에 있어서,
    상기 제1 경화 단계는 60℃ 내지 130℃ 사이의 온도 범위 내에서 수행되는, 반도체 패키지 기판의 제조방법.
  6. 제1항에 있어서,
    상기 제2 경화 단계는 60℃ 내지 250℃ 사이의 온도 범위 내에서 수행되는, 반도체 패키지 기판의 제조방법.
  7. 제1항에 있어서,
    상기 제1 경화 단계 및 상기 제2 경화 단계에 있어서, 시간에 따른 온도 프로파일은 시간에 따라서 계단식으로 점차 증가하는, 반도체 패키지 기판의 제조방법.
  8. 제1항에 있어서,
    상기 제1 경화 단계 및 상기 제2 경화 단계는 수지를 충진한 후, 상기 베이스 기판이 지면에 대해서 수평이 되도록 유지하면서 건조하는 수평 건조 단계를 포함하는, 반도체 패키지 기판의 제조방법.
  9. 제1항에 있어서,
    상기 트렌치의 내면을 거칠게 하는 단계;를 더 포함하는, 반도체 패키지 기판의 제조방법.
  10. 제1항에 있어서,
    상기 베이스 기판의 적어도 일부에 도금층을 형성하는 단계;를 더 포함하는, 반도체 패키지 기판의 제조방법.
  11. 도전성 소재의 베이스 기판의 일면에 트렌치(trench)를 형성하는 단계;
    상기 트렌치를 액상 수지로 충진하는 제1차 충진 단계;
    상기 제1차 충진된 수지를 60℃ 내지 130℃의 온도 범위 내에서 30분 내지 1시간의 범위 내에서 반경화시키는 제1 경화 단계;
    상기 반경화된 수지상에 추가로 수지를 충진하는 제2차 충진 단계;
    상기 수지를 60℃ 내지 250℃의 온도 범위 내에서 1시간 내지 2시간의 범위 내에서 완전경화시키는 제2 경화 단계;
    상기 제2 경화 단계 이후에, 상기 수지가 완전 경화된 상태에서 상기 트렌치 외부로 노출된 수지를 제거하는 단계; 및
    상기 베이스 기판의 타면을 상기 트렌치를 채운 수지의 적어도 일부가 드러나도록 식각하는 단계;를 포함하며,
    상기 제1차 충진 단계에서 충진된 수지와 상기 제2차 충진 단계에서 충진된 수지는 동일한 물질이며, 상기 제1차 충진 단계에서 충진된 수지의 적어도 일부의 두께는 상기 트렌치의 깊이보다 큰, 반도체 패키지 기판의 제조방법.
  12. 제11항에 있어서,
    상기 제1차 충진 단계 및 상기 제2차 충진 단계에서 상기 수지는 스크린 프린팅 코팅으로 충진되며,
    상기 수지의 점도는 2,000 내지 10,000 CSP(centi poise) 사이의 값을 갖는, 반도체 패키지 기판의 제조방법.
  13. 제11항에 있어서,
    상기 제1 경화 단계 및 상기 제2 경화 단계는 적외선 히터(IR heater)에 의해서 수행되는, 반도체 패키지 기판의 제조방법.
  14. 제11항에 있어서,
    상기 제1 경화 단계 및 상기 제2 경화 단계에 있어서, 시간에 따른 온도 프로파일은 시간에 따라서 계단식으로 점차 증가하는, 반도체 패키지 기판의 제조방법.
  15. 제11항에 있어서,
    상기 베이스 기판에 도금층을 형성하는 단계;를 더 포함하는, 반도체 패키지 기판의 제조방법.
  16. 제1항에 있어서,
    상기 제1차 충진 단계에서 충진된 수지의 적어도 일부의 두께는 상기 트렌치의 깊이보다 큰, 반도체 패키지 기판의 제조방법.

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004071946A (ja) * 2002-08-08 2004-03-04 Hitachi Chem Co Ltd 配線板、半導体パッケージ用基板、半導体パッケージ及びそれらの製造方法
KR20130090457A (ko) * 2012-02-06 2013-08-14 삼성테크윈 주식회사 회로 기판에서의 레진을 충진하는 방법 및 그 방법에 의해 제조된 회로 기판

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5532570B2 (ja) * 2008-09-29 2014-06-25 凸版印刷株式会社 リードフレーム型基板とその製造方法ならびに半導体装置
EP2590025B1 (en) * 2010-07-02 2014-09-17 Toray Industries, Inc. Photosensitive resin composition, photosensitive resin composition film, and semiconductor device using the photosensitive resin composition or the photosensitive resin composition film
KR101319441B1 (ko) * 2013-05-23 2013-10-17 엘지이노텍 주식회사 리드프레임
CN104766832B (zh) * 2014-01-03 2020-07-14 海成帝爱斯株式会社 制造半导体封装基板的方法及用其制造的半导体封装基板
KR102130757B1 (ko) * 2014-01-03 2020-07-08 해성디에스 주식회사 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판
KR102165170B1 (ko) * 2014-01-09 2020-10-13 해성디에스 주식회사 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판
KR102141102B1 (ko) * 2014-01-09 2020-08-04 해성디에스 주식회사 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004071946A (ja) * 2002-08-08 2004-03-04 Hitachi Chem Co Ltd 配線板、半導体パッケージ用基板、半導体パッケージ及びそれらの製造方法
KR20130090457A (ko) * 2012-02-06 2013-08-14 삼성테크윈 주식회사 회로 기판에서의 레진을 충진하는 방법 및 그 방법에 의해 제조된 회로 기판

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