JP6752981B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置の製造方法に関する発明である。
従来、例えば、半導体素子を基板の導体層上に載置し、当該半導体素子とリードフレームとをはんだ等の導電性接合材を介して接続子で接合し、当該半導体素子と基板とが封止樹脂で封止された半導体装置が知られている(特許文献1参照)。
このような従来の半導体装置では、当該半導体装置に熱ストレスが印加された場合に、リードフレームの接合部に応力が発生することで、当該接合部の電気的な接続の信頼性が低下する。
ここで、従来の半導体装置の製造方法として、例えば、図14A、図14Bに示すように、リードフレームの先端にコイニング加工を施すことで、応力が印加される接合部の所定のはんだ材の厚さを確保するものがある。
この従来の半導体装置の製造方法では、金属板の予備抜きの工程と、リードフレームの先端のコイニングの工程と、金属板の外形抜きの工程と、リードフレームの曲げ成形の工程との合計4つの工程が必要となり、半導体装置の製造コストが高くなる問題がある。
そこで、本発明は、リードフレームと基板との接合部に発生する応力を緩和して当該接合部の信頼性を向上させるとともに、リードフレームの形成を容易にして製造コストを低減することが可能な半導体装置の製造方法を提供することを目的とする。
本発明の一態様に係る実施形態に従った半導体装置の製造方法は、
上面に複数の導電層が設けられた基板と、前記基板の上面に配置され、下面側の第1の端子が前記基板の上面に設けられた第1の導電層に電気的に接続された半導体素子と、前記基板及び半導体素子を封止する封止部と、一端部が前記封止部内の前記基板の前記上面の辺方向A1に延在する端部で前記第1の導電層の上面に接触し、他端部が前記封止部から露出している第1のリードフレームと、前記基板の前記端部で前記第1の導電層の上面と前記第1のリードフレームの前記一端部の下面側との間を接合し且つ導電性を有する第1の導電性接合材H1と、を備え、前記第1のリードフレームの前記一端部に、基準方向に沿って下方に突出するように曲げられた第1の曲げ部を有する半導体装置の製造方法であって、
金属板を選択的に打ち抜くことで、前記第1のリードフレームとなる部分を形成しつつ、前記第1のリードフレームの前記第1の曲げ部が形成される部分のうち前記第1の導電層と線接触する部分の前記基準方向の両側の側面に、前記基準方向に凹んだ切り欠き部を形成する第1工程と、
前記第1のリードフレームの前記一端部を、前記基準方向に沿って下方に突出するように曲げることにより、第1の曲げ部を形成する第2工程と、
前記第1の導電性接合材により、前記基板の前記端部で前記第1の導電層の上面と前記第1のリードフレームの前記第1の曲げ部の下面側との間を接合するとともに、前記第1の導電性接合材の一部を前記切り欠き部内に埋め込んで、前記第1の導電層の上面と前記第1の曲げ部の前記切り欠き部との間を接合する第3工程と、を備える
ことを特徴とする。
上面に複数の導電層が設けられた基板と、前記基板の上面に配置され、下面側の第1の端子が前記基板の上面に設けられた第1の導電層に電気的に接続された半導体素子と、前記基板及び半導体素子を封止する封止部と、一端部が前記封止部内の前記基板の前記上面の辺方向A1に延在する端部で前記第1の導電層の上面に接触し、他端部が前記封止部から露出している第1のリードフレームと、前記基板の前記端部で前記第1の導電層の上面と前記第1のリードフレームの前記一端部の下面側との間を接合し且つ導電性を有する第1の導電性接合材H1と、を備え、前記第1のリードフレームの前記一端部に、基準方向に沿って下方に突出するように曲げられた第1の曲げ部を有する半導体装置の製造方法であって、
金属板を選択的に打ち抜くことで、前記第1のリードフレームとなる部分を形成しつつ、前記第1のリードフレームの前記第1の曲げ部が形成される部分のうち前記第1の導電層と線接触する部分の前記基準方向の両側の側面に、前記基準方向に凹んだ切り欠き部を形成する第1工程と、
前記第1のリードフレームの前記一端部を、前記基準方向に沿って下方に突出するように曲げることにより、第1の曲げ部を形成する第2工程と、
前記第1の導電性接合材により、前記基板の前記端部で前記第1の導電層の上面と前記第1のリードフレームの前記第1の曲げ部の下面側との間を接合するとともに、前記第1の導電性接合材の一部を前記切り欠き部内に埋め込んで、前記第1の導電層の上面と前記第1の曲げ部の前記切り欠き部との間を接合する第3工程と、を備える
ことを特徴とする。
前記半導体装置の製造方法において、
前記第1の曲げ部の下面側が、前記第1の導電層の上面と前記基準方向に線接触していることを特徴とする。
前記第1の曲げ部の下面側が、前記第1の導電層の上面と前記基準方向に線接触していることを特徴とする。
前記半導体装置の製造方法において、
前記第1の導電性接合材は、前記第1のリードフレームの前記第1の曲げ部が前記第1の導電層の上面と線接触する前記基準方向に沿って配置され、前記基板の前記端部で前記第1の導電層の上面と前記第1の曲げ部の下面側との間を接合している
ことを特徴とする。
前記第1の導電性接合材は、前記第1のリードフレームの前記第1の曲げ部が前記第1の導電層の上面と線接触する前記基準方向に沿って配置され、前記基板の前記端部で前記第1の導電層の上面と前記第1の曲げ部の下面側との間を接合している
ことを特徴とする。
前記半導体装置の製造方法において、
前記第1のリードフレームは、前記基板の前記端部が延在する前記辺方向と、前記第1の曲げ部の線接触する領域が延在する前記基準方向とが平行になるように配置されている
ことを特徴とする。
前記第1のリードフレームは、前記基板の前記端部が延在する前記辺方向と、前記第1の曲げ部の線接触する領域が延在する前記基準方向とが平行になるように配置されている
ことを特徴とする。
前記半導体装置の製造方法において、
前記第1のリードフレームは、前記一端部と前記他端部との間に位置し且つ前記封止部内に封止された本体部を有する
ことを特徴とする。
前記第1のリードフレームは、前記一端部と前記他端部との間に位置し且つ前記封止部内に封止された本体部を有する
ことを特徴とする。
前記半導体装置の製造方法において、
前記第1のリードフレームの前記一端部と前記他端部とは、同じ厚さを有することを特徴とする。
前記第1のリードフレームの前記一端部と前記他端部とは、同じ厚さを有することを特徴とする。
前記半導体装置の製造方法において、
前記第1の導電性接合材は、はんだ材であることを特徴とする。
前記第1の導電性接合材は、はんだ材であることを特徴とする。
前記半導体装置の製造方法において、
一端部が前記封止部内の前記基板の上面の前記端部に設けられた第2の導電層の上面に接触し、他端部が前記封止部から露出している第2のリードフレームL2と、
前記基板の前記端部で前記第1の導電層と前記第2のリードフレームの前記一端部との間を接合し且つ導電性を有する第2の導電性接合材と、
前記第2の導電層と前記半導体素子の上面側の第2の端子との間を電気的に接続する接続子と、をさらに備える
ことを特徴とする。
一端部が前記封止部内の前記基板の上面の前記端部に設けられた第2の導電層の上面に接触し、他端部が前記封止部から露出している第2のリードフレームL2と、
前記基板の前記端部で前記第1の導電層と前記第2のリードフレームの前記一端部との間を接合し且つ導電性を有する第2の導電性接合材と、
前記第2の導電層と前記半導体素子の上面側の第2の端子との間を電気的に接続する接続子と、をさらに備える
ことを特徴とする。
前記半導体装置の製造方法において、
前記半導体素子は、前記第1の端子がドレイン端子であり、前記第2の端子がゲート端子であり、上面に前記第2の端子よりも面積が大きい第3の端子であるソース端子が設けられたMOSFETである
ことを特徴とする。
前記半導体素子は、前記第1の端子がドレイン端子であり、前記第2の端子がゲート端子であり、上面に前記第2の端子よりも面積が大きい第3の端子であるソース端子が設けられたMOSFETである
ことを特徴とする。
前記半導体装置の製造方法において、
前記第1のリードフレームの前記一端部の前記基準方向の幅は、前記第2のリードフレームの前記一端部の前記基準方向の幅よりも、大きいことを特徴とする。
前記第1のリードフレームの前記一端部の前記基準方向の幅は、前記第2のリードフレームの前記一端部の前記基準方向の幅よりも、大きいことを特徴とする。
前記半導体装置の製造方法において、
一端部が前記封止部内の前記基板の前記第3の端子に電気的に接続され、他端部が前記封止部から露出している第3のリードフレームをさらに備えることを特徴とする。
一端部が前記封止部内の前記基板の前記第3の端子に電気的に接続され、他端部が前記封止部から露出している第3のリードフレームをさらに備えることを特徴とする。
前記半導体装置の製造方法において、
前記第1のリードフレームの前記一端部は、前記基準方向に沿って上方に突出するように設けられた第1のアーチ部をさらに備え、
前記第1の曲げ部は、前記第1のアーチ部に繋がり且つ前記第1のアーチ部よりも前記第1のリードフレームの前記一端部の先端側に位置することを特徴とする。
前記第1のリードフレームの前記一端部は、前記基準方向に沿って上方に突出するように設けられた第1のアーチ部をさらに備え、
前記第1の曲げ部は、前記第1のアーチ部に繋がり且つ前記第1のアーチ部よりも前記第1のリードフレームの前記一端部の先端側に位置することを特徴とする。
前記半導体装置の製造方法において、
前記第1のアーチ部の前記辺方向の幅は、前記第1の曲げ部の前記切り欠き部以外の前記辺方向の幅と、同じである
ことを特徴とする。
前記第1のアーチ部の前記辺方向の幅は、前記第1の曲げ部の前記切り欠き部以外の前記辺方向の幅と、同じである
ことを特徴とする。
前記半導体装置の製造方法において、
前記第1のアーチ部は、前記第1のリードフレームに印加された応力を周辺の前記封止部に逃して、前記第1のリードフレームの前記第1の曲げ部に応力が印加されるのを抑制する
ことを特徴とする。
前記第1のアーチ部は、前記第1のリードフレームに印加された応力を周辺の前記封止部に逃して、前記第1のリードフレームの前記第1の曲げ部に応力が印加されるのを抑制する
ことを特徴とする。
前記半導体装置の製造方法において、
前記第1のアーチ部の上面の位置は、前記本体部の上面の位置よりも高く、前記第1の曲げ部の下面の位置は、前記本体部の下面の位置よりも低い
ことを特徴とする。
前記第1のアーチ部の上面の位置は、前記本体部の上面の位置よりも高く、前記第1の曲げ部の下面の位置は、前記本体部の下面の位置よりも低い
ことを特徴とする。
本発明の一態様に係る半導体装置の製造方法は、上面に複数の導電層が設けられた基板と、基板の上面に配置され、下面側の第1の端子が基板の上面に設けられた第1の導電層に電気的に接続された半導体素子と、基板及び半導体素子を封止する封止部と、一端部が封止部内の基板の上面の辺方向に延在する端部で第1の導電層の上面に接触し、他端部が封止部から露出している第1のリードフレームと、基板の端部で第1の導電層の上面と第1のリードフレームの一端部の下面側との間を接合し且つ導電性を有する第1の導電性接合材と、を備え、第1のリードフレームの一端部に、基準方向に沿って下方に突出するように曲げられた第1の曲げ部を有する半導体装置の製造方法である。
この半導体装置の製造方法は、金属板を選択的に打ち抜くことで、第1のリードフレームとなる部分を形成しつつ、第1のリードフレームの第1の曲げ部が形成される部分のうち第1の導電層と線接触する部分の基準方向の両側の側面に、基準方向に凹んだ切り欠き部L1kを形成する第1工程と、第1のリードフレームの一端部を、基準方向A2に沿って下方に突出するように曲げることにより、第1の曲げ部を形成する第2工程と、第1の導電性接合材H1により、基板の端部で第1の導電層の上面と第1のリードフレームの第1の曲げ部の下面側との間を接合するとともに、第1の導電性接合材の一部を切り欠き部内に埋め込んで、第1の導電層の上面と第1の曲げ部の切り欠き部との間を接合する第3工程と、を備える。
このように、本発明の半導体装置の製造方法では、第1のリードフレームL1を形成する工程として、金属板を選択的に打ち抜く工程と、第1のリードフレームの一端部を曲げる工程との2つの工程で済むため、製造コストを低減することができる。
さらに、リードフレームと基板との接合部の外周部には、第1の導電性接合材の所定の厚さが確保されるため、熱ストレスが印加された場合に当該接合部に発生する応力の緩和が可能である。特に、基板と接合する第1のリードフレームの先端を曲げて第1の曲げ部を形成して、当該第1の曲げ部が基板に線接触しているため、当該接合部周辺の第1の導電性接合材の所定の厚さを確保することが可能となる。
さらに、第1の導電性接合材の一部を切り欠き部内に埋め込んで、第1の導電層の上面と第1の曲げ部の前記切り欠き部との間を接合することで、はんだによる固定を確実にすることができる。
すなわち、本発明の半導体装置の製造方法では、リードフレームと基板との接合部に発生する応力を緩和して当該接合部の信頼性を向上させるとともに、リードフレームの形成を容易にして製造コストを低減することができる。
以下、本発明に係る実施形態について図面に基づいて説明する。
図1は、封止前の半導体装置100の構成の一例を示す斜視図である。また、図2は、封止後、リードフレームの切断加工前の半導体装置100の構成の一例を示す上面図である。また、図3は、封止後、リードフレームの切断加工前の半導体装置100の構成の一例を示す斜視図である。また、図4は、リードフレームの切断加工後の半導体装置100の構成の一例を示す斜視図である。なお、図1の例では、第1のリードフレームL1が2つの場合を示している。また、図2の例は、封止部材が透過されたように図示している。
また、図5Aは、図1に示す半導体装置100の第1、第2のリードフレームL1、L2、及び、接続子Xの近傍の領域を拡大した斜視図である。また、図5Bは、図5Aに示す接続子Xの近傍の領域をさらに拡大した斜視図である。また、図5Cは、図5Bに示す接続子Xの近傍の領域の側面の一例を示す側面図である。
例えば、図1ないし図4に示すように、半導体装置100は、基板Bと、半導体素子Sと、封止部200と、第1のリードフレーム(ドレイン用リードフレーム)L1と、検出用リードフレームL11と、第1の導電性接合材H1と、ドレイン用導電性接合材HDと、第2のリードフレーム(制御用リードフレーム)L2と、第2の導電性接合材(第1の制御用導電性接合材)H2と、第2の制御用導電性接合材HGと、第3の制御用導電性接合材HXと、ソース用導電性接合材HSと、接続子Xと、第3のリードフレーム(ソース用リードフレーム)L3と、検出用リードフレームL31と、を備える。
そして、図1、図2に示すように、基板Bは、上面に複数の導電層(第1の導電層D1及び第2の導電層D2)が設けられている。
また、図1、図2に示すように、半導体素子Sは、基板Bの上面に配置されている。この半導体素子Sは、下面側の第1の端子TDが基板Bの上面に設けられた第1の導電層D1に電気的に接続されている。
この半導体素子Sは、例えば、図1、図2に示すように、第1の端子(ドレイン端子)TDと、第2の端子(ゲート端子)TGと、第3の端子(ソース端子)TSと、を有する。
そして、第1の端子TDは、半導体素子Sの下面に設けられ且つ第1の導電層D1に電気的に接続されている。
また、第2の端子TGは、半導体素子Sの上面に設けられ且つ制御用信号(ゲート信号)が入力されるようになっている。
なお、この半導体素子Sは、例えば、MOSFETである。この場合、この半導体素子Sは、下面にドレイン端子である第1の端子TDが設けられ、上面にゲート端子である第2の端子TGが設けられ、上面にソース端子である第3の端子TSが設けられたMOSFETである。
なお、この半導体素子Sは、MOSFET以外のIGBI等の他の半導体素子であってもよい。
また、図1、図2に示すように、第1のリードフレームL1は、一端部L1Mが封止部200内のドレイン端子である第1の端子TDに電気的に接続され、他端部L1Nが封止部200から露出している。
特に、この第1のリードフレームL1は、一端部L1Mが封止部200内の基板Bの上面の辺方向A1に延在する端部で第1の導電層D1の上面に接触し、他端部L1Nが封止部200から露出している。
この第1のリードフレームL1の一端部L1Mは、第1のアーチ部L1bと、第1の曲げ部L1aと、を含む。
そして、第1のアーチ部L1bは、基準方向A2に沿って上方に突出するように設けられている。
そして、第1の曲げ部L1aは、第1のアーチ部L1bに繋がり且つ第1のアーチ部L1bよりも先端側に位置し、基準方向A2に沿って下方に突出するように曲げられている。
この第1の曲げ部L1aの下面側が、第1の導電層D12の上面と基準方向A2に沿って線接触している。
また、第1の導電性接合材H1は、基板Bの端部で第1の導電層D1の上面と第1のリードフレームL1の一端部L1Mの下面側との間を接合し且つ導電性を有する。
なお、この第1の導電性接合材H1は、例えば、はんだ材である。
また、検出用リードフレームL11は、一端部が封止部200内のドレイン端子である第1の端子TDに電気的に接続され、他端部が封止部200から露出している。
この検出用リードフレームL11は、例えば、半導体素子Sのドレインの電圧を検出するためのものである。
そして、検出用導電性接合材H11は、第1の導電層D1と検出用リードフレームL11の一端部との間を接合し且つ導電性を有する。
なお、この検出用導電性接合材H11は、例えば、はんだ材である。
また、第2のリードフレームL2は、例えば、図1、図2に示すように、一端部L2Mが封止部200内の基板Bの上面の端部に設けられた第2の導電層の上面に接触し、他端部L2Nが封止部200から露出している。
なお、この第2のリードフレームL2は、既述のMOSFET(半導体素子S)のゲート信号を伝送するための制御用リードフレームである。
そして、第2の導電性接合材(第1の制御用導電性接合材)H2は、基板Bの端部で第1の導電層D1と第2のリードフレームL2の一端部L2Mとの間を接合し且つ導電性を有する。
なお、この第2の導電性接合材H2は、例えば、はんだ材である。
また、第2のリードフレームL2の一端部L2Mは、第2のアーチ部L2bと、第2の曲げ部L2aと、を含む。
そして、第2のアーチ部L2bは、基準方向A2に沿って上方に突出するように設けられている。
そして、第2の曲げ部L2aは、第2のアーチ部L2bに繋がり且つ第2のアーチ部L2bよりも先端側に位置し、基準方向A2に沿って下方に突出するように曲げられている。
この第2の曲げ部L2aの下側が、第2の導電層D2の上面と、基準方向A2に沿って線接触している。
また、第1のリードフレームL1の一端部L1Mの基準方向A2の幅は、第2のリードフレームL2の一端部L2Mの基準方向A2の幅よりも、大きくなるように設定されている。
また、第3のリードフレームL3は、一端部L3Mが半導体素子Sの上面のソース端子である第3の端子TSに電気的に接続され、他端部L3Nが封止部200から露出している。
そして、ソース用導電性接合材HSは、第3の端子TSと第3のリードフレームL3の一端部L3Mとの間を接合し且つ導電性を有する。
なお、このソース用導電性接合材HSは、例えば、はんだ材である。
また、検出用リードフレームL31は、一端部が半導体素子Sの上面のソース端子である第3の端子TSに電気的に接続され(すなわち、第3のリードフレームL3から延在し)、他端部が封止部200から露出している。
この検出用リードフレームL31は、例えば、半導体素子Sのソースの電圧を検出するためのものである。
また、図1ないし図4に示すように、封止部200は、基板B及び半導体素子Sを封止するようになっている。
ここで、図5A、図5B、図5Cに示す例では、半導体素子Sの上面における、第3の端子TSであるソース端子の面積は、ゲート端子である第2の端子TGよりも面積が大きくなるように設定されている。
また、接続子Xは、例えば、図5A、図5B、図5Cに示すように、第2の導電層D2と半導体素子Sの上面側の第2の端子(ゲート端子)TGとの間を電気的に接続するようになっている。
この接続子Xは、例えば、図5A、図5B、図5Cに示すように、一端部X1が封止部内200で半導体素子Sの第2の端子TGの上面に接触し、他端部X2が第2の導電層Dと接触している。
ここで、第2の制御用導電性接合材HGは、半導体素子Sの第2の端子TGの上面と接続子Xの一端部X1との間を接合し且つ導電性を有する。
なお、この第2の制御用導電性接合材HGは、例えば、はんだ材である。
さらに、第3の制御用導電性接合材HXは、基板Bの第2の導電層D2と接続子Xの他端部X2との間を接合し且つ導電性を有する。
なお、この第3の制御用導電性接合材HXは、例えば、はんだ材である。
すなわち、接続子Xは、第2及び第3の制御用導電性接合材HG、HXにより、第2の導電層D2と半導体素子Sの上面側の第2の端子(ゲート端子)TGとの間を電気的に接続するようになっている。
そして、この接続子Xの一端部X1は、例えば、図5B、図5Cに示すように、水平部Xcと、第1の傾斜部Xbと、制御用曲げ部Xaと、基準部Xdと、を備える。
そして、水平部Xcは、例えば、図5A、図5B、図5Cに示すように、基板Bの上面と平行に配置されている。
また、第1の傾斜部Xbは、例えば、図5A、図5B、図5Cに示すように、水平部Xcに繋がり且つ水平部Xcよりも一端部X1の先端側に位置するとともに、水平部Xcから下方に傾斜した形状を有する。
また、制御用曲げ部Xaは、例えば、図5Bに示すように、第1の傾斜部Xbに繋がり且つ一端部X1の先端に位置するとともに、曲げ軸方向A3に沿って下方に突出するように曲げられている。
この制御用曲げ部Xaの下面側が、第2の端子TGの上面と接触している。特に、制御用曲げ部Xaの下面側が、第2の端子TGの上面の中心TGaと接触している。
さらに、制御用曲げ部Xaの下面側が、例えば、図5Cに示すように、第2の端子TGの上面と曲げ軸方向A3に線接触している。
なお、この制御用曲げ部Xaの曲げ軸方向A3の幅は、第1の傾斜部Xbの曲げ軸方向A3の幅と、同じである。
また、基準部Xdは、第1の傾斜部Xbとは反対側で水平部Xcに繋がり且つ水平部Xcの幅よりも大きい幅を有する。
なお、制御用曲げ部Xaの曲げ軸方向A3の幅は、この基準部Xdの曲げ軸方向A3の幅よりも、小さくなるように設定されている。
ここで、第2の制御用導電性接合材HGは、例えば、図5A、図5B、図5Cに示すように、接続子Xの制御用曲げ部Xaが第2の端子TGの上面と線接触する曲げ軸方向A3に沿って配置され、第2の端子TGの上面と制御用曲げ部Xaの下面側との間を接合している。
そして、第2の端子TGの上面は、例えば、図5A、図5B、図5Cに示すように、長方形の形状を有する。
そして、第2の制御用導電性接合材HGは、図5Bに示すように、第2の端子TGの上面の中心TGaを取り囲むように位置して、接続子Xの制御用曲げ部Xaの下面と第2の端子TGの上面との間を接合している。
そして、例えば、図5Cに示すように、接続子Xの制御用曲げ部Xaの下面側と第2の端子TGの上面とは、第2の端子TGの上面の中心TGaを通る曲げ軸方向A3に線接触している。
この曲げ軸方向A3は、例えば、図5A、図5B、図5Cに示すように、第2の端子TGの該長方形の一辺と平行になっている。
一方、接続子Xの他端部X2は、第2の傾斜部Xeと、先端部Xfと、を備える。
そして、第2の傾斜部Xeは、水平部Xcとは反対側で基準部Xdに繋がり且つ基準部Xdよりも他端部X2の先端側に位置するとともに、基準部Xdから下方に傾斜した形状を有する。
そして、先端部Xfは、例えば、図5A、図5B、図5Cに示すように、第2の傾斜部Xeに繋がり且つ他端部X2の先端に位置する。
この先端部Xfは、第3の制御用導電性接合材HXにより、基板Bの第2の導電層D2の上面と接合されている。
なお、接続子Xの制御用曲げ部Xaの下面の基板Bの上面からの高さは、先端部Xfの下面の基板Bの上面からの高さよりも、高くなるように設定されている。
なお、この接続子Xの上下方向の厚さは、第2のリードフレームL2の上下方向の厚さよりも、薄くなるように設定されている。
これにより、小型化された接続子Xの曲げ加工を容易にすることができる。
ここで、図6は、図1に示す半導体装置100の第1のリードフレームL1及び検出用リードフレームL11の近傍の領域を拡大した斜視図である。また、図7は、図6に示す第1のリードフレームL1と第1の導電性接合材H1の構成の一例を示す斜視図である。また、図8Aは、図7に示す第1のリードフレームL1と第1の導電性接合材H1の構成の一例を示す上面図である。また、図8Bは、図8Aに示す第1のリードフレームL1の構成の一例を示す断面図である。また、図9は、図6に示す第1のリードフレームL1の一端部L1Mの近傍の構成の一例を示す断面図である。
例えば、図6ないし図9に示すように、第1のリードフレームL1の一端部L1Mは、第1のアーチ部L1bと、第1の曲げ部L1aと、を含む。
そして、第1のアーチ部L1bは、基準方向A2に沿って上方に突出するように設けられている。
そして、第1の曲げ部L1aは、第1のアーチ部L1bに繋がり且つ第1のアーチ部L1bよりも先端側に位置し、基準方向A2に沿って下方に突出するように曲げられている。
この第1のリードフレームL1の第1の曲げ部L1aの下面側が、第1の導電層D12の上面と基準方向A2に沿って線接触している。
そして、第1の導電性接合材H1は、第1のリードフレームL1の第1の曲げ部L1aが第1の導電層D1の上面と線接触する基準方向A2に沿って配置されている。この第1の導電性接合材H1は、基板Bの端部で第1の導電層D1の上面と第1の曲げ部L1aの下面側との間を接合している。
ここで、図6ないし図9に示すように、第1のリードフレームL1の第1の曲げ部L1aのうち第1の導電層D1と線接触する部分の基準方向A2の両側の側面には、基準方向A2に凹んだ切り欠き部L1kが形成されている。
そして、第1の導電性接合材H1の一部は、切り欠き部L1k内に埋め込まれて、第1の導電層D1の上面と第1の曲げ部L1aの切り欠き部L1kとの間を接合している。
また、この第1のリードフレームL1は、例えば、図6ないし図9に示すように、基板Bの端部が延在する辺方向A1と、第1の曲げ部L1aの線接触する領域が延在する基準方向A2とが平行になるように配置されている。
また、第1のリードフレームL1は、一端部L1Mと他端部L1Nとの間に位置し且つ封止部200内に封止された本体部を有し、第1のアーチ部L1bの上面の位置は、当該本体部の上面の位置よりも高くなっている。
そして、第1のアーチ部L1bの辺方向A1の幅は、第1の曲げ部L1aの切り欠き部L1k以外の辺方向A1の幅と、同じである。すなわち、第1のアーチ部L1bの辺方向A1の幅は、第1の曲げ部L1aの切り欠き部L1kの辺方向A1の幅よりも大きい。
また、例えば、第1のリードフレームL1の一端部L1Mと他端部L1Nとは、同じ厚さを有する(すなわち、第1のリードフレームL1は、コイニングされていない)。
なお、この第1の曲げ部L1aの下面の位置は、本体部の下面の位置よりも低くなるように設定されている。
そして、この第1のアーチ部L1bは、第1のリードフレームL1に印加された応力を周辺の封止部200に逃して、第1のリードフレームL1の第1の曲げ部L1aに応力が印加されるのを抑制するようになっている。
本実施例3では、既述のような構成を有する半導体装置100の製造方法の例について説明する。
ここで、図10ないし図13は、半導体装置100の製造方法の工程の一例を示す図である。
先ず、図10に示すように、例えば、銅などの金属で構成される金属板300を準備する。
そして、図11に示すように、金属板300を選択的に打ち抜くことで、第1ないし第3のリードフレームL1〜L3となる部分を同時に形成する。
特に、この第1のリードフレームL1を形成するときに、第1のリードフレームL1の第1の曲げ部L1aが形成される部分のうち第1の導電層D1と線接触する部分の基準方向A2の両側の側面に、基準方向A2に凹んだ切り欠き部L1kを形成する。
同様に、第2のリードフレームL2を形成するときに、第2のリードフレームL2の第1の曲げ部L2aが形成される部分のうち第1の導電層D1と線接触する部分の基準方向A2の両側の側面に、基準方向A2に凹んだ切り欠き部L2kを形成する。
そして、図12に示すように、第1及び第2のリードフレームL1、L2の一端部を、基準方向A2に沿って下方に突出するように曲げることにより、第1及び第2の曲げ部L1a、L2aを形成する。
そして、図13に示すように、第3のリードフレームL3に所定の加工を施して所定形状L3Xを形成する。
これらの工程により、例えば、図1に示す第1ないし第3のリードフレームL1〜L3が形成される。
一方、上面に第1の導電層D1及び第2の導電層D2が設けられた基板Bを準備する。
そして、下面に設けられ且つ第1の導電層D1に電気的に接続される第1の端子TDと、上面に設けられ且つ制御用信号が入力される第2の端子TGと、を有する半導体素子Sを、基板Bの上面に配置する。そして、第1の導電層D1に第1の端子TDを接合して、第1の導電層D1と第1の端子TDとを電気的に接続する。
その後、図5Aないし図5Cに示すように、第1のリードフレームL1の一端部を基板Bの上面の端部に設けられた第1の導電層D1の上面に接触させる。そして、第1の導電性接合材H1により、基板Bの端部で第1の導電層の上面と第1のリードフレームL1の第1の曲げ部の下面側との間を接合するとともに、第1の導電性接合材H1の一部を切り欠き部L1k内に埋め込んで、第1の導電層D1の上面と第1の曲げ部L1aの切り欠き部L1kとの間を接合する。
同様に、第2のリードフレームL2の一端部を基板Bの上面の端部に設けられた第2の導電層D2の上面に接触させる。そして、導電性を有する第1の制御用導電性接合材H2により、基板Bの端部で第2の導電層D2と第2のリードフレームL2の一端部との間を接合する(図1)。このとき、第2の導電性接合材H2の一部を切り欠き部L2k内に埋め込んで、第2の導電層D2の上面と第2の曲げ部L2aの切り欠き部L2kとの間を接合する。
さらに、第3のリードフレームL3の一端部を半導体素子Sの上面の第3の端子TSの上面に接触させる。そして、導電性を有するソース用導電性接合材HSにより、第3の端子TSと第3のリードフレームL3の一端部との間を接合する(図1)。
そして、接続子Xの一端部X1を半導体素子Sの第2の端子TGの上面に接触させるとともに、接続子Xの他端部X2を第2の導電層D2と接触させ、さらに、導電性を有する第2の制御用導電性接合材HGにより、半導体素子Sの第2の端子の上面と接続子Xの一端部X1との間を接合するとともに、導電性を有する第3の制御用導電性接合材HXにより、基板Bの第2の導電層D2と接続子Xの他端部X2との間を接合する。
そして、図2、図3に示すように、封止部200により、基板B、半導体素子S、接続子X、第1ないし第3のリードフレームL1〜L3の一端部、及び、検出用リードフレームL11、L31を封止する。
その後、第1ないし第3のリードフレームL1〜L3、及び、検出用リードフレームL11、L31を切断加工することにより、図4に示す半導体装置100が製造されることとなる。
このように、本実施例においては、金属板300の外形の打ち抜きの後、第1、第2のリードフレームL1、L2の一端部を曲げる2つの工程により、第1、第2のリードフレームL1、L2を形成することができる。このため、加工コストが安くなり、かつ接合部の外周部には、はんだ厚が確保されるため応力緩和が可能である。
また、第1、第2のリードフレームL1、L2の先端(一端部)の第1、第2の曲げ部L1a、L2aの両側に切り欠き部(窪み部)L1k、L2kを形成して、当該第1、第2の曲げ部L1a、L2aの曲げを容易にしつつ、切り欠き部L1k、L2kにはんだが流入することで、はんだによる固定を確実にすることができる。
なお、既述のように、第1、第2のリードフレームL1、L2の先端が曲げ加工により曲げられているため、この曲げられた第1、第2の曲げ部L1a、L2aが、線接触で第1、第2の導電層D1、D2に接続されているため、はんだ材のディスペンス量を低減することが可能になっている。
以上のように、本発明の一態様に係る半導体装置の製造方法は、上面に複数の導電層D1、D2が設けられた基板Bと、基板の上面に配置され、下面側の第1の端子が基板の上面に設けられた第1の導電層D1に電気的に接続された半導体素子Sと、基板及び半導体素子を封止する封止部と、一端部が封止部内の基板の上面の辺方向A1に延在する端部で第1の導電層の上面に接触し、他端部が封止部から露出している第1のリードフレームL1と、基板の端部で第1の導電層の上面と第1のリードフレームの一端部の下面側との間を接合し且つ導電性を有する第1の導電性接合材H1と、を備え、第1のリードフレームの一端部に、基準方向A2に沿って下方に突出するように曲げられた第1の曲げ部L1aを有する半導体装置の製造方法である。
この半導体装置の製造方法は、金属板を選択的に打ち抜くことで、第1のリードフレームとなる部分を形成しつつ、第1のリードフレームの第1の曲げ部が形成される部分のうち第1の導電層と線接触する部分の基準方向の両側の側面に、基準方向に凹んだ切り欠き部L1kを形成する第1工程と、第1のリードフレームの一端部を、基準方向A2に沿って下方に突出するように曲げることにより、第1の曲げ部L1aを形成する第2工程と、第1の導電性接合材H1により、基板の端部で第1の導電層の上面と第1のリードフレームの第1の曲げ部の下面側との間を接合するとともに、第1の導電性接合材の一部を切り欠き部内に埋め込んで、第1の導電層の上面と第1の曲げ部の切り欠き部との間を接合する第3工程と、を備える。
このように、本発明の半導体装置の製造方法では、第1のリードフレームL1を形成する工程として、金属板を選択的に打ち抜く工程と、第1のリードフレームの一端部を曲げる工程との2つの工程で済むため、製造コストを低減することができる。
さらに、リードフレームと基板との接合部の外周部には、第1の導電性接合材の所定の厚さが確保されるため、熱ストレスが印加された場合に当該接合部に発生する応力の緩和が可能である。
特に、基板と接合する第1のリードフレームの先端を曲げて第1の曲げ部L1aを形成して、当該第1の曲げ部が基板に線接触しているため、当該接合部周辺の第1の導電性接合材の所定の厚さを確保することが可能となる。
さらに、第1の導電性接合材の一部を切り欠き部内に埋め込んで、第1の導電層の上面と第1の曲げ部の前記切り欠き部との間を接合することで、はんだによる固定を確実にすることができる。
すなわち、本発明の半導体装置の製造方法では、リードフレームと基板との接合部に発生する応力を緩和して当該接合部の信頼性を向上させるとともに、リードフレームの形成を容易にして製造コストを低減することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
100 半導体装置
B 基板
S 半導体素子
200 封止部
L1 第1のリードフレーム
L11 検出用リードフレーム
H1 第1の導電性接合材
L2 第2のリードフレーム
H2 第2の導電性接合材(第1の制御用導電性接合材)
HG 第2の制御用導電性接合材
HX 第3の制御用導電性接合材
X 接続子
L3 第3のリードフレーム
L31 検出用リードフレーム
B 基板
S 半導体素子
200 封止部
L1 第1のリードフレーム
L11 検出用リードフレーム
H1 第1の導電性接合材
L2 第2のリードフレーム
H2 第2の導電性接合材(第1の制御用導電性接合材)
HG 第2の制御用導電性接合材
HX 第3の制御用導電性接合材
X 接続子
L3 第3のリードフレーム
L31 検出用リードフレーム
Claims (15)
- 上面に複数の導電層が設けられた基板と、前記基板の上面に配置され、下面側の第1の端子が前記基板の上面に設けられた第1の導電層に電気的に接続された半導体素子と、前記基板及び半導体素子を封止する封止部と、一端部が前記封止部内の前記基板の前記上面の辺方向A1に延在する端部で前記第1の導電層の上面に接触し、他端部が前記封止部から露出している第1のリードフレームと、前記基板の前記端部で前記第1の導電層の上面と前記第1のリードフレームの前記一端部の下面側との間を接合し且つ導電性を有する第1の導電性接合材H1と、を備え、前記第1のリードフレームの前記一端部に、基準方向に沿って下方に突出するように曲げられた第1の曲げ部を有する半導体装置の製造方法であって、
金属板を選択的に打ち抜くことで、前記第1のリードフレームとなる部分を形成しつつ、前記第1のリードフレームの前記第1の曲げ部が形成される部分のうち前記第1の導電層と線接触する部分の前記基準方向の両側の側面に、前記基準方向に凹んだ切り欠き部を形成する第1工程と、
前記第1のリードフレームの前記一端部を、前記基準方向に沿って下方に突出するように曲げることにより、第1の曲げ部を形成する第2工程と、
前記第1の導電性接合材により、前記基板の前記端部で前記第1の導電層の上面と前記第1のリードフレームの前記第1の曲げ部の下面側との間を接合するとともに、前記第1の導電性接合材の一部を前記切り欠き部内に埋め込んで、前記第1の導電層の上面と前記第1の曲げ部の前記切り欠き部との間を接合する第3工程と、を備える
ことを特徴とする半導体装置の製造方法。 - 前記第1の曲げ部の下面側が、前記第1の導電層の上面と前記基準方向に線接触していることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1の導電性接合材は、前記第1のリードフレームの前記第1の曲げ部が前記第1の導電層の上面と線接触する前記基準方向に沿って配置され、前記基板の前記端部で前記第1の導電層の上面と前記第1の曲げ部の下面側との間を接合している
ことを特徴とする請求項2に記載の半導体装置の製造方法。 - 前記第1のリードフレームは、前記基板の前記端部が延在する前記辺方向と、前記第1の曲げ部の線接触する領域が延在する前記基準方向とが平行になるように配置されている
ことを特徴とする請求項3に記載の半導体装置の製造方法。 - 前記第1のリードフレームは、前記一端部と前記他端部との間に位置し且つ前記封止部内に封止された本体部を有する
ことを特徴とする請求項4に記載の半導体装置の製造方法。 - 前記第1のリードフレームの前記一端部と前記他端部とは、同じ厚さを有することを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記第1の導電性接合材は、はんだ材であることを特徴とする請求項4に記載の半導体装置の製造方法。
- 一端部が前記封止部内の前記基板の上面の前記端部に設けられた第2の導電層の上面に接触し、他端部が前記封止部から露出している第2のリードフレームL2と、
前記基板の前記端部で前記第1の導電層と前記第2のリードフレームの前記一端部との間を接合し且つ導電性を有する第2の導電性接合材と、
前記第2の導電層と前記半導体素子の上面側の第2の端子との間を電気的に接続する接続子と、をさらに備える
ことを特徴とする請求項3に記載の半導体装置の製造方法。 - 前記半導体素子は、前記第1の端子がドレイン端子であり、前記第2の端子がゲート端子であり、上面に前記第2の端子よりも面積が大きい第3の端子であるソース端子が設けられたMOSFETである
ことを特徴とする請求項8に記載の半導体装置の製造方法。 - 前記第1のリードフレームの前記一端部の前記基準方向の幅は、前記第2のリードフレームの前記一端部の前記基準方向の幅よりも、大きいことを特徴とする請求項9に記載の半導体装置の製造方法。
- 一端部が前記封止部内の前記基板の前記第3の端子に電気的に接続され、他端部が前記封止部から露出している第3のリードフレームをさらに備えることを特徴とする請求項10に記載の半導体装置の製造方法。
- 前記第1のリードフレームの前記一端部は、前記基準方向に沿って上方に突出するように設けられた第1のアーチ部をさらに備え、
前記第1の曲げ部は、前記第1のアーチ部に繋がり且つ前記第1のアーチ部よりも前記第1のリードフレームの前記一端部の先端側に位置することを特徴とする請求項5に記載の半導体装置の製造方法。 - 前記第1のアーチ部の前記辺方向の幅は、前記第1の曲げ部の前記切り欠き部以外の前記辺方向の幅と、同じである
ことを特徴とする請求項12に記載の半導体装置の製造方法。 - 前記第1のアーチ部は、前記第1のリードフレームに印加された応力を周辺の前記封止部に逃して、前記第1のリードフレームの前記第1の曲げ部に応力が印加されるのを抑制する
ことを特徴とする請求項13に記載の半導体装置の製造方法。 - 前記第1のアーチ部の上面の位置は、前記本体部の上面の位置よりも高く、前記第1の曲げ部の下面の位置は、前記本体部の下面の位置よりも低い
ことを特徴とする請求項13に記載の半導体装置の製造方法。
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