JP6752980B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する発明である。
従来、例えば、半導体素子を基板の導体層上に載置し、当該半導体素子とリードフレームとをはんだ等の導電性接合材を介して接続子で接合し、当該半導体素子と基板とが封止樹脂で封止された半導体装置が知られている(例えば、特許文献１参照)。
このような従来の半導体装置では、当該半導体装置に熱ストレスが印加された場合に、リードフレームの接合部に応力が発生することで、当該接合部の電気的な接続の信頼性が低下する問題がある。
特開2015-12065
そこで、本発明は、リードフレームに応力が印加された場合に、リードフレームと基板との接合部に発生する応力を緩和して、当該接合部の電気的な接続の信頼性が低下を抑制することが可能な半導体装置を提供することを目的とする。
本発明の一態様に係る実施形態に従った半導体装置は、
上面に複数の導電層が設けられた基板と、
前記基板の上面に配置され、下面側の第１の端子が前記基板の上面に設けられた第１の導電層に電気的に接続された半導体素子と、
前記基板及び半導体素子を封止する封止部と、
一端部が前記封止部内の前記基板の前記上面の辺方向に延在する端部で前記第１の導電層の上面に接触し、他端部が前記封止部から露出している第１のリードフレームと、
前記基板の前記端部で前記第１の導電層の上面と前記第１のリードフレームの前記一端部の下面側との間を接合し且つ導電性を有する第１の導電性接合材と、を備え、
前記第１のリードフレームの前記一端部は、基準方向に沿って上方に突出するように設けられた第１のアーチ部と、前記第１のアーチ部に繋がり且つ前記第１のアーチ部よりも先端側に位置し、前記基準方向に沿って下方に突出するように曲げられた第１の曲げ部と、を有する
ことを特徴とする。
前記半導体装置において、
前記第１の曲げ部の下面側が、前記第１の導電層の上面と前記基準方向に沿って線接触していることを特徴とする。
前記半導体装置において、
前記第１の導電性接合材は、前記第１のリードフレームの前記第１の曲げ部が前記第１の導電層の上面と線接触する前記基準方向に沿って配置され、前記基板の前記端部で前記第１の導電層の上面と前記第１の曲げ部の下面側との間を接合している
ことを特徴とする。
前記半導体装置において、
前記第１のリードフレームの前記第１の曲げ部のうち前記第１の導電層と線接触する部分の前記基準方向の両側の側面には、前記基準方向に凹んだ切り欠き部が形成されており、
前記第１の導電性接合材の一部は、前記切り欠き部内に埋め込まれて、前記第１の導電層の上面と前記第１の曲げ部の前記切り欠き部との間を接合している
ことを特徴とする。
前記半導体装置において、
前記第１のリードフレームは、
前記基板の前記端部が延在する前記辺方向と、前記第１の曲げ部の線接触する領域が延在する前記基準方向とが平行になるように配置されている
ことを特徴とする。
前記半導体装置において、
前記第１のリードフレームは、前記一端部と前記他端部との間に位置し且つ前記封止部内に封止された本体部を有し、前記第１のアーチ部の上面の位置は、前記本体部の上面の位置よりも高い
ことを特徴とする。
前記半導体装置において、
前記第１のアーチ部の前記辺方向の幅は、前記第１の曲げ部の前記切り欠き部以外の前記辺方向の幅と、同じである
ことを特徴とする。
前記半導体装置において、
前記第１のリードフレームの前記一端部と前記他端部とは、同じ厚さを有することを特徴とする。
前記半導体装置において、
前記第１の導電性接合材は、はんだ材であることを特徴とする。
前記半導体装置において、
前記第１のアーチ部は、
前記第１のリードフレームに印加された応力を周辺の前記封止部に逃して、前記第１のリードフレームの前記第１の曲げ部に応力が印加されるのを抑制する
ことを特徴とする。
前記半導体装置において、
前記第１の曲げ部の下面の位置は、前記本体部の下面の位置よりも低いことを特徴とする。
前記半導体装置において、
一端部が前記封止部内の前記基板の上面の前記端部に設けられた第２の導電層の上面に接触し、他端部が前記封止部から露出している第２のリードフレームと、
前記基板の前記端部で前記第１の導電層と前記第２のリードフレームの前記一端部との間を接合し且つ導電性を有する第２の導電性接合材と、
前記第２の導電層と前記半導体素子の上面側の第２の端子との間を電気的に接続する接続子Ｘと、をさらに備え、
前記第２のリードフレームの前記一端部は、
前記基準方向に沿って上方に突出するように設けられた第２のアーチ部と、
前記第２のアーチ部に繋がり且つ前記第２のアーチ部よりも先端側に位置し、前記基準方向に沿って下方に突出するように曲げられた第２の曲げ部と、を有し、
前記第２の曲げ部の下側が、前記第２の導電層の上面と前記基準方向に沿って線接触している
ことを特徴とする。
前記半導体装置において、
前記半導体素子は、
前記第１の端子がドレイン端子であり、前記第２の端子がゲート端子であり、上面に前記第２の端子よりも面積が大きい第３の端子であるソース端子が設けられたＭＯＳＦＥＴである
ことを特徴とする。
前記半導体装置において、
前記第１のリードフレームの前記一端部の前記基準方向の幅は、前記第２のリードフレームの前記一端部の前記基準方向の幅よりも、大きい
ことを特徴とする。
前記半導体装置において、
一端部が前記封止部内の前記第３の端子に電気的に接続され、他端部が前記封止部から露出している第３のリードフレームをさらに備える
ことを特徴とする。
本発明の一態様に係る半導体装置は、上面に複数の導電層が設けられた基板と、基板の上面に配置され、下面側の第１の端子が基板の上面に設けられた第１の導電層に電気的に接続された半導体素子と、基板及び半導体素子を封止する封止部と、一端部が封止部内の基板の上面の辺方向に延在する端部で第１の導電層の上面に接触し、他端部が封止部から露出している第１のリードフレームと、基板の端部で第１の導電層の上面と第１のリードフレームの一端部の下面側との間を接合し且つ導電性を有する第１の導電性接合材と、を備える。
そして、第１のリードフレームの一端部は、基準方向に沿って上方に突出するように設けられた第１のアーチ部と、第１のアーチ部に繋がり且つ第１のアーチ部よりも先端側に位置し、基準方向に沿って下方に突出するように曲げられた第１の曲げ部と、を有し、第１の曲げ部の下面側が、第１の導電層の上面と基準方向に線接触している。
そして、例えば、第１のリードフレームＬ１の第１の曲げ部のうち第１の導電層と線接触する部分の基準方向Ａ２の両側の側面には、基準方向に凹んだ切り欠き部が形成されており、第１の導電性接合材の一部は、切り欠き部内に埋め込まれて、第１の導電層の上面と第１の曲げ部の切り欠き部との間を接合している。
このように、本発明の半導体装置では、例えば、熱ストレスを与えられた場合に、第１のリードフレームに設けられた第１のアーチ部により、当該第１のリードフレームＬ１に加わる応力を周辺の封止部に逃がすことが可能となる。
そして、第１のリードフレームの先端の第１の曲げ部が基板に線接触しているため、接触部の周辺の導電性接合材（はんだ材）の厚さを確保することが可能となる。
さらに、例えば、第１の曲げ部の両側に切り欠き部を形成して、当該第１の曲げ部の曲げを容易にしつつ、切り欠き部にはんだが流入することで、導電性接合材による固定を確実にすることができる。
このように、本発明の半導体装置では、リードフレームに応力が印加された場合に、リードフレームと基板との接合部に発生する応力を緩和することができる。
図１は、封止前の半導体装置１００の構成の一例を示す斜視図である。 図２は、封止後、リードフレームの切断加工前の半導体装置１００の構成の一例を示す上面図である。 図３は、封止後、リードフレームの切断加工前の半導体装置１００の構成の一例を示す斜視図である。 図４は、リードフレームの切断加工後の半導体装置１００の構成の一例を示す斜視図である。 図５Ａは、図１に示す半導体装置１００の第１、第２のリードフレームＬ１、Ｌ２、及び、接続子Ｘの近傍の領域を拡大した斜視図である。 図５Ｂは、図５Ａに示す接続子Ｘの近傍の領域をさらに拡大した斜視図である。 図５Ｃは、図５Ｂに示す接続子Ｘの近傍の領域の側面の一例を示す側面図である。 図６は、図１に示す半導体装置１００の第１のリードフレームＬ１及び検出用リードフレームＬ１１の近傍の領域を拡大した斜視図である。 図７は、図６に示す第１のリードフレームＬ１と第１の導電性接合材Ｈ１の構成の一例を示す斜視図である。 図８Ａは、図７に示す第１のリードフレームＬ１と第１の導電性接合材Ｈ１の構成の一例を示す上面図である。 図８Ｂは、図８Ａに示す第１のリードフレームＬ１の構成の一例を示す断面図である。 図９は、図６に示す第１のリードフレームＬ１の一端部Ｌ１Ｍの近傍の構成の一例を示す断面図である。 図１０は、半導体装置１００の製造方法の工程の一例を示す図である。 図１１は、図１０に続く、半導体装置１００の製造方法の工程の一例を示す図である。 図１２は、図１１に続く、半導体装置１００の製造方法の工程の一例を示す図である。 図１３は、図１２に続く、半導体装置１００の製造方法の工程の一例を示す図である。
以下、本発明に係る実施形態について図面に基づいて説明する。
 実施形態
図１は、封止前の半導体装置１００の構成の一例を示す斜視図である。また、図２は、封止後、リードフレームの切断加工前の半導体装置１００の構成の一例を示す上面図である。また、図３は、封止後、リードフレームの切断加工前の半導体装置１００の構成の一例を示す斜視図である。また、図４は、リードフレームの切断加工後の半導体装置１００の構成の一例を示す斜視図である。なお、図１の例では、第１のリードフレームＬ１が２つの場合を示している。また、図２の例は、封止部材が透過されたように図示している。
また、図５Ａは、図１に示す半導体装置１００の第１、第２のリードフレームＬ１、Ｌ２、及び、接続子Ｘの近傍の領域を拡大した斜視図である。また、図５Ｂは、図５Ａに示す接続子Ｘの近傍の領域をさらに拡大した斜視図である。また、図５Ｃは、図５Ｂに示す接続子Ｘの近傍の領域の側面の一例を示す側面図である。
例えば、図１ないし図４に示すように、半導体装置１００は、基板Ｂと、半導体素子Ｓと、封止部２００と、第１のリードフレーム（ドレイン用リードフレーム）Ｌ１と、検出用リードフレームＬ１１と、第１の導電性接合材Ｈ１と、ドレイン用導電性接合材ＨＤと、第２のリードフレーム（制御用リードフレーム）Ｌ２と、第２の導電性接合材（第１の制御用導電性接合材）Ｈ２と、第２の制御用導電性接合材ＨＧと、第３の制御用導電性接合材ＨＸと、接続子Ｘと、第３のリードフレーム（ソース用リードフレーム）Ｌ３と、ソース用導電性接合材ＨＳと、検出用リードフレームＬ３１と、を備える。
そして、図１、図２に示すように、基板Ｂは、上面に複数の導電層（第１の導電層Ｄ１及び第２の導電層Ｄ２）が設けられている。
また、図１、図２に示すように、半導体素子Ｓは、基板Ｂの上面に配置されている。この半導体素子Ｓは、下面側の第１の端子ＴＤが基板Ｂの上面に設けられた第１の導電層Ｄ１に電気的に接続されている。
この半導体素子Ｓは、例えば、図１、図２に示すように、第１の端子（ドレイン端子）ＴＤと、第２の端子（ゲート端子）ＴＧと、第３の端子（ソース端子）ＴＳと、を有する。
そして、第１の端子ＴＤは、半導体素子Ｓの下面に設けられ且つ第１の導電層Ｄ１に電気的に接続されている。
また、第２の端子ＴＧは、半導体素子Ｓの上面に設けられ且つ制御用信号（ゲート信号）が入力されるようになっている。
なお、この半導体素子Ｓは、例えば、ＭＯＳＦＥＴである。この場合、この半導体素子Ｓは、下面にドレイン端子である第１の端子ＴＤが設けられ、上面にゲート端子である第２の端子ＴＧが設けられ、上面にソース端子である第３の端子ＴＳが設けられたＭＯＳＦＥＴである。
なお、この半導体素子Ｓは、ＭＯＳＦＥＴ以外のＩＧＢＩ等の他の半導体素子であってもよい。
また、図１、図２に示すように、第１のリードフレームＬ１は、一端部Ｌ１Ｍが封止部２００内のドレイン端子である第１の端子ＴＤに電気的に接続され、他端部Ｌ１Ｎが封止部２００から露出している。
特に、この第１のリードフレームＬ１は、一端部Ｌ１Ｍが封止部２００内の基板Ｂの上面の辺方向Ａ１に延在する端部で第１の導電層Ｄ１の上面に接触し、他端部Ｌ１Ｎが封止部２００から露出している。
この第１のリードフレームＬ１の一端部Ｌ１Ｍは、第１のアーチ部Ｌ１ｂと、第１の曲げ部Ｌ１ａと、を含む。
そして、第１のアーチ部Ｌ１ｂは、基準方向Ａ２に沿って上方に突出するように設けられている。
そして、第１の曲げ部Ｌ１ａは、第１のアーチ部Ｌ１ｂに繋がり且つ第１のアーチ部Ｌ１ｂよりも先端側に位置し、基準方向Ａ２に沿って下方に突出するように曲げられている。
この第１の曲げ部Ｌ１ａの下面側が、第１の導電層Ｄ１２の上面と基準方向Ａ２に沿って線接触している。
また、第１の導電性接合材Ｈ１は、基板Ｂの端部で第１の導電層Ｄ１の上面と第１のリードフレームＬ１の一端部Ｌ１Ｍの下面側との間を接合し且つ導電性を有する。
なお、この第１の導電性接合材Ｈ１は、例えば、はんだ材である。
また、検出用リードフレームＬ１１は、一端部が封止部２００内のドレイン端子である第１の端子ＴＤに電気的に接続され、他端部が封止部２００から露出している。
この検出用リードフレームＬ１１は、例えば、半導体素子Ｓのドレインの電圧を検出するためのものである。
そして、検出用導電性接合材Ｈ１１は、第１の導電層Ｄ１と検出用リードフレームＬ１１の一端部との間を接合し且つ導電性を有する。
なお、この検出用導電性接合材Ｈ１１は、例えば、はんだ材である。
また、第２のリードフレームＬ２は、例えば、図１、図２に示すように、一端部Ｌ２Ｍが封止部２００内の基板Ｂの上面の端部に設けられた第２の導電層の上面に接触し、他端部Ｌ２Ｎが封止部２００から露出している。
なお、この第２のリードフレームＬ２は、既述のＭＯＳＦＥＴ（半導体素子Ｓ）のゲート信号を伝送するための制御用リードフレームである。
そして、第２の導電性接合材（第１の制御用導電性接合材）Ｈ２は、基板Ｂの端部で第１の導電層Ｄ１と第２のリードフレームＬ２の一端部Ｌ２Ｍとの間を接合し且つ導電性を有する。
なお、この第２の導電性接合材Ｈ２は、例えば、はんだ材である。
また、第２のリードフレームＬ２の一端部Ｌ２Ｍは、第２のアーチ部Ｌ２ｂと、第２の曲げ部Ｌ２ａと、を含む。
そして、第２のアーチ部Ｌ２ｂは、基準方向Ａ２に沿って上方に突出するように設けられている。
そして、第２の曲げ部Ｌ２ａは、第２のアーチ部Ｌ２ｂに繋がり且つ第２のアーチ部Ｌ２ｂよりも先端側に位置し、基準方向Ａ２に沿って下方に突出するように曲げられている。
この第２の曲げ部Ｌ２ａの下側が、第２の導電層Ｄ２の上面と、基準方向Ａ２に沿って線接触している。
また、第１のリードフレームＬ１の一端部Ｌ１Ｍの基準方向Ａ２の幅は、第２のリードフレームＬ２の一端部Ｌ２Ｍの基準方向Ａ２の幅よりも、大きくなるように設定されている。
また、第３のリードフレームＬ３は、一端部Ｌ３Ｍが半導体素子Ｓの上面のソース端子である第３の端子ＴＳに電気的に接続され、他端部Ｌ３Ｎが封止部２００から露出している。
そして、ソース用導電性接合材ＨＳは、第３の端子ＴＳと第３のリードフレームＬ３の一端部Ｌ３Ｍとの間を接合し且つ導電性を有する。
なお、このソース用導電性接合材ＨＳは、例えば、はんだ材である。
また、検出用リードフレームＬ３１は、一端部が半導体素子Ｓの上面のソース端子である第３の端子ＴＳに電気的に接続され（すなわち、第３のリードフレームＬ３から延在し）、他端部が封止部２００から露出している。
この検出用リードフレームＬ３１は、例えば、半導体素子Ｓのソースの電圧を検出するためのものである。
また、図１ないし図４に示すように、封止部２００は、基板Ｂ及び半導体素子Ｓを封止するようになっている。
ここで、図５Ａ、図５Ｂ、図５Ｃに示す例では、半導体素子Ｓの上面における、第３の端子ＴＳであるソース端子の面積は、ゲート端子である第２の端子ＴＧよりも面積が大きくなるように設定されている。
そして、接続子Ｘは、例えば、図５Ａ、図５Ｂ、図５Ｃに示すように、第２の導電層Ｄ２と半導体素子Ｓの上面側の第２の端子（ゲート端子）ＴＧとの間を電気的に接続するようになっている。
この接続子Ｘは、例えば、図５Ａ、図５Ｂ、図５Ｃに示すように、一端部Ｘ１が封止部内２００で半導体素子Ｓの第２の端子ＴＧの上面に接触し、他端部Ｘ２が第２の導電層Ｄと接触している。
ここで、第２の制御用導電性接合材ＨＧは、半導体素子Ｓの第２の端子ＴＧの上面と接続子Ｘの一端部Ｘ１との間を接合し且つ導電性を有する。
なお、この第２の制御用導電性接合材ＨＧは、例えば、はんだ材である。
さらに、第３の制御用導電性接合材ＨＸは、基板Ｂの第２の導電層Ｄ２と接続子Ｘの他端部Ｘ２との間を接合し且つ導電性を有する。
なお、この第３の制御用導電性接合材ＨＸは、例えば、はんだ材である。
すなわち、接続子Ｘは、第２及び第３の制御用導電性接合材ＨＧ、ＨＸにより、第２の導電層Ｄ２と半導体素子Ｓの上面側の第２の端子（ゲート端子）ＴＧとの間を電気的に接続するようになっている。
そして、この接続子Ｘの一端部Ｘ１は、例えば、図５Ｂ、図５Ｃに示すように、水平部Ｘｃと、第１の傾斜部Ｘｂと、制御用曲げ部Ｘａと、基準部Ｘｄと、を備える。
そして、水平部Ｘｃは、例えば、図５Ａ、図５Ｂ、図５Ｃに示すように、基板Ｂの上面と平行に配置されている。
また、第１の傾斜部Ｘｂは、例えば、図５Ａ、図５Ｂ、図５Ｃに示すように、水平部Ｘｃに繋がり且つ水平部Ｘｃよりも一端部Ｘ１の先端側に位置するとともに、水平部Ｘｃから下方に傾斜した形状を有する。
また、制御用曲げ部Ｘａは、例えば、図５Ｂに示すように、第１の傾斜部Ｘｂに繋がり且つ一端部Ｘ１の先端に位置するとともに、曲げ軸方向Ａ３に沿って下方に突出するように曲げられている。
この制御用曲げ部Ｘａの下面側が、第２の端子ＴＧの上面と接触している。特に、制御用曲げ部Ｘａの下面側が、第２の端子ＴＧの上面の中心ＴＧａと接触している。
さらに、制御用曲げ部Ｘａの下面側が、例えば、図５Ｃに示すように、第２の端子ＴＧの上面と曲げ軸方向Ａ３に線接触している。
なお、この制御用曲げ部Ｘａの曲げ軸方向Ａ３の幅は、第１の傾斜部Ｘｂの曲げ軸方向Ａ３の幅と、同じである。
また、基準部Ｘｄは、第１の傾斜部Ｘｂとは反対側で水平部Ｘｃに繋がり且つ水平部Ｘｃの幅よりも大きい幅を有する。
なお、制御用曲げ部Ｘａの曲げ軸方向Ａ３の幅は、この基準部Ｘｄの曲げ軸方向Ａ３の幅よりも、小さくなるように設定されている。
ここで、第２の制御用導電性接合材ＨＧは、例えば、図５Ａ、図５Ｂ、図５Ｃに示すように、接続子Ｘの制御用曲げ部Ｘａが第２の端子ＴＧの上面と線接触する曲げ軸方向Ａ３に沿って配置され、第２の端子ＴＧの上面と制御用曲げ部Ｘａの下面側との間を接合している。
そして、第２の端子ＴＧの上面は、例えば、図５Ａ、図５Ｂ、図５Ｃに示すように、長方形の形状を有する。
そして、第２の制御用導電性接合材ＨＧは、図５Ｂに示すように、第２の端子ＴＧの上面の中心ＴＧａを取り囲むように位置して、接続子Ｘの制御用曲げ部Ｘａの下面と第２の端子ＴＧの上面との間を接合している。
そして、例えば、図５Ｃに示すように、接続子Ｘの制御用曲げ部Ｘａの下面側と第２の端子ＴＧの上面とは、第２の端子ＴＧの上面の中心ＴＧａを通る曲げ軸方向Ａ３に線接触している。
この曲げ軸方向Ａ３は、例えば、図５Ａ、図５Ｂ、図５Ｃに示すように、第２の端子ＴＧの該長方形の一辺と平行になっている。
一方、接続子Ｘの他端部Ｘ２は、第２の傾斜部Ｘｅと、先端部Ｘｆと、を備える。
そして、第２の傾斜部Ｘｅは、水平部Ｘｃとは反対側で基準部Ｘｄに繋がり且つ基準部Ｘｄよりも他端部Ｘ２の先端側に位置するとともに、基準部Ｘｄから下方に傾斜した形状を有する。
そして、先端部Ｘｆは、例えば、図５Ａ、図５Ｂ、図５Ｃに示すように、第２の傾斜部Ｘｅに繋がり且つ他端部Ｘ２の先端に位置する。
この先端部Ｘｆは、第３の制御用導電性接合材ＨＸにより、基板Ｂの第２の導電層Ｄ２の上面と接合されている。
なお、接続子Ｘの制御用曲げ部Ｘａの下面の基板Ｂの上面からの高さは、先端部Ｘｆの下面の基板Ｂの上面からの高さよりも、高くなるように設定されている。
なお、この接続子Ｘの上下方向の厚さは、第２のリードフレームＬ２の上下方向の厚さよりも、薄くなるように設定されている。
これにより、小型化された接続子Ｘの曲げ加工を容易にすることができる。
ここで、図６は、図１に示す半導体装置１００の第１のリードフレームＬ１及び検出用リードフレームＬ１１の近傍の領域を拡大した斜視図である。また、図７は、図６に示す第１のリードフレームＬ１と第１の導電性接合材Ｈ１の構成の一例を示す斜視図である。また、図８Ａは、図７に示す第１のリードフレームＬ１と第１の導電性接合材Ｈ１の構成の一例を示す上面図である。また、図８Ｂは、図８Ａに示す第１のリードフレームＬ１の構成の一例を示す断面図である。また、図９は、図６に示す第１のリードフレームＬ１の一端部Ｌ１Ｍの近傍の構成の一例を示す断面図である。
例えば、図６ないし図９に示すように、第１のリードフレームＬ１の一端部Ｌ１Ｍは、第１のアーチ部Ｌ１ｂと、第１の曲げ部Ｌ１ａと、を含む。
そして、第１のアーチ部Ｌ１ｂは、基準方向Ａ２に沿って上方に突出するように設けられている。
そして、第１の曲げ部Ｌ１ａは、第１のアーチ部Ｌ１ｂに繋がり且つ第１のアーチ部Ｌ１ｂよりも先端側に位置し、基準方向Ａ２に沿って下方に突出するように曲げられている。
この第１のリードフレームＬ１の第１の曲げ部Ｌ１ａの下面側が、第１の導電層Ｄ１２の上面と基準方向Ａ２に沿って線接触している。
そして、第１の導電性接合材Ｈ１は、第１のリードフレームＬ１の第１の曲げ部Ｌ１ａが第１の導電層Ｄ１の上面と線接触する基準方向Ａ２に沿って配置されている。この第１の導電性接合材Ｈ１は、基板Ｂの端部で第１の導電層Ｄ１の上面と第１の曲げ部Ｌ１ａの下面側との間を接合している。
ここで、図６ないし図９に示すように、第１のリードフレームＬ１の第１の曲げ部Ｌ１ａのうち第１の導電層Ｄ１と線接触する部分の基準方向Ａ２の両側の側面には、基準方向Ａ２に凹んだ切り欠き部Ｌ１ｋが形成されている。
そして、第１の導電性接合材Ｈ１の一部は、切り欠き部Ｌ１ｋ内に埋め込まれて、第１の導電層Ｄ１の上面と第１の曲げ部Ｌ１ａの切り欠き部Ｌ１ｋとの間を接合している。
また、この第１のリードフレームＬ１は、例えば、図６ないし図９に示すように、基板Ｂの端部が延在する辺方向Ａ１と、第１の曲げ部Ｌ１ａの線接触する領域が延在する基準方向Ａ２とが平行になるように配置されている。
また、第１のリードフレームＬ１は、一端部Ｌ１Ｍと他端部Ｌ１Ｎとの間に位置し且つ封止部２００内に封止された本体部を有し、第１のアーチ部Ｌ１ｂの上面の位置は、当該本体部の上面の位置よりも高くなっている。
そして、第１のアーチ部Ｌ１ｂの辺方向Ａ１の幅は、第１の曲げ部Ｌ１ａの切り欠き部Ｌ１ｋ以外の辺方向Ａ１の幅と、同じである。すなわち、第１のアーチ部Ｌ１ｂの辺方向Ａ１の幅は、第１の曲げ部Ｌ１ａの切り欠き部Ｌ１ｋの辺方向Ａ１の幅よりも大きい。
また、例えば、第１のリードフレームＬ１の一端部Ｌ１Ｍと他端部Ｌ１Ｎとは、同じ厚さを有する（すなわち、第１のリードフレームＬ１は、コイニングされていない）。
なお、この第１の曲げ部Ｌ１ａの下面の位置は、本体部の下面の位置よりも低くなるように設定されている。
そして、この第１のアーチ部Ｌ１ｂは、第１のリードフレームＬ１に印加された応力を周辺の封止部２００に逃して、第１のリードフレームＬ１の第１の曲げ部Ｌ１ａに応力が印加されるのを抑制するようになっている。
本実施例３では、既述のような構成を有する半導体装置１００の製造方法の例について説明する。
ここで、図１０ないし図１３は、半導体装置１００の製造方法の工程の一例を示す図である。
先ず、図１０に示すように、例えば、銅などの金属で構成される金属板３００を準備する。
そして、図１１に示すように、金属板３００を選択的に打ち抜くことで、第１ないし第３のリードフレームＬ１〜Ｌ３となる部分を同時に形成する。
特に、この第１のリードフレームＬ１を形成するときに、第１のリードフレームＬ１の第１の曲げ部Ｌ１ａが形成される部分のうち第１の導電層Ｄ１と線接触する部分の基準方向Ａ２の両側の側面に、基準方向Ａ２に凹んだ切り欠き部Ｌ１ｋを形成する。
同様に、第２のリードフレームＬ２を形成するときに、第２のリードフレームＬ２の第１の曲げ部Ｌ２ａが形成される部分のうち第１の導電層Ｄ１と線接触する部分の基準方向Ａ２の両側の側面に、基準方向Ａ２に凹んだ切り欠き部Ｌ２ｋを形成する。
そして、図１２に示すように、第１及び第２のリードフレームＬ１、Ｌ２の一端部を、基準方向Ａ２に沿って下方に突出するように曲げることにより、第１及び第２の曲げ部Ｌ１ａ、Ｌ２ａを形成する。
そして、図１３に示すように、第３のリードフレームＬ３に所定の加工を施して所定形状Ｌ３Ｘを形成する。
これらの工程により、例えば、図１に示す第１ないし第３のリードフレームＬ１〜Ｌ３が形成される。
一方、上面に第１の導電層Ｄ１及び第２の導電層Ｄ２が設けられた基板Ｂを準備する。
そして、下面に設けられ且つ第１の導電層Ｄ１に電気的に接続される第１の端子ＴＤと、上面に設けられ且つ制御用信号が入力される第２の端子ＴＧと、を有する半導体素子Ｓを、基板Ｂの上面に配置する。そして、第１の導電層Ｄ１に第１の端子ＴＤを接合して、第１の導電層Ｄ１と第１の端子ＴＤとを電気的に接続する。
その後、図５Ａないし図５Ｃに示すように、第１のリードフレームＬ１の一端部を基板Ｂの上面の端部に設けられた第１の導電層Ｄ１の上面に接触させる。そして、第１の導電性接合材Ｈ１により、基板Ｂの端部で第１の導電層の上面と第１のリードフレームＬ１の第１の曲げ部の下面側との間を接合するとともに、第１の導電性接合材Ｈ１の一部を切り欠き部Ｌ１ｋ内に埋め込んで、第１の導電層Ｄ１の上面と第１の曲げ部Ｌ１ａの切り欠き部Ｌ１ｋとの間を接合する。
同様に、第２のリードフレームＬ２の一端部を基板Ｂの上面の端部に設けられた第２の導電層Ｄ２の上面に接触させる。そして、導電性を有する第１の制御用導電性接合材Ｈ２により、基板Ｂの端部で第２の導電層Ｄ２と第２のリードフレームＬ２の一端部との間を接合する（図１）。このとき、第２の導電性接合材Ｈ２の一部を切り欠き部Ｌ２ｋ内に埋め込んで、第２の導電層Ｄ２の上面と第２の曲げ部Ｌ２ａの切り欠き部Ｌ２ｋとの間を接合する。
さらに、第３のリードフレームＬ３の一端部を半導体素子Ｓの上面の第３の端子ＴＳの上面に接触させる。そして、導電性を有するソース用導電性接合材ＨＳにより、第３の端子ＴＳと第３のリードフレームＬ３の一端部との間を接合する（図１）。
そして、接続子Ｘの一端部Ｘ１を半導体素子Ｓの第２の端子ＴＧの上面に接触させるとともに、接続子Ｘの他端部Ｘ２を第２の導電層Ｄ２と接触させ、さらに、導電性を有する第２の制御用導電性接合材ＨＧにより、半導体素子Ｓの第２の端子の上面と接続子Ｘの一端部Ｘ１との間を接合するとともに、導電性を有する第３の制御用導電性接合材ＨＸにより、基板Ｂの第２の導電層Ｄ２と接続子Ｘの他端部Ｘ２との間を接合する。
そして、図２、図３に示すように、封止部２００により、基板Ｂ、半導体素子Ｓ、接続子Ｘ、第１ないし第３のリードフレームＬ１〜Ｌ３、及び、検出用リードフレームＬ１１、Ｌ３１の一端部を封止する。
その後、第１ないし第３のリードフレームＬ１〜Ｌ３、及び、検出用リードフレームＬ１１、Ｌ３１を切断加工することにより、図４に示す半導体装置１００が製造されることとなる。
このように、本実施例においては、金属板３００の外形の打ち抜きの後、第１、第２のリードフレームＬ１、Ｌ２の一端部を曲げる２つの工程により、第１、第２のリードフレームＬ１、Ｌ２を形成することができる。このため、加工コストが安くなり、かつ接合部の外周部には、はんだ厚が確保されるため応力緩和が可能である。
また、第１、第２のリードフレームＬ１、Ｌ２の先端（一端部）の第１、第２の曲げ部Ｌ１ａ、Ｌ２ａの両側に切り欠き部（窪み部）Ｌ１ｋ、Ｌ２ｋを形成して、当該第１、第２の曲げ部Ｌ１ａ、Ｌ２ａの曲げを容易にしつつ、切り欠き部Ｌ１ｋ、Ｌ２ｋにはんだが流入することで、はんだによる固定を確実にすることができる。
なお、既述のように、第１、第２のリードフレームＬ１、Ｌ２の先端が曲げ加工により曲げられているため、この曲げられた第１、第２の曲げ部Ｌ１ａ、Ｌ２ａが、線接触で第１、第２の導電層Ｄ１、Ｄ２に接続されているため、はんだ材のディスペンス量を低減することが可能になっている。
以上のように、本発明の一態様に係る半導体装置は、上面に複数の導電層Ｄ１、Ｄ２が設けられた基板Ｂと、基板の上面に配置され、下面側の第１の端子が基板の上面に設けられた第１の導電層Ｄ１に電気的に接続された半導体素子Ｓと、基板及び半導体素子を封止する封止部と、一端部が封止部内の基板の上面の辺方向Ａ１に延在する端部で第１の導電層の上面に接触し、他端部が封止部から露出している第１のリードフレームＬ１と、基板の端部で第１の導電層の上面と第１のリードフレームの一端部の下面側との間を接合し且つ導電性を有する第１の導電性接合材Ｈ１と、を備える。
そして、第１のリードフレームの一端部は、基準方向Ａ２に沿って上方に突出するように設けられた第１のアーチ部Ｌ１ｂと、第１のアーチ部に繋がり且つ第１のアーチ部よりも先端側に位置し、基準方向に沿って下方に突出するように曲げられた第１の曲げ部Ｌ１ａと、を有し、第１の曲げ部の下面側が、第１の導電層の上面と基準方向に線接触している。
そして、例えば、第１のリードフレームＬ１の第１の曲げ部Ｌ１ａのうち第１の導電層Ｄ１と線接触する部分の基準方向Ａ２の両側の側面には、基準方向に凹んだ切り欠き部Ｌ１ｋが形成されており、第１の導電性接合材Ｈ１の一部は、切り欠き部内に埋め込まれて、第１の導電層Ｄ１の上面と第１の曲げ部Ｌ１ａの切り欠き部との間を接合している。
このように、本発明の半導体装置では、例えば、熱ストレスを与えられた場合に、第１のリードフレームＬ１に設けられた第１のアーチ部Ｌ１ｂにより、当該第１のリードフレームＬ１に加わる応力を周辺の封止部に逃がすことが可能となる。
そして、第１のリードフレームの先端の第１の曲げ部Ｌ１ａが基板Ｂに線接触しているため、接触部の周辺の導電性接合材（はんだ材）の厚さを確保することが可能となる。
さらに、例えば、第１の曲げ部Ｌ１ａの両側に切り欠き部Ｌ１ｋを形成して、当該第１の曲げ部Ｌ１ａの曲げを容易にしつつ、切り欠き部Ｌ１Ｋにはんだが流入することで、導電性接合材による固定を確実にすることができる。
このように、本発明の半導体装置では、リードフレームに応力が印加された場合に、リードフレームと基板との接合部に発生する応力を緩和することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１００ 半導体装置
Ｂ 基板
Ｓ 半導体素子
２００ 封止部
Ｌ１ 第１のリードフレーム
Ｌ１１ 検出用リードフレーム
Ｈ１ 第１の導電性接合材
Ｌ２ 第２のリードフレーム
Ｈ２ 第２の導電性接合材（第１の制御用導電性接合材）
ＨＧ 第２の制御用導電性接合材
ＨＸ 第３の制御用導電性接合材
Ｘ 接続子
Ｌ３ 第３のリードフレーム
Ｌ３１ 検出用リードフレーム

Claims (15)

  1. 上面に複数の導電層が設けられた基板と、
    前記基板の上面に配置され、下面側の第１の端子が前記基板の上面に設けられた第１の導電層に電気的に接続された半導体素子と、
    前記基板及び半導体素子を封止する封止部と、
    一端部が前記封止部内の前記基板の前記上面の辺方向に延在する端部で前記第１の導電層の上面に接触し、他端部が前記封止部から露出している第１のリードフレームと、
    前記基板の前記端部で前記第１の導電層の上面と前記第１のリードフレームの前記一端部の下面側との間を接合し且つ導電性を有する第１の導電性接合材と、を備え、
    前記第１のリードフレームの前記一端部は、基準方向に沿って上方に突出するように設けられた第１のアーチ部と、前記第１のアーチ部に繋がり且つ前記第１のアーチ部よりも先端側に位置し、前記基準方向に沿って下方に突出するように曲げられた第１の曲げ部と、を有し、
    前記第１のリードフレームの前記第１の曲げ部のうち前記第１の導電層と線接触する部分の前記基準方向の両側の側面には、前記基準方向に凹んだ切り欠き部が形成されている
    ことを特徴とする半導体装置。
  2. 前記第１の曲げ部の下面側が、前記第１の導電層の上面と前記基準方向に沿って線接触していることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の導電性接合材は、前記第１のリードフレームの前記第１の曲げ部が前記第１の導電層の上面と線接触する前記基準方向に沿って配置され、前記基板の前記端部で前記第１の導電層の上面と前記第１の曲げ部の下面側との間を接合している
    ことを特徴とする請求項２に記載の半導体装置。
  4. 前記第１の導電性接合材の一部は、前記切り欠き部内に埋め込まれて、前記第１の導電層の上面と前記第１の曲げ部の前記切り欠き部との間を接合している
    ことを特徴とする請求項３に記載の半導体装置。
  5. 前記第１のリードフレームは、
    前記基板の前記端部が延在する前記辺方向と、前記第１の曲げ部の線接触する領域が延在する前記基準方向とが平行になるように配置されている
    ことを特徴とする請求項４に記載の半導体装置。
  6. 前記第１のリードフレームは、前記一端部と前記他端部との間に位置し且つ前記封止部内に封止された本体部を有し、前記第１のアーチ部の上面の位置は、前記本体部の上面の位置よりも高い
    ことを特徴とする請求項５に記載の半導体装置。
  7. 前記第１のアーチ部の前記辺方向の幅は、前記第１の曲げ部の前記切り欠き部以外の前記辺方向の幅と、同じである
    ことを特徴とする請求項６に記載の半導体装置。
  8. 前記第１のリードフレームの前記一端部と前記他端部とは、同じ厚さを有することを特徴とする請求項７に記載の半導体装置。
  9. 前記第１の導電性接合材は、はんだ材であることを特徴とする請求項６に記載の半導体装置。
  10. 前記第１のアーチ部は、
    前記第１のリードフレームに印加された応力を周辺の前記封止部に逃して、前記第１のリードフレームの前記第１の曲げ部に応力が印加されるのを抑制する
    ことを特徴とする請求項２に記載の半導体装置。
  11. 前記第１の曲げ部の下面の位置は、前記本体部の下面の位置よりも低いことを特徴とする請求項８に記載の半導体装置。
  12. 一端部が前記封止部内の前記基板の上面の前記端部に設けられた第２の導電層の上面に接触し、他端部が前記封止部から露出している第２のリードフレームと、
    前記基板の前記端部で前記第１の導電層と前記第２のリードフレームの前記一端部との間を接合し且つ導電性を有する第２の導電性接合材と、
    前記第２の導電層と前記半導体素子の上面側の第２の端子との間を電気的に接続する接続子と、をさらに備え、
    前記第２のリードフレームの前記一端部は、
    前記基準方向に沿って上方に突出するように設けられた第２のアーチ部と、
    前記第２のアーチ部に繋がり且つ前記第２のアーチ部よりも先端側に位置し、前記基準方向に沿って下方に突出するように曲げられた第２の曲げ部と、を有し、
    前記第２の曲げ部の下側が、前記第２の導電層の上面と前記基準方向に沿って線接触している
    ことを特徴とする請求項５に記載の半導体装置。
  13. 前記半導体素子は、
    前記第１の端子がドレイン端子であり、前記第２の端子がゲート端子であり、上面に前記第２の端子よりも面積が大きい第３の端子であるソース端子が設けられたＭＯＳＦＥＴである
    ことを特徴とする請求項１２に記載の半導体装置。
  14. 前記第１のリードフレームの前記一端部の前記基準方向の幅は、前記第２のリードフレームの前記一端部の前記基準方向の幅よりも、大きい
    ことを特徴とする請求項１３に記載の半導体装置。
  15. 一端部が前記封止部内の前記第３の端子に電気的に接続され、他端部が前記封止部から露出している第３のリードフレームをさらに備える
    ことを特徴とする請求項１４に記載の半導体装置。
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