JP2010080895A - リードフレーム型基板とその製造方法ならびに半導体装置 - Google Patents

リードフレーム型基板とその製造方法ならびに半導体装置 Download PDF

Info

Publication number
JP2010080895A
JP2010080895A JP2008250799A JP2008250799A JP2010080895A JP 2010080895 A JP2010080895 A JP 2010080895A JP 2008250799 A JP2008250799 A JP 2008250799A JP 2008250799 A JP2008250799 A JP 2008250799A JP 2010080895 A JP2010080895 A JP 2010080895A
Authority
JP
Japan
Prior art keywords
metal plate
semiconductor element
lead frame
connection terminal
frame type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008250799A
Other languages
English (en)
Other versions
JP5532570B2 (ja
Inventor
Junko Toda
順子 戸田
Susumu Maniwa
進 馬庭
Yasuhiro Sakai
泰宏 境
Taketo Tsukamoto
健人 塚本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Printing Co Ltd filed Critical Toppan Printing Co Ltd
Priority to JP2008250799A priority Critical patent/JP5532570B2/ja
Priority to KR1020117008030A priority patent/KR101604154B1/ko
Priority to CN2009801381455A priority patent/CN102165582B/zh
Priority to US12/998,098 priority patent/US8390105B2/en
Priority to PCT/JP2009/004932 priority patent/WO2010035499A1/ja
Priority to TW098132770A priority patent/TWI479626B/zh
Publication of JP2010080895A publication Critical patent/JP2010080895A/ja
Application granted granted Critical
Publication of JP5532570B2 publication Critical patent/JP5532570B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15183—Fan-in arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/201—Temperature ranges
    • H01L2924/20106—Temperature range 200 C=<T<250 C, 473.15 K =<T < 523.15K
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/207—Diameter ranges
    • H01L2924/20753—Diameter ranges larger or equal to 30 microns less than 40 microns
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Die Bonding (AREA)

Abstract

【課題】半導体素子の電極数増加に対応し、信頼性が高く、作製・組み立てを安定して行えるリードフレーム型基板と製造方法及び半導体装置を提供する。
【解決手段】金属板の第１面に半導体素子搭載部と、半導体素子電極の接続端子を有し、第２面には外部接続端子を有し、金属板の他の部分は樹脂層が形成されており、特に、第２面に部分形成された非貫通の孔部の底面に凸状を成し高さが第２面より低く、配線と導通せず、且つ、個々に散在する「突起」が形成されているリードフレーム型基板であり、好ましくはフォトレジストパターンとエッチングを多用することで製造する。
【選択図】図１

Description

本発明は、半導体素子の実装に好適な半導体パッケージ基板の技術に関係しており、特にはリードフレーム型基板とその製造方法ならびにそれを用いた半導体装置に関する。
ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）に代表されるリードフレームを用いた半導体パッケージでは、プリント配線基板との接続のためのアウターリードは半導体パッケージの側面に配置されている。リードフレームは金属板の両面に所望のフォトレジストパターンを形成し、両面からエッチングすることにより、半導体素子搭載部、半導体素子電極との接続部であるインナーリード、アウターリード、これらを固定している外枠部を得ることができる。
また、エッチング工法以外に、プレスによる打ち抜き加工によっても得ることができる。半導体パッケージの組立工程としては、半導体素子搭載部に半導体素子をダイボンディングしたのち、金ワイヤー等を用いて、半導体素子の電極とインナーリードを電気的に接続する。その後、インナーリード部を含む半導体素子近傍を樹脂封止し、外枠部を断裁し、必要に応じてアウターリードに曲げ加工を施す。
このように側面に設置されたアウターリードは、微細化の加工能力からみて、３０ｍｍ角程度のパッケージサイズで２００から３００ピンが限界とされている。
近年、半導体素子の電極数が増加するにつれて、アウターリードを側面に有するリードフレームタイプの半導体パッケージでは端子数が対応しきれなくなり、一部、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒａｙ）や、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒａｙ）タイプ等プリント配線基板との外部接続端子がパッケージ基板底面でアレイ状に配置された半導体パッケージへ置き換わってきている。これらに用いられている基板は、両面銅貼りガラスエポキシ基板にドリルで穴を開け、穴内をめっきで導通をとり、一方の面は半導体素子の電極と接続するための端子を、他方の面ではアレイ状に並べた外部接続端子を形成するのが一般的である。
しかしながら、これらの基板の製造は工程が複雑になり、コスト高になるとともに、基板内の配線接続にめっきが使用されているため、リードフレームタイプのパッケージに比べ、信頼性が劣るという問題がある。
このため、リードフレームを両面からエッチングするという工程を利用して、リードフレームを用いたＢＧＡタイプの半導体パッケージ構造が開示されている。（例えば特許文献１）
これは、表裏のフォトレジストのパターンを変えて、同時にエッチングするか、あるいは、片側をエッチングした後、エッチング面表層に電着ポリイミド樹脂層を形成した後、または、プリモールド樹脂を塗布した後、他方の面からエッチングを加えることにより、一方の面には半導体素子電極の接続端子、他方の面にはアレイ状に外部接続端子を形成するものである。
特許第３６４２９１１号公報
従来技術の代表例の説明図である図４（ａ），（ｂ）に断面図で示す。
ＢＧＡタイプのリードフレームでは、外部接続端子１１の数が増加すると、半導体素子電極接続端子９側の配線１０長が長くなる。この配線は金属板をハーフエッチングして作製するもので、その幅も厚さも小さく、エッチング以降の工程で折れや曲がりが発生して収率は非常に悪くなるという問題があった。
特許文献１では、まず外部接続端子１１側のみハーフエッチングを行い、エッチング面に電着ポリイミド層１７を形成した後、半導体素子電極接続端子９側をエッチングで形成することを開示している。これにより、微細な配線１０は、薄膜ではあるがポリイミド樹脂層１６で担持され、リードフレーム作製時の配線の折れや曲がりは回避される。
しかしながら、本構造のリードフレーム基板に半導体素子を搭載し、ワイヤーボンディングにより半導体素子電極と接続端子９を接続する際、接続端子９の下部は中空になっているため、ワイヤー接続の力がかからず、接続不良が発生し、組み立て収率を著しく落とすという問題があった。
又、（特許文献１には開示されていないが）他の一対策として、２では、電着ポリイミド層に代わりプリモールド樹脂をポッティングして樹脂層を厚くすることも考えられる。
この対策によると、ボンディング不良の問題をある程度回避させることができると推察されるが、中空状態を完全に回避できるものではない。
これによると、プリモールド樹脂の塗布量の調整が非常に難しく、ポリイミド層を形成する孔部面積が広くなると、中心が薄くなり、微細な配線１０をポリイミド層１７を担持することができなくなるという問題が心配される。また、中心が薄くなってしまうことによって、場合によっては、次の工程で穴が開いてしまうという問題も心配される。
本発明は、前記従来の技術の問題点に鑑みて成されたものであり、半導体素子の電極数の増加に対応し、信頼性が高く、作製および半導体パッケージ組み立てを安定に行えるリードフレーム型基板とその製造方法ならびに半導体装置を提供することを課題とする。
請求項１に係る発明は、金属板の第１の面に、半導体素子搭載部と、半導体素子電極の接続端子を有し、該金属板の第２の面には、該半導体素子電極の接続端子と導通された外部接続端子を有しており、該金属板の他の部分に樹脂層が形成されており、前記金属板の前記第２の面に部分的に形成された該金属板を貫通しない孔部の底面には、該金属板から離れる向きに凸状を成し高さが該第２の面の表面よりも低い構造物であり、配線とは導通しておらず、且つ、個々に散在する突起が形成されていること、を特徴とするリードフレーム型基板である。
請求項２に係る発明は、（イ）金属板の第１の面に半導体素子搭載部、半導体素子電極接続端子、及び外枠部を、又、該金属板の第２の面には外部接続端子、及び外枠部を、それぞれ形成する為のフォトレジストパターンＡを形成し、
又、前記第２の面の該外部接続端子と該外枠部以外の領域には、前記金属板を貫通しない孔部の底面に該金属板から離れる向きに凸状を成し高さが該第２の面の表面よりも低い構造物であり、配線とは導通しておらず、且つ、個々に散在する突起を形成する為のフォトレジストパターンＢを形成しておき、
（ロ）前記第２の面の金属板が露出した金属板露出部をエッチングすることにより、前記孔部、及び前記突起の未完成状態である凸状の構造物を形成し、
（ハ）前記孔部に、液状プリモールド樹脂を塗布し、加熱硬化させて樹脂層を形成し、
（ニ）その後、前記第１の面をエッチングすることによって、前記半導体素子搭載部、前記外部接続端子と導通される前記半導体素子電極接続端子、及び前記外枠部を形成し、又、前記凸状の構造物を前記突起として完成させること、
以上を経ることを特徴とするリードフレーム型基板の製造方法である。
また、請求項３に係る発明は、請求項１に記載のリードフレーム型基板に半導体素子が搭載されており、該リードフレーム型基板と該半導体素子とがワイヤーボンディングで電気的に接続されていること、を特徴とする半導体装置である。
本発明によれば、プリント配線基板と接続するための外部接続端子をリードフレーム型基板の裏面全面にアレイ状に配置することが可能であり、半導体素子の多端子化に対応できる。
また、リードフレームをベースにした基板であり、めっき配線を使用しないため、熱応力に対する信頼性を確保することができる。
一方、係るリードフレーム型基板の作製時には、配線の折れや曲がり等の不良が発生せず、半導体パッケージ組み立て工程で行われるワイヤーボンディングの時、ワイヤーボンディング接続端子の下部は、プリモールド樹脂が外部接続端子表面に均等に充填され、安定して接続が可能となる。
本発明のリードフレーム型基板の製造方法に係る一例を模式的な断面図を用いて図１に示す。
リードフレームに用いられる金属板１の両面に、フォトレジストパターンＡ（２）を形成する（図１（ｂ））。
つまり、金属板１の第１の面（図１（ｂ）では上面）に、半導体素子搭載部８、半導体素子電極との接続を行う端子である半導体素子電極接続端子９、配線１０、及び外枠部１２をそれぞれ形成する為のフォトレジストパターンＡ（２）を形成する。
また第２の面（図１（ｂ）では下面）には、外部接続端子１１、外枠部１２を形成する為のフォトレジストパターンＡ（２）を形成する。
尚、突起５を１以上の適当な個数形成する為のフォトレジストパターンＢ（３）も、この第２の面に形成する。この突起５を巧く形成する為に、フォトレジストパターンＢ（３）は次のように設計する。つまり、ハーフエッチングが終了する前に、突起５上のレジストパターンＢ（３）が剥離し、その結果、ハーフエッチングが進行し、突起５が形成し終わった時点で、少なくとも外部接続端子１１より低い高さになるように設計する。
金属板としては、リードフレームとしてのエッチング加工性、機械的強度、熱伝導性、膨張係数等を有していればいずれの材料を用いて良いが、４２合金に代表される鉄−ニッケル系合金や、機械的強度を向上させるために各種金属元素を添加した銅系合金等が良く用いられる。
塩化第二鉄液等、金属板を溶解するエッチング液を用いて下面からエッチングを行い、孔部４を形成する（図１（ｃ））。孔部４の深さは金属板の残存部が最終的に配線になるため、第２回目の上面側からのエッチング時に微細配線が形成できるように１０から５０μｍ厚程度残すことが好ましい。
また、孔部４には少なくとも１つの突起５が同時に形成される。該突起５は、図１（ｃ）に示すように、孔部４より低い高さになるように設定されておれば、円柱形や、山脈型など、レジストの形状によって形状の調整は可能である。そして、該突起は他の配線と接続されておらず、電気的に独立した金属面が露出していることを特徴とするリードフレーム型基板である。
エッチング加工された金属板の上下面を逆にして、金属板の上面に液状のプリモールド樹脂６を注入する。（図１(ｄ)）
孔部４が突起５で少なくとも２つの部分に仕切られていることによって、プリモールド樹脂面はむらがなく、面一の面を形成することが可能となる。
さらに、反対の面をエッチングして、半導体搭載部８、半導体素子電極接続端子９、配線１０を形成してリードフレーム型基板７を作製した（図１（ｆ））。半導体素子搭載部８側の上面図を図２（ａ）に、外部接続端子側の上面図を図２（ｂ）に示す。外部接続端子をアレイ状に配置することができ、半導体素子の多ピン化に対応が可能となった。
図３（ａ）に、半導体素子１４を搭載しワイヤーボンディングした断面図を示す。
ダイアタッチ材１６により半導体素子１４を貼り付け、金線１５で半導体素子電極接続端子９と接続する。必要に応じて、半導体素子電極接続端子には適宜、ニッケル−金めっき、錫めっき、銀めっき、又はニッケル−パラジウム−金めっき、等のいずれかを施しておく。
ワイヤーボンディングを行う際、本リードフレーム型基板をヒートブロックの上に載せ、加熱しながら接合を行うが、半導体素子電極接続端子９の下部にプリモールド樹脂が面一で存在し、中空構造をとらないため、接合不良を起こさず組み立てることができる。
最後に、半導体素子側をトランスファーモルード、あるいは、ポッティングにより封止を行い、ダイヤモンドブレード等で外枠部を分離させて、小片化する（図３（ｂ））。
ＢＧＡタイプであれば、はんだボールを外部接続端子に搭載して、リードフレーム型基板を用いた半導体パッケージが得られる。
以下、本発明によるリードフレーム型基板の製造方法として、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒａｙ）タイプのリードフレーム型基板を例にとり図１を用いて説明する。
製造したＬＧＡのパッケージサイズは１０ｍｍ角で、パッケージ下面には１６８ピンのアレイ状の外部接続端子を持つものである。
まず、図1（ａ）に示すように、幅が１５０ｍｍ厚みが２００μｍの長尺帯状の銅合金製金属板１（古河電工製、ＥＦＴＥＣ６４Ｔ）を用意した。
次いで、図１（ｂ）に示すように、この金属板１の両面に、ロールコーターでフォトレジスト（東京応化（株）製、ＯＦＰＲ４０００）を５μｍの厚さになるようにコーティングした後、９０°Ｃでプレベークを行った。
次に、所望のパターンを有するフオトマスクを介して両面からパターン露光し、その後１％炭酸ナトリウム水溶液で現像処理を行った後に水洗及びポストベークを行い、図１（ｂ）に示すようにフォトレジストパターンＡ（２）、フォトレジストパターンＢ（３）を得た。
フォトレジストパターンＡ（２）として、第１の面には、半導体素子搭載部８、半導体素子電極接続端子９、配線１０、外枠部１２を形成するためのフォトレジストのパターンを、又、第２の面には外部接続端子１１、外枠部１２を形成するためのフォトレジストのパターンをそれぞれ形成した。
又、突起５を形成するためのフォトレジストパターンＢ（３）として、３０μｍ径のフォトレジストのパターンを０．５ｍｍピッチで非配線部にマトリックス状に配置した。
次に、金属板１の第１の面側をバックシートで覆って保護した後（図示せず）、塩化第二鉄溶液を用いて金属板の第２の面より第１回目のエッチング処理を行い、第２の面側のフォトレジストパターンＡ（２）から露出した金属板部位を厚さを３０μｍまで薄くした（図１（ｃ））。塩化第二鉄溶液の比重は１．３８、液温５０゜Ｃとした。
第２の面をエッチングした金属板を、３０°Ｃ、５０ｇ／Ｌの過硫酸アンモニウム水溶液に５分間浸漬して、第１回目のエッチングで形成されたエッチング面の表面を粗化した（図示せず）。さらに、所定の水酸化ナトリウム水溶液系剥離液に浸漬して、第２の面のフォトレジストを剥離した（図示せず）。
次に、第１回目のエッチングで形成された第２の面に、液状の熱硬化性樹脂６信越化学工業製ＳＭＣ−３７６ＫＦ１）を注入し、１８０°Ｃ、３時間、本硬化を行い、プリモールド層１３を形成した。
熱硬化樹脂の埋め込み性は良好で、ボイド等の不良は観察されなかった。外部接続端子１１、外枠部１２のエッチングされなかった面上には、ほとんど熱硬化樹脂が残存しなかったが、その表面洗浄を兼ねて、６０°Ｃの過マンガン酸カリウムのアルカリ水溶液（４０ｇ／Ｌ過マンガン酸カリウム＋２０ｇ／Ｌ水酸化ナトリウム）に３分ほど処理を行った。
次に、第１の面側のバックシートを除去後、塩化第二鉄溶液により金属板の第１の面側より第２回目のエッチング処理を施しフォトレジストパターンＡ（２）から露出した金属板部位を溶解除去し、半導体素子搭載部８、半導体素子電極接続端子９、配線１０、外枠部１２を形成した（図１(ｅ))。
外部接続端子１１は半導体素子電極接続端子９から延在している。なお図示していないが、下面側に不要なエッチングが行われないよう、第２回目のエッチング処理時には第２の面側にバックシート等を貼り付けておくのが好ましい。
次いで、第１の面のフォトレジストパターンＡ（２）の剥離を行い、所望のリードフレーム型ＬＧＡ基板７を得た（図１（ｆ））。
次に、レジストの剥離後、露出した金属面に対し、電解ニッケル−金めっきを施した。ニッケルの厚さは５μｍ、金の厚さは０．１μｍであった（図示せず）。
次いで、本発明のリードフレーム型ＬＧＡ基板７にダイアタッチ材１５を用いて半導体素子１３を搭載し、１５０°Ｃ、１時間、ダイアタッチ材を硬化させた。さらに、３０μｍ径の金線を用いて、半導体素子の電極と半導体素子電極接続端子９をワイヤーボンディング接続を行った（図３（ａ））。ワイヤーボンディングの加熱温度は２００°Ｃで行い、半導体素子電極接続端子側のワイヤーのプル強度を測定したところ、９ｇ以上あり、良好な接続が得られた。
その後、図３（ｂ）に示すように、半導体素子、半導体素子電極接続端子を含むエリアをトランスファーモールド封止し、小片に断裁してリードフレーム型ＬＧＡ基板を用いた半導体パッケージを得た。
本発明のリードフレーム型基板の製造方法を用いることにより、製造時の不良や半導体パッケージ組立時の不良を低減し、熱応力に対する信頼性を高めたリードフレーム型基板を得ることが可能となり、特にリードフレームタイプの半導体パッケージでは対応できない多ピンパッケージ基板に適用される。
本発明のリードフレーム型基板の製造方法に係る一例を示す説明図（模式的な断面図） 本発明のリードフレーム型基板に係る一例を示す説明図（模式的な上面図） 本発明のリードフレーム型基板に係る一例に半導体素子が搭載されワイヤーボンディングされた状態、及びトランスファーモールド封止された状態をそれぞれ示す説明図（模式的な断面図） 従来のリードフレーム型基板に係る一例を示す説明図（模式的な断面図）
符号の説明
１ 金属板
２ フォトレジストパターンＡ
３ フォトレジストパターンＢ (突起の形成用)
４ 孔部
５ 突起
６ プリモールド樹脂
７ リードフレーム型基板
８ 半導体素子搭載部
９ 半導体素子電極接続端子
１０ 配線
１１ 外部接続端子
１２ 外枠部
１３ 半導体素子
１４ 金線
１５ ダイアタッチ材
１６ トランスファーモールド樹脂
１７ 電着ポリイミド層

Claims (3)

  1. 金属板の第１の面に、半導体素子搭載部と、半導体素子電極の接続端子を有し、該金属板の第２の面には、該半導体素子電極の接続端子と導通された外部接続端子を有しており、該金属板の他の部分に樹脂層が形成されており、
    前記金属板の前記第２の面に部分的に形成された該金属板を貫通しない孔部の底面には、該金属板から離れる向きに凸状を成し高さが該第２の面の表面よりも低い構造物であり、配線とは導通しておらず、且つ、個々に散在する突起が形成されていること、
    を特徴とするリードフレーム型基板。
  2. 金属板の第１の面に半導体素子搭載部、半導体素子電極接続端子、及び外枠部を、又、該金属板の第２の面には外部接続端子、及び外枠部を、それぞれ形成する為のフォトレジストパターンＡを形成し、
    又、前記第２の面の該外部接続端子と該外枠部以外の領域には、前記金属板を貫通しない孔部の底面に該金属板から離れる向きに凸状を成し高さが該第２の面の表面よりも低い構造物であり、配線とは導通しておらず、且つ、個々に散在する突起を形成する為のフォトレジストパターンＢを形成しておき、
    前記第２の面の金属板が露出した金属板露出部をエッチングすることにより、前記孔部、及び前記突起の未完成状態である凸状の構造物を形成し、
    前記孔部に、液状プリモールド樹脂を塗布し、加熱硬化させて樹脂層を形成し、
    その後、前記第１の面をエッチングすることによって、前記半導体素子搭載部、前記外部接続端子と導通される前記半導体素子電極接続端子、及び前記外枠部を形成し、又、前記凸状の構造物を前記突起として完成させること、
    以上を経ることを特徴とするリードフレーム型基板の製造方法。
  3. 請求項１に記載のリードフレーム型基板に半導体素子が搭載されており、該リードフレーム型基板と該半導体素子とがワイヤーボンディングで電気的に接続されていること、を特徴とする半導体装置。
JP2008250799A 2008-09-29 2008-09-29 リードフレーム型基板とその製造方法ならびに半導体装置 Expired - Fee Related JP5532570B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2008250799A JP5532570B2 (ja) 2008-09-29 2008-09-29 リードフレーム型基板とその製造方法ならびに半導体装置
KR1020117008030A KR101604154B1 (ko) 2008-09-29 2009-09-28 리드 프레임 기판과 그 제조 방법 및 반도체 장치
CN2009801381455A CN102165582B (zh) 2008-09-29 2009-09-28 引线框基板及其制造方法以及半导体装置
US12/998,098 US8390105B2 (en) 2008-09-29 2009-09-28 Lead frame substrate, manufacturing method thereof, and semiconductor apparatus
PCT/JP2009/004932 WO2010035499A1 (ja) 2008-09-29 2009-09-28 リードフレーム基板とその製造方法ならびに半導体装置
TW098132770A TWI479626B (zh) 2008-09-29 2009-09-28 導線架基板及其製造方法以及半導體裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008250799A JP5532570B2 (ja) 2008-09-29 2008-09-29 リードフレーム型基板とその製造方法ならびに半導体装置

Publications (2)

Publication Number Publication Date
JP2010080895A true JP2010080895A (ja) 2010-04-08
JP5532570B2 JP5532570B2 (ja) 2014-06-25

Family

ID=42059511

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008250799A Expired - Fee Related JP5532570B2 (ja) 2008-09-29 2008-09-29 リードフレーム型基板とその製造方法ならびに半導体装置

Country Status (6)

Country Link
US (1) US8390105B2 (ja)
JP (1) JP5532570B2 (ja)
KR (1) KR101604154B1 (ja)
CN (1) CN102165582B (ja)
TW (1) TWI479626B (ja)
WO (1) WO2010035499A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016111169A (ja) * 2014-12-05 2016-06-20 Ｓｈマテリアル株式会社 リードフレーム及びその製造方法
JP2019536270A (ja) * 2016-11-09 2019-12-12 ヘソン・ディーエス・カンパニー・リミテッド 半導体パッケージ基板の製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5678727B2 (ja) 2011-03-03 2015-03-04 セイコーエプソン株式会社 振動デバイス、振動デバイスの製造方法、電子機器
CN102324413B (zh) * 2011-09-13 2013-03-06 江苏长电科技股份有限公司 有基岛预填塑封料先刻后镀引线框结构及其生产方法
MY176915A (en) * 2012-02-13 2020-08-26 Semiconductor Components Ind Llc Method of forming an electronic package and structure
DE102012215449A1 (de) * 2012-08-31 2014-03-27 Osram Opto Semiconductors Gmbh Gehäuse für ein elektronisches bauelement, elektronische baugruppe, verfahren zum herstellen eines gehäuses für ein elektronisches bauelement und verfahren zum herstellen einer elektronischen baugruppe
CN103456645B (zh) * 2013-08-06 2016-06-01 江阴芯智联电子科技有限公司 先蚀后封三维系统级芯片正装堆叠封装结构及工艺方法
CN103400771B (zh) * 2013-08-06 2016-06-29 江阴芯智联电子科技有限公司 先蚀后封芯片倒装三维系统级金属线路板结构及工艺方法
CN103413766B (zh) * 2013-08-06 2016-08-10 江阴芯智联电子科技有限公司 先蚀后封芯片正装三维系统级金属线路板结构及工艺方法
US9905498B2 (en) * 2016-05-06 2018-02-27 Atmel Corporation Electronic package
JP6752981B2 (ja) * 2017-10-26 2020-09-09 新電元工業株式会社 半導体装置の製造方法
KR102227212B1 (ko) * 2019-06-24 2021-03-12 안상정 반도체 발광소자용 지지 기판을 제조하는 방법

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012758A (ja) * 1998-06-26 2000-01-14 Matsushita Electron Corp リードフレームおよびそれを用いた樹脂封止型半導体装置およびその製造方法
JP2000091488A (ja) * 1998-09-08 2000-03-31 Dainippon Printing Co Ltd 樹脂封止型半導体装置とそれに用いられる回路部材
JP2000286361A (ja) * 1999-03-30 2000-10-13 Mitsubishi Gas Chem Co Inc フリップチップ搭載用多層プリント配線板
JP2002299538A (ja) * 2001-03-30 2002-10-11 Dainippon Printing Co Ltd リードフレーム及びそれを用いた半導体パッケージ
JP2002314017A (ja) * 2001-02-09 2002-10-25 Sanyo Electric Co Ltd 混成集積回路装置およびその製造方法、半導体装置およびその製造方法
JP2004104046A (ja) * 2002-09-13 2004-04-02 Renesas Technology Corp 半導体装置およびその製造方法
WO2007058074A1 (ja) * 2005-11-16 2007-05-24 Oki Electric Industry Co., Ltd. 両面電極パッケージ及びその製造方法
JP2007158341A (ja) * 2005-12-07 2007-06-21 Samsung Electro-Mechanics Co Ltd メタルコア、パッケージ基板およびその製造方法
JP2008091758A (ja) * 2006-10-04 2008-04-17 Nec Electronics Corp 半導体装置およびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3642911B2 (ja) 1997-02-05 2005-04-27 大日本印刷株式会社 リードフレーム部材とその製造方法
US6861735B2 (en) 1997-06-27 2005-03-01 Matsushita Electric Industrial Co., Ltd. Resin molded type semiconductor device and a method of manufacturing the same
JP3169919B2 (ja) * 1998-12-21 2001-05-28 九州日本電気株式会社 ボールグリッドアレイ型半導体装置及びその製造方法
KR100583494B1 (ko) * 2000-03-25 2006-05-24 앰코 테크놀로지 코리아 주식회사 반도체패키지
TW458377U (en) * 2000-11-23 2001-10-01 Siliconware Precision Industries Co Ltd Sensor structure of quad flat package without external leads
US6882048B2 (en) * 2001-03-30 2005-04-19 Dainippon Printing Co., Ltd. Lead frame and semiconductor package having a groove formed in the respective terminals for limiting a plating area
US7301225B2 (en) * 2006-02-28 2007-11-27 Freescale Semiconductor, Inc. Multi-row lead frame

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012758A (ja) * 1998-06-26 2000-01-14 Matsushita Electron Corp リードフレームおよびそれを用いた樹脂封止型半導体装置およびその製造方法
JP2000091488A (ja) * 1998-09-08 2000-03-31 Dainippon Printing Co Ltd 樹脂封止型半導体装置とそれに用いられる回路部材
JP2000286361A (ja) * 1999-03-30 2000-10-13 Mitsubishi Gas Chem Co Inc フリップチップ搭載用多層プリント配線板
JP2002314017A (ja) * 2001-02-09 2002-10-25 Sanyo Electric Co Ltd 混成集積回路装置およびその製造方法、半導体装置およびその製造方法
JP2002299538A (ja) * 2001-03-30 2002-10-11 Dainippon Printing Co Ltd リードフレーム及びそれを用いた半導体パッケージ
JP2004104046A (ja) * 2002-09-13 2004-04-02 Renesas Technology Corp 半導体装置およびその製造方法
WO2007058074A1 (ja) * 2005-11-16 2007-05-24 Oki Electric Industry Co., Ltd. 両面電極パッケージ及びその製造方法
JP2007158341A (ja) * 2005-12-07 2007-06-21 Samsung Electro-Mechanics Co Ltd メタルコア、パッケージ基板およびその製造方法
JP2008091758A (ja) * 2006-10-04 2008-04-17 Nec Electronics Corp 半導体装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016111169A (ja) * 2014-12-05 2016-06-20 Ｓｈマテリアル株式会社 リードフレーム及びその製造方法
TWI671925B (zh) * 2014-12-05 2019-09-11 日商大口電材股份有限公司 引線架及其製造方法
JP2019536270A (ja) * 2016-11-09 2019-12-12 ヘソン・ディーエス・カンパニー・リミテッド 半導体パッケージ基板の製造方法

Also Published As

Publication number Publication date
KR101604154B1 (ko) 2016-03-25
US8390105B2 (en) 2013-03-05
TWI479626B (zh) 2015-04-01
TW201019445A (en) 2010-05-16
WO2010035499A1 (ja) 2010-04-01
CN102165582B (zh) 2013-08-07
KR20110081813A (ko) 2011-07-14
US20110163433A1 (en) 2011-07-07
CN102165582A (zh) 2011-08-24
JP5532570B2 (ja) 2014-06-25

Similar Documents

Publication Publication Date Title
JP5532570B2 (ja) リードフレーム型基板とその製造方法ならびに半導体装置
JP5493323B2 (ja) リードフレーム型基板の製造方法
JP5549066B2 (ja) リードフレーム型基板とその製造方法、及び半導体装置
JP5407474B2 (ja) 半導体素子基板の製造方法
JP2010238693A (ja) 半導体素子用基板の製造方法および半導体装置
JPH09246427A (ja) 表面実装型半導体装置の製造方法および表面実装型半導体装置
JP2010080883A (ja) リードフレーム型基板とその製造方法および半導体装置
JP2017092247A (ja) 樹脂付リードフレーム基板
JP2006324705A (ja) リードフレーム及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110825

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130702

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130829

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140401

R150 Certificate of patent or registration of utility model

Ref document number: 5532570

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140414

LAPS Cancellation because of no payment of annual fees