JP5549066B2 - リードフレーム型基板とその製造方法、及び半導体装置 - Google Patents

リードフレーム型基板とその製造方法、及び半導体装置 Download PDF

Info

Publication number
JP5549066B2
JP5549066B2 JP2008254312A JP2008254312A JP5549066B2 JP 5549066 B2 JP5549066 B2 JP 5549066B2 JP 2008254312 A JP2008254312 A JP 2008254312A JP 2008254312 A JP2008254312 A JP 2008254312A JP 5549066 B2 JP5549066 B2 JP 5549066B2
Authority
JP
Japan
Prior art keywords
connection terminal
semiconductor element
lead frame
external connection
metal plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008254312A
Other languages
English (en)
Other versions
JP2010087221A (ja
JP2010087221A5 (ja
Inventor
健人 塚本
進 馬庭
順子 戸田
泰宏 境
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Inc filed Critical Toppan Inc
Priority to JP2008254312A priority Critical patent/JP5549066B2/ja
Priority to TW098132930A priority patent/TWI502711B/zh
Priority to CN200980138144.0A priority patent/CN102165585B/zh
Priority to PCT/JP2009/005041 priority patent/WO2010038452A1/ja
Priority to KR1020117006885A priority patent/KR101602982B1/ko
Publication of JP2010087221A publication Critical patent/JP2010087221A/ja
Priority to US13/064,205 priority patent/US8558363B2/en
Publication of JP2010087221A5 publication Critical patent/JP2010087221A5/ja
Application granted granted Critical
Publication of JP5549066B2 publication Critical patent/JP5549066B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15183—Fan-in arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Die Bonding (AREA)

Description

本発明は、半導体素子を実装する為に好適な半導体パッケージ基板や半導体装置に関わり、特にはリードフレーム型基板とその製造方法およびそれらを用いた半導体装置に関する。
ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）に代表されるリードフレームを用いた半導体パッケージでは、プリント配線基板との接続のためのアウターリードは半導体パッケージの側面に配置されている。
リードフレームは金属板の両面に所望のフォトレジストパターンを形成し、両面からエッチングすることにより、半導体素子搭載部、半導体素子電極との接続部であるインナーリード、アウターリード、これらを固定している外枠部を得ることができる。また、エッチング工法以外に、プレスによる打ち抜き加工によっても得ることができる。
半導体パッケージの組立工程としては、半導体素子搭載部に半導体素子をダイボンディングしたのち、金ワイヤー等を用いて、半導体素子の電極とインナーリードを電気的に接続する。その後、インナーリード部を含む半導体素子近傍を樹脂封止し、外枠部を断裁し、必要に応じてアウターリードに曲げ加工を施す。
ところで、このように側面に設置されたアウターリードは、微細化の加工能力からみて、３０ｍｍ角程度のパッケージサイズで２００から３００ピンが限界とされている。
そして近年、半導体素子の電極数が次第に増加するにつれて、アウターリードを側面に有するリードフレームタイプの半導体パッケージでは、もはや端子数が対応しきれなくなり、一部、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒａｙ）やＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒａｙ）タイプ等プリント配線基板との外部接続端子がパッケージ基板底面でアレイ状に配置された半導体パッケージへ置き換わってきている。
これらに用いられている基板は、両面銅貼りガラスエポキシ基板にドリルで穴を開け、穴内をめっきで導通をとり、一方の面は半導体素子の電極と接続するための端子を、他方の面ではアレイ状に並べた外部接続端子を形成するのが一般的である。
しかしながら、これらの基板の製造は工程が複雑になり、コスト高になるとともに、基板内の配線接続にめっきが使用されているため、リードフレームタイプのパッケージに比べ、信頼性が劣るという問題点がある。
このため、リードフレームを両面からエッチングするという工程を利用して、リードフレームを用いたＢＧＡタイプの半導体パッケージ構造が開示されている。（例えば特許文献１）
これは、表裏のフォトレジストのパターンを変えて、同時にエッチングするか、あるいは、片側をエッチングした後、エッチング面表層にプリモールド樹脂を塗布した後、他方の面からエッチングを加えることにより、一方の面には半導体素子電極の接続端子、他方の面にはアレイ状に外部接続端子を形成するものである。
特許第３６４２９１１号
従来技術のリードフレーム型基板の断面図を図５（ａ）、図５（ｂ）に示す。
ＢＧＡタイプのリードフレームでは、外部接続端子１１の数が増加すると、半導体素子電極接続端子９側の配線１０長が長くなる。この配線は金属板をハーフエッチングして作製するもので、その幅も厚さも小さく、エッチング以降の工程で折れや曲がりが発生して収率は非常に悪くなるという問題があった。
これに対して、例えば特許文献１に記載の技術では、まず外部接続端子１１側のみハーフエッチングを行い、エッチング面に電着ポリイミド層１９を形成した後、半導体素子電極接続端子９側をエッチングで形成することを開示している。これにより、微細な配線１０は、薄膜ではあるがポリイミド樹脂層１９で担持され、リードフレーム作製時の配線の折れや曲がりは回避される。
しかし、特許文献１の技術によると、本構造のリードフレーム基板に半導体素子を搭載し、ワイヤーボンディングにより半導体素子電極接続端子９を接続する際、接続端子９の下部は中空になっているため、ワイヤー接続の力が掛からず、接続不良が発生し、組み立て収率を著しく落とすという問題点があった。
尚、（特許文献１には記載されていないが）他の一対策として、電着ポリイミド層に代わりプリモールド樹脂をポッティングして樹脂層を厚くする、と云う技術も考えられる。例えばこれによって、ボンディング不良の問題をある程度回避させることができると推察される。しかし、塗布量の調整が非常に難しく中空状態を完全に回避できるものではない。
このため、印刷技術を用いて第２の面に一定量プリモールド樹脂を塗布すると、比較的均一に樹脂層が形成される。外部接続端子上にも樹脂層が形成されるが、均一な膜厚のために除去工程が容易になると推察される。
ところが、従来の外部接続端子の構造（図６（ａ）、図６（ｂ）は、それぞれ第１回目のエッチング後の上面図と断面図を示す。）では、径が約２００〜４００μｍ、高さが約１００〜１８０μｍと云うように非常に嵩高く、これでは印刷の条件によっては、印刷後に樹脂層に気泡を巻き込むことが懸念され、生産ではその収率を著しく落としてしまう問題点が心配される。
図６（ｃ）は印刷後、熱硬化させた外部接続端子近傍の樹脂層の状態を示してる。図中に模式的に示すように、印刷方向（矢印で示す）に対して外部接続端子を越えた先に気泡が形成されてしまう問題点が心配される。
本発明は、このような従来技術の問題点に鑑み発明されたものであり、半導体素子の電極数の増加にも良く対応でき、気泡の混入が起こらず、信頼性が高く、作製および半導体パッケージ組み立てを安定に行えるリードフレーム型基板とその製造方法および関わる半導体装置を提供することを課題とする。
請求項１の発明は、金属板の第１の面に、半導体素子搭載部、半導体素子電極接続端子、および外枠部を有し、該金属板の第２の面には、該半導体素子電極接続端子と電気的に接続した外部接続端子、および外枠部を有しており、これらの間隙に樹脂層が形成されているリードフレーム型基板であって、
樹脂層に埋設された前記外部接続端子の側面には、前記外部接続端子の側上部から側底部にかけて幅３０μｍ以下、長さ１００μｍ以下である１箇所以上の突出部があり、前記突出部は前記第２の面に残らないように設けてあること、を特徴とするリードフレーム型基板である。
請求項２の発明は、金属板の第１の面に、半導体素子搭載部、半導体素子電極接続端子、および外枠部を、又、該金属板の第２の面には、該半導体素子電極接続端子と接続される外部接続端子、及び外枠部を、それぞれ形成する為のフォトレジストパターンを形成し、特に該外部接続端子の形成の為の該フォトレジストパターンは一箇所以上の突起状のパターンを有するように形成し、
前記第２の面の金属板が露出した金属板露出部に、貫通しない孔部をエッチングにより形成すると同時に前記外部接続端子の側上部から側底部にかけて１箇所以上の突出部を形成し、前記突出部は幅３０μｍ以下、長さ１００μｍ以下であり、かつ前記第２の面に残らないように形成し、
前記孔部に、前記外部接続端子から突出部の方向へ液状プリモールド樹脂を塗布したうえ、加熱硬化することにより樹脂層を形成し、
その後、前記第１の面をエッチングすることにより、前記の半導体素子搭載部、前記外部接続端子と電気的に接続される前記半導体素子電極接続端子、及び外枠部を形成すること、
以上の工程を経ることを特徴とするリードフレーム型基板の製造方法である。
また、請求項３の発明は、請求項１に記載のリードフレーム型基板に、半導体素子が搭載され、且つ、ワイヤーボンディングで該リードフレーム型基板と該半導体素子との電気的接続が成されていること、を特徴とする半導体装置である。
本発明によれば、プリント配線基板と接続するための外部接続端子をリードフレーム型基板の裏面全面にアレイ状に配置することが可能であり、半導体素子の多端子化に対応できる。また、リードフレームをベースにした基板であり、めっき配線を使用しないため、熱応力に対する信頼性を確保することができる。
一方、本基板作製時において、配線の折れや曲がり、さらには気泡混入の不良が発生せず、半導体パッケージ組み立て工程であるワイヤーボンディング時において、ワイヤーボンディング接続端子の下部はプリモールド樹脂層が外部接続端子表面と面一に存在するため、安定して接続が可能となる。
本リードフレーム型基板の製造プロセスの概略断面を図１に示す。
リードフレームに用いられる金属板１の両面に、フォトレジストのパターン２を形成する（図１（ｂ））。図１では上面に、半導体素子搭載部８、半導体素子電極との接続端子９、配線１０、外枠部１２のパターンを、下面に、外部接続端子１１、外枠部のパターンを形成する。
そして本発明は、図２（ａ）に示すように、所望の形状である外部接続端子形成パターン（この場合は円形）に加えて、一箇所以上の突起部１３を適宜作り込んでおく。
このフォトレジストで出来た突起部１３のパターンは、その後のエッチングで第２の金属面は残らないように設計する。
突起部１３のパターンは、幅を３０μｍ以下、長さを１００μｍ以下に設定するのが一般に良い。但し、孔部３を形成するエッチング条件、エッチング量によって影響され、エッチング後に残った金属部分の大きさと形状が変化するので、それを考慮してフォトレジストパターンの突起部１３のサイズを最適化しておく必要がある。
金属板としては、リードフレームとしてのエッチング加工性、機械的強度、熱伝導性、膨張係数等を有していればいずれの材料を用いて良いが、４２合金に代表される鉄−ニッケル系合金や、機械的強度を向上させるために各種金属元素を添加した銅系合金等が良く用いられる。
塩化第二鉄液等、金属板を溶解するエッチング液を用いて下面からエッチングを行い、孔部３を形成する（図１（ｃ））。孔部３の深さは金属板の残存部が最終的に配線になるため、第２回目の上面側からのエッチング時に微細配線が形成できるように１０から５０μｍ厚程度残すことが好ましい。
外部接続端子には少なくとも一箇所以上、図２（ｂ）、図２（ｃ）に示すような突出部１４が形成される。
図２（ｃ）は、図２（ｂ）のＡ−Ｂ間の断面を示すが、突出部１４は第２の面よりも低く形成される。図２（ｂ）は突出部１４が一箇所、図２（ｄ）は二箇所形成された状態を示す。
その後、エッチング加工された金属板の上下面を逆にして、金属板の上面に液状プリモールド樹脂５を塗工する（図１（ｄ））。
塗工は印刷技術を応用する事が、生産性や品質の面から一般に好ましい。印刷方法としては、適宜に厚く塗工できればどのような方法でも構わないが、一般にスクリーン印刷が好ましい。印刷の方向は、図２（ｂ）、図（ｄ）の矢印の方向に行うことにより、プリモールド樹脂の流れに方向性を持たせ、気泡の巻き込みを防止することができる。塗工後にプリモールド樹脂を加熱硬化させる（図１（ｅ））。
印刷塗布後では第２の面一様に数μｍほど樹脂層６が形成されるため（図示せず）、この除去を行い、第２の面を露出させる必要がある。除去方法としては、ドライエッチング、機械的研磨、化学的研磨等から選ぶことができる。
さらに、反対の面をエッチングして、半導体搭載部８、半導体素子電極接続端子９、配線１０を形成してリードフレーム型基板７を得た（図１（ｆ））。外部接続端子側の上面図を図３に示す。外部接続端子をアレイ状に配置することができ、半導体素子の多ピン化に対応が可能となった。
図４（ａ）に、半導体素子１５を搭載しワイヤーボンディングした断面図を示す。
ダイアタッチ材１７により半導体素子１５を貼り付け、金線１６で半導体素子電極接続端子９と接続する。必要に応じて、半導体素子電極接続端子には、適宜、ニッケルー金めっき、錫めっき、銀めっき、又は（？）ニッケル−パラジウム−金めっき、等のいずれかを施す。
尚、ワイヤーボンディングを行う際、本リードフレーム型基板をヒートブロックの上に載せ、加熱しながら接合を行うが、半導体素子電極接続端子９の下部にプリモールド樹脂が面一で存在し、また（前記）中空構造が出来にくい難い為に、接合不良を起こさず組み立てることができる。
最後に、半導体素子側をトランスファーモルード、あるいは、ポッティングにより封止を行い、ダイヤモンドブレード等で外枠部を分離させて、小片化する（図４（ｂ））。
ＢＧＡタイプであればはんだボールを外部接続端子に搭載して、リードフレーム型基板を用いた半導体パッケージが得られる。
本発明を適用する一例としてＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒａｙ）タイプのリードフレーム型基板について、図１を用いて説明する。
製造したＢＧＡのパッケージサイズは１０ｍｍ角で、パッケージ下面には１６８ピンのアレイ状の外部接続端子を持つものである。
まず、図1（ａ）に示すように、幅が１５０ｍｍ、厚みが２００μｍの長尺帯状の銅合金製金属板１（古河電工製、ＥＦＴＥＣ６４Ｔ）を用意した。
次いで、図１（ｂ）に示すように、この金属板１の両面に、ロールコーターでフォトレジスト（東京応化（株）製、ＯＦＰＲ４０００）を５μｍの厚さになるようにコーティングした後、９０°Ｃでプレベークを行った。
次に、所望のパターンを有するフオトマスクを介して両面からパターン露光し、その後１％炭酸ナトリウム水溶液で現像処理を行った後に水洗及びポストベークを行い、図１（ｂ）に示すようにフォトレジストパターン２を得た。
フォトレジストパターンとしては、第１の面には、半導体素子搭載部８、半導体素子電極接続端子９、配線１０、外枠部１２を形成するためのパターンを、第２の面には突起部１３（図２（ａ））を有する外部接続端子１１、外枠部１２を形成するためのパターンを形成した。ここで、突起部１３の形状は外部接続端子に接する幅を３０μｍ、長さを８０μmの二等辺三角形の形状を採用した。
次に、金属板１の第１の面側をバックシートで覆って保護した後（図示せず）、塩化第二鉄溶液を用いて金属板の第２の面より第１回目のエッチング処理を行い、第２の面側のレジストパターンから露出した金属板部位を厚さを３０μｍまで薄くした（図１（ｃ））。また、外部接続端子側面に、長さがおよそ４０μｍの突出部１４を形成することができた。用いた塩化第二鉄溶液の比重は１．３８、液温５０゜Ｃであった。
次に、第１回目のエッチングで孔部が形成された第２の面に、液状の熱硬化樹脂（信越化学（株）製、ＳＭＣ−３７６ＫＦ１）を用いて、スクリーン印刷塗工を行った。印刷の方向は、突出部１４がないところから、突出物の方向へ行った（図１（ｄ））。
さらに、１８０°Ｃ、３時間で硬化を行い、プリモールド層１３を形成した。熱硬化樹脂の埋め込み性は良好で、気泡を含め不良は観察されなかった。
外部接続端子１１、外枠部１２のエッチングされなかった面上には、およそ１μｍの熱硬化樹脂層が残存したため、６０°Ｃの過マンガン酸カリウムのアルカリ水溶液（４０ｇ／Ｌ過マンガン酸カリウム＋２０ｇ／Ｌ水酸化ナトリウム）に３分ほど処理を行い除去を行った。
次に、第１の面側のバックシートを除去後、塩化第二鉄溶液により金属板の第１の面側より第２回目のエッチング処理を施しレジストパターンから露出した金属板部位を溶解除去し、半導体素子搭載部８、半導体素子電極接続端子９、配線１０、外枠部１２を形成した（図１(ｅ))。外部接続端子１１は半導体素子電極接続端子９から延在している。
尚、図示していないが、下面側に不要なエッチングが行われないよう、第２回目のエッチング処理時には第２の面側にバックシート等を貼り付けておくのが好ましい。
次いで、第１の面のフォトレジストパターン２の剥離を行い、所望のリードフレーム型ＢＧＡ基板７を得た（図１（ｆ））。
次に、レジストの剥離後、露出した金属面に対し、電解ニッケル−金めっきを施した。ニッケルの厚さは５μｍ、金の厚さは０．１μｍであった（図示せず）。
次いで、本発明のリードフレーム型ＢＧＡ基板７にダイアタッチ材１７を用いて半導体素子１５を搭載し、１５０°Ｃ、１時間、ダイアタッチ材を硬化させた。さらに、３０μｍ径の金線１６を用いて、半導体素子の電極と半導体素子電極接続端子９をワイヤーボンディング接続を行った（図４（ａ））。
ワイヤーボンディングの加熱温度は２００°Ｃで行い、半導体素子電極接続端子側のワイヤーのプル強度を測定したところ、９ｇ以上あり、良好な接続が得られた。
その後、図４（ｂ）に示すように、半導体素子、半導体素子電極接続端子を含むエリアをトランスファーモールド封止し、小片に断裁してリードフレーム型ＢＧＡ基板を用いた半導体パッケージを得た。
本発明のリードフレーム型基板の製造方法を用いることにより、製造時の不良や半導体パッケージ組立時の不良を低減し、熱応力に対する信頼性を高めたリードフレーム型基板を得ることが可能となり、特にリードフレームタイプの半導体パッケージでは対応できない多ピンパッケージ基板に適用される。
本発明のリードフレーム型基板の製造方法の一例を示す説明図（断面図）。 本発明のリードフレーム型基板の一例で、外部接続端子部のフォトレジストパターンおよび最初のエッチング後の様子を示す説明図（上面図と断面図）。 本発明のリードフレーム型基板の一例で、最初のエッチング後の様子を示す説明図（上面図）。 本発明のリードフレーム型基板の一例について、半導体素子を搭載しワイヤーボンディングした様子と、トランスファーモールド封止した様子を示す説明図（断面図）。 従来のリードフレーム型基板の一例を示す説明図（断面図）。 従来のリードフレーム型基板の一例で外部接続端子の最初のエッチング後、及び樹脂層を形成した後の各様子を示す説明図（上面図と断面図）。
符号の説明
１ 金属板
２ フォトレジストパターン
３ 孔部
４ スキージ
５ 液状プリモールド樹脂
６ 樹脂層
７ リードフレーム型基板
８ 半導体素子搭載部
９ 半導体素子電極接続端子
１０ 配線
１１ 外部接続端子
１２ 外枠部
１３ フォトレジスト突起パターン
１４ 突出部
１５ 半導体素子
１６ 金線
１７ ダイアタッチ材
１８ トランスファーモールド樹脂
１９ 気泡

Claims (3)

  1. 金属板の第１の面に、半導体素子搭載部、半導体素子電極接続端子、および外枠部を有し、該金属板の第２の面には、該半導体素子電極接続端子と電気的に接続した外部接続端子、および外枠部を有しており、これらの間隙に樹脂層が形成されているリードフレーム型基板であって、
    前記樹脂層に埋設された前記外部接続端子の側面には、前記外部接続端子の側上部から側底部にかけて幅３０μｍ以下、長さ１００μｍ以下である１箇所以上の突出部があり、前記突出部は前記第２の面に残らないように設けてあること、
    を特徴とするリードフレーム型基板。
  2. 金属板の第１の面に、半導体素子搭載部、半導体素子電極接続端子、および外枠部を、又、該金属板の第２の面には、該半導体素子電極接続端子と接続される外部接続端子、及び外枠部を、それぞれ形成する為のフォトレジストパターンを形成し、特に該外部接続端子の形成の為の該フォトレジストパターンは一箇所以上の突起状のパターンを有するように形成し、
    前記第２の面の金属板が露出した金属板露出部に、貫通しない孔部をエッチングにより形成すると同時に前記外部接続端子の側上部から側底部にかけて１箇所以上の突出部を形成し、前記突出部は幅３０μｍ以下、長さ１００μｍ以下であり、かつ前記第２の面に残らないように形成し、
    前記孔部に、前記外部接続端子から突出部の方向へ液状プリモールド樹脂を塗布したうえ、加熱硬化することにより樹脂層を形成し、
    その後、前記第１の面をエッチングすることにより、前記の半導体素子搭載部、前記外部接続端子と電気的に接続される前記半導体素子電極接続端子、及び外枠部を形成すること、
    以上の工程を経ることを特徴とするリードフレーム型基板の製造方法。
  3. 請求項１に記載のリードフレーム型基板に、半導体素子が搭載され、且つ、ワイヤーボンディングで該リードフレーム型基板と該半導体素子との電気的接続が成されていること、を特徴とする半導体装置。
JP2008254312A 2008-09-30 2008-09-30 リードフレーム型基板とその製造方法、及び半導体装置 Expired - Fee Related JP5549066B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2008254312A JP5549066B2 (ja) 2008-09-30 2008-09-30 リードフレーム型基板とその製造方法、及び半導体装置
TW098132930A TWI502711B (zh) 2008-09-30 2009-09-29 導線架基板及其製造方法與半導體裝置
PCT/JP2009/005041 WO2010038452A1 (ja) 2008-09-30 2009-09-30 リードフレーム基板とその製造方法、及び半導体装置
KR1020117006885A KR101602982B1 (ko) 2008-09-30 2009-09-30 리드 프레임 기판과 그 제조 방법, 및 반도체 장치
CN200980138144.0A CN102165585B (zh) 2008-09-30 2009-09-30 引线框基板及其制造方法、半导体器件
US13/064,205 US8558363B2 (en) 2008-09-30 2011-03-10 Lead frame substrate and method of manufacturing the same, and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008254312A JP5549066B2 (ja) 2008-09-30 2008-09-30 リードフレーム型基板とその製造方法、及び半導体装置

Publications (3)

Publication Number Publication Date
JP2010087221A JP2010087221A (ja) 2010-04-15
JP2010087221A5 JP2010087221A5 (ja) 2011-08-18
JP5549066B2 true JP5549066B2 (ja) 2014-07-16

Family

ID=42073232

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008254312A Expired - Fee Related JP5549066B2 (ja) 2008-09-30 2008-09-30 リードフレーム型基板とその製造方法、及び半導体装置

Country Status (6)

Country Link
US (1) US8558363B2 (ja)
JP (1) JP5549066B2 (ja)
KR (1) KR101602982B1 (ja)
CN (1) CN102165585B (ja)
TW (1) TWI502711B (ja)
WO (1) WO2010038452A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI427716B (zh) * 2010-06-04 2014-02-21 矽品精密工業股份有限公司 無載具之半導體封裝件及其製法
US8673689B2 (en) * 2011-01-28 2014-03-18 Marvell World Trade Ltd. Single layer BGA substrate process
CN102244060B (zh) * 2011-06-02 2013-09-25 日月光半导体制造股份有限公司 封装基板及其制造方法
US9142502B2 (en) * 2011-08-31 2015-09-22 Zhiwei Gong Semiconductor device packaging having pre-encapsulation through via formation using drop-in signal conduits
US8916421B2 (en) * 2011-08-31 2014-12-23 Freescale Semiconductor, Inc. Semiconductor device packaging having pre-encapsulation through via formation using lead frames with attached signal conduits
US8597983B2 (en) 2011-11-18 2013-12-03 Freescale Semiconductor, Inc. Semiconductor device packaging having substrate with pre-encapsulation through via formation
JP2014072242A (ja) 2012-09-27 2014-04-21 Rohm Co Ltd チップ部品およびその製造方法
KR101505088B1 (ko) * 2013-10-22 2015-03-23 앰코 테크놀로지 코리아 주식회사 반도체 패키지와 리드프레임 패들 구조 및 방법
JP6266351B2 (ja) * 2014-01-08 2018-01-24 新日本無線株式会社 センサ装置およびその製造方法
JP7182374B2 (ja) * 2017-05-15 2022-12-02 新光電気工業株式会社 リードフレーム及びその製造方法
JP7039245B2 (ja) * 2017-10-18 2022-03-22 新光電気工業株式会社 リードフレーム及びその製造方法と電子部品装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09307043A (ja) * 1996-05-10 1997-11-28 Dainippon Printing Co Ltd リードフレーム部材とその製造方法、および該リードフレーム部材を用いた半導体装置
JP3642911B2 (ja) 1997-02-05 2005-04-27 大日本印刷株式会社 リードフレーム部材とその製造方法
US6281568B1 (en) * 1998-10-21 2001-08-28 Amkor Technology, Inc. Plastic integrated circuit device package and leadframe having partially undercut leads and die pad
JP3169919B2 (ja) * 1998-12-21 2001-05-28 九州日本電気株式会社 ボールグリッドアレイ型半導体装置及びその製造方法
MY133357A (en) * 1999-06-30 2007-11-30 Hitachi Ltd A semiconductor device and a method of manufacturing the same
US7170149B2 (en) * 2001-04-13 2007-01-30 Yamaha Corporation Semiconductor device and package, and method of manufacture therefor
ES2383874T3 (es) * 2001-07-09 2012-06-27 Sumitomo Metal Mining Company Limited Procedimiento para la fabricación de un soporte de conexión
JP2003309242A (ja) * 2002-04-15 2003-10-31 Dainippon Printing Co Ltd リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法
JP2003309241A (ja) * 2002-04-15 2003-10-31 Dainippon Printing Co Ltd リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法
AU2003235967A1 (en) * 2002-04-30 2003-11-17 Renesas Technology Corp. Semiconductor device and electronic device
KR100993579B1 (ko) * 2002-04-30 2010-11-10 르네사스 일렉트로닉스 가부시키가이샤 반도체장치 및 전자 장치
JP2006520102A (ja) * 2003-03-07 2006-08-31 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 半導体装置、半導体本体並びにその製造方法
JP2004349316A (ja) * 2003-05-20 2004-12-09 Renesas Technology Corp 半導体装置及びその製造方法
JP4349063B2 (ja) * 2003-10-08 2009-10-21 株式会社村田製作所 弾性表面波装置の製造方法
JP2005175261A (ja) * 2003-12-12 2005-06-30 Fujitsu Ten Ltd 基板の電子部品実装構造および方法
JP2005191240A (ja) * 2003-12-25 2005-07-14 Renesas Technology Corp 半導体装置及びその製造方法
JP4417150B2 (ja) * 2004-03-23 2010-02-17 株式会社ルネサステクノロジ 半導体装置
TWI262587B (en) * 2005-03-08 2006-09-21 Yi-Ling Jang Leadframe and the manufacturing method thereof
US7687893B2 (en) * 2006-12-27 2010-03-30 Amkor Technology, Inc. Semiconductor package having leadframe with exposed anchor pads
US8008784B2 (en) * 2008-10-02 2011-08-30 Advanced Semiconductor Engineering, Inc. Package including a lead frame, a chip and a sealant

Also Published As

Publication number Publication date
JP2010087221A (ja) 2010-04-15
US20110163435A1 (en) 2011-07-07
CN102165585A (zh) 2011-08-24
TWI502711B (zh) 2015-10-01
KR20110074514A (ko) 2011-06-30
CN102165585B (zh) 2014-03-26
KR101602982B1 (ko) 2016-03-11
WO2010038452A1 (ja) 2010-04-08
US8558363B2 (en) 2013-10-15
TW201021186A (en) 2010-06-01

Similar Documents

Publication Publication Date Title
JP5549066B2 (ja) リードフレーム型基板とその製造方法、及び半導体装置
JP5532570B2 (ja) リードフレーム型基板とその製造方法ならびに半導体装置
JP5493323B2 (ja) リードフレーム型基板の製造方法
JP5407474B2 (ja) 半導体素子基板の製造方法
TWI521661B (zh) 導線架基板之製造方法與半導體裝置
JP2010238693A (ja) 半導体素子用基板の製造方法および半導体装置
JP2009147117A (ja) リードフレーム型基板の製造方法及び半導体基板
JP5521301B2 (ja) リードフレーム型基板とその製造方法および半導体装置
JP5168998B2 (ja) 半導体装置用基板及びその製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110701

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110825

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130625

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130821

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140422

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140505

R150 Certificate of patent or registration of utility model

Ref document number: 5549066

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees