JP5168998B2 - 半導体装置用基板及びその製造方法 - Google Patents

半導体装置用基板及びその製造方法 Download PDF

Info

Publication number
JP5168998B2
JP5168998B2 JP2007107181A JP2007107181A JP5168998B2 JP 5168998 B2 JP5168998 B2 JP 5168998B2 JP 2007107181 A JP2007107181 A JP 2007107181A JP 2007107181 A JP2007107181 A JP 2007107181A JP 5168998 B2 JP5168998 B2 JP 5168998B2
Authority
JP
Japan
Prior art keywords
plating layer
metal plate
semiconductor device
gold
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007107181A
Other languages
English (en)
Other versions
JP2008270265A (ja
Inventor
順太郎 三上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Metal Mining Co Ltd
Original Assignee
Sumitomo Metal Mining Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Metal Mining Co Ltd filed Critical Sumitomo Metal Mining Co Ltd
Priority to JP2007107181A priority Critical patent/JP5168998B2/ja
Publication of JP2008270265A publication Critical patent/JP2008270265A/ja
Application granted granted Critical
Publication of JP5168998B2 publication Critical patent/JP5168998B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、めっきによって半導体装置の端子部となる部分を形成する半導体装置用基板及びその製造方法に関するものである。
半導体装置の小型・薄型化は年々進み、図4(C)に示すような封止樹脂23の裏面に外部との接続部(端子部)25を有する半導体装置が増えてきた。このような半導体装置のパッド部や端子部は、銅系合金や鉄・ニッケル合金をエッチング加工やプレス加工により所定のパターンに形成したリードフレームを用いることが一般的だった。しかし、このリードフレームは、0.125〜0.20mmの板厚のものが主に使用され、薄型化を妨げる要因の一つとなっていた。
近年、このリードフレームの代わりに、金属板に0.1mm以下の厚さでめっき層を形成した半導体装置用基板を用いて、パッド部や端子部をめっき層で形成した薄型の半導体装置が現れてきた。
このめっき層によりパッド部や端子部を形成する半導体装置は、図2に示すように、金属板10上にめっき層によりパッド部3や端子部2となる部分を形成した半導体装置用基板1を用い、これに図4(A)に示すようにパッド部3に半導体素子21を搭載し、ワイヤボンディング22、樹脂封止等の組み立て工程を経て、その後金属板のみを溶解する方法やあるいは引き剥がす方法により、金属板を除去することで封止樹脂の裏面にめっき層の外部接続部を有する半導体装置を得ている。
ところで、銅系合金を金属板とする場合は、機械的に容易に引き剥がすことができないため、樹脂封止後に金属板である銅系合金のエッチング処理が必要となり、製造工程が複雑となり、経済性も悪かった。
また、ステンレス鋼を金属板として、樹脂封止後にステンレス鋼を引き剥がす場合は、通常、端子部となる部分を形成するめっき層のステンレス鋼に対する完全な密着性が得づらく、その結果封止樹脂がステンレス鋼と金めっきの間に回りこむ問題があった。
その上、この金属板を引き剥がす方法に用いる半導体装置用基板は、組み立て工程においてめっき層が金属板から剥離せず、また封止樹脂が金属板とめっき層の間に回り込むことなく密着している必要があり、且つ、金属板を引き剥がした後は、引き剥がした金属板にパッド部や端子部となるめっき層が残らず、封止樹脂と密着して封止樹脂から浮いた状態や剥離する事態が生じないようにすることが必要である。つまり、金属板とめっき層が、半導体装置の組み立て工程中は剥がれることなく密着している必要がある。一方、金属板のみを除去する工程においては、めっき層が封止樹脂と密着するとともに金属板とめっき層の間が剥がれ易いという相反する機能が要求される。
そして、特許文献1には、金属板上に形成するめっき層は、基材上に金めっき層、ニッケルめっき層、金めっき層で構成された半導体装置用基板が開示されている。この半導体装置用基板は、樹脂封止後に基材部をエッチング除去するようにした半導体装置であり、基材部を引き剥がす方法ではないため、金属板にパッド部や端子部となるめっき層が残る問題はない。
また、特許文献2には金属板の表面にブラスト処理などによって凹凸を設け、且つ剥離性をもたせる酸化膜を形成する剥離処理を行った後に、めっき層を形成する技術が開示されている。しかし、金属板の一面に凹凸を付ける表面処理工程と、剥離性をもたせる剥離処理工程が新たに必要となる。また、めっき層を形成する片面側に凹凸を設けることで、反りが発生する問題がある。
特開昭59−208756号公報 特開平10−50885号公報
本発明は、このような問題点を解決するためになされたものであり、その目的とするところは、半導体装置の製造に用いる基板について、金属板を引き剥がす際に、引き剥がした金属板にパッド部や端子部となるめっき層が残らず、一方パッド部や端子部が封止樹脂から浮いた状態や剥離する事態が生じないように封止樹脂と良好に密着しためっき層を有する半導体装置用基板及び半導体装置を提供することである。
上記の目的を達成するために、本発明の半導体装置用基板は、金属板上にパッド部や端子部となるめっき層が形成され半導体素子を搭載して樹脂封止体で封止した後めっき層を樹脂封止体に残して金属板だけが剥離されることになる半導体装置用基板であって、金属板上に、粒状の第1の金めっき層と、その上に成膜しためっき層が形成されているものである。
また、本発明の別の態様は、金属板上にパッド部や端子部となるめっき層が形成され半導体素子を搭載して樹脂封止体で封止した後めっき層を樹脂封止体に残して金属板だけが剥離されることになる半導体装置用基板であって、金属板上に、粒状の第1の金めっき層と、その上に成膜した第2の金めっき層が形成されているとともに、第2の金めっき層の上にさらにめっき層が形成されているものである。
そして、本発明の別の態様は、前記発明に加えて第2の金めっき層の上に形成されるめっき層として、第2の金めっき層の上に少なくとも、ニッケル又は銅のめっき層と、金又は銀又はパラジウムあるいはこれらの合金のめっき層が積層されているものである。
一方、本発明の半導体装置用基板の製造方法は、金属板上にパッド部や端子部となるめっき層が形成され半導体素子を搭載して樹脂封止体で封止した後めっき層を樹脂封止体に残して金属板だけが剥離されることになる半導体装置用基板の製造方法であって、金属板上に、酸性浴による粒状の第1の金めっき層を形成した後、前記第1の金めっき層の上に成膜させためっき層を形成するようにしたものである。
そして、本発明の半導体装置用基板の製造方法の別の態様は、金属板上にパッド部や端子部となるめっき層が形成され半導体素子を搭載して樹脂封止体で封止した後めっき層を樹脂封止体に残して金属板だけが剥離されることになる半導体装置用基板の製造方法であって、金属板上に、酸性浴による粒状の第1の金めっき層を形成した後、前記第1の金めっき層の上に中性浴による第2の金めっき層を形成し、さらに前記第2の金めっき層の上にめっき層を形成するようにしたものである。
また、本発明の半導体装置用基板の製造方法の別の態様は、金属板上にパッド部や端子部となるめっき層が形成され半導体素子を搭載して樹脂封止体で封止した後めっき層を樹脂封止体に残して金属板だけが剥離されることになる半導体装置用基板の製造方法であって、金属板上に、酸性浴による粒状の第1の金めっき層を形成した後、前記第1の金めっき層の上に中性浴による第2の金めっき層を形成し、次にその上に直接あるいはパラジウムめっき層を形成後ニッケル又は銅のめっき層を形成し、さらにその上に中性浴による金めっき層あるいは銀又はパラジウム又は金銀合金又は金パラジウム合金の何れか一つ以上のめっき層を形成するようにしたものである。
さらに、本発明の別の態様は、前記発明に加えてpH0.1〜1.0の強酸性浴を用いて金属板上に第1の金めっき層を形成するようにしたものである。
また、本発明の別の態様は、前記発明に加えて電流密度を0.3〜1.0A/dm2で金めっき層を形成するようにしたものである。
半導体装置の組み立て工程において、金属板上に形成されるめっき層が金属板から剥離せず、また封止樹脂が金属板とめっき層の間に回り込むこともなく密着していて、なおかつ、引き剥がした金属板にパッド部や端子部となるめっき層が残らず、そしてパッド部や端子部が封止樹脂から浮いた状態や剥離する事態が生ぜず、封止樹脂と良好に密着しためっき層を有する半導体装置用基板を得ることが可能となる。
金属板上にレジストにより所定のパターンを形成し、めっき前処理を行った後、パターン間から露出する金属板の部分に、pH0.1〜1.0の強酸性浴を用いて電流密度0.3〜1.0A/dm2のめっき条件下で、粒状に形成される第1の金めっき層を10〜20nmの厚さで形成する。
次に、第2の金めっき層として中性の一般的な金めっき層を約0.1μm形成し、その上に一般的なスルファミン酸ニッケルめっきによりニッケルめっき層を約10μm形成し、その上に中性の一般的な金めっき層を約3μm形成して、レジストを剥離し、水洗と乾燥などの後処理を行って、本発明の半導体装置用基板を得ることができる。
次に、図1〜図3に基づいて本発明の半導体装置用基板及び半導体装置用基板の製造方法について説明する。
まず図3(A)に示すように、金属板10として板厚0.2mmのステンレス鋼(SUS430)を用いて、脱脂処理と酸洗浄処理を行った後、厚さ0.025mmの感光性ドライフィルムレジスト14をラミネートロールで上記ステンレス鋼(金属板10)の両面に貼り付けた。
次に、後でめっき層を形成する部分を黒く、それ以外を透明にしたガラスマスクをドライフィルムレジストの上から被せて、さらにその上から紫外光を照射することで露光を行い、ドライフィルムレジスト14に所定のパターン15を作製した。なお、このときのパターン15は、めっき層を形成するめっきエリアとして、3mm角のパッド部3とその周囲に0.3mm角の端子部2を28個配置したものを準備し、このようなものを幅100mmの金属板のうち中央部で幅50mmの部分に10個均等に並ぶように作製した。
次に、炭酸ナトリウム溶液を用いて、紫外光の照射が遮られて感光しなかった未硬化のドライフィルムレジストを溶かす現像処理を行って、図3(B)に示すようにめっき層を形成するための材料を完成させた。
次に、めっき前処理として、まずアルカリ浸漬し、その後に3mol/Lの塩酸に浸漬させた。
以上の前処理を行った後、図3(C)に示すようにpH0.8の金めっき浴を用いて、浴温25℃、電流密度0.5A/dm2に設定して30秒のめっき処理を行い、ステンレス鋼(金属板10)上に第1の金めっき層11Aとなる下地金めっきを形成した。次に、第2の金めっき層11Bとして中性の一般的な金めっきを約0.1μm施し金めっき層11を形成した。そしてその上にニッケルめっき層12として一般的なスルファミン酸ニッケルめっきを10μm施し、さらにその上に中性の一般的な金めっき13を3μm施した。そして最後に図3(D)に示すように水酸化ナトリウム溶液でドライフィルムレジストを剥離し、水洗と乾燥を行った後に、100mm×200mmの大きさに切断して半導体装置用基板1を得た。
次に、上記半導体装置用基板1を用いて半導体装置を製造する方法を図4に基づいて説明する。
まず、図4(A)に示すように上記実施例1の方法により製造した半導体装置用基板1を用いて、パッド部3に半導体素子21をダイボンド用ペーストを用いて搭載し、半導体素子21の電極と端子部2をワイヤボンディング22した後、樹脂封止を行う。そして図4(B)に示すように、封止樹脂23硬化後にステンレス鋼(金属板10)と樹脂封止された部分とを引き剥がした。そして、これを図4(C)に示すように個片化して半導体装置を得た。
引き剥がしたステンレス鋼(金属板10)側を観察した結果、めっきが残っている部分はなかった。また樹脂封止された部分の、ステンレス鋼と接していた金めっき側を確認すると、封止樹脂23の回り込みもなく、樹脂からめっき層が浮いたり剥離したりすることなく保持されていることが確認できた。さらにこの第1の金めっき層11Aである金めっき面のはんだ濡れ性を溶融はんだで確認したところ、金めっき面全域にきれいに半田付けができた。
次に、金めっき層を粒状に形成するための適切なめっき電流密度を確認するために、pH0.8の金めっき浴を用いて、浴温25℃、の条件下で、めっきの電流密度を[低]として0.2A/dm2、[中]として0.7A/dm2、[高]として1.2A/dm2、の3種類に分けて、ステンレス鋼上に、本発明の第1の金めっき層のみを施して、断面TEMにて金めっきの状態を観察した。
観察結果は図6に示す通りである。電流密度[低]及び[中]では金めっきは粒状に、[高]では膜状となっており、断面から推察される本発明の金めっき層の厚みは10〜20nm程度となっていた。
すなわち、樹脂封止後にステンレス鋼を引き剥がす場合、10〜20nm程度の厚みで、電流密度1.0A/dm2以下の条件で成膜させず粒状に形成された本発明の第1の金めっき層が最適であることがわかった。
次に、ステンレス鋼と第1の金めっき層の密着力が電流密度によりどのように変化するかを確認するために、pH0.8の金めっき浴を用いて、浴温25℃の条件下で、ステンレス鋼上に幅5mm、長さ100mmの帯状にめっき層を形成した。その際、電流密度を図5に示すような5種類として、帯状パターンの端を少し引き剥がしてから、ステンレス鋼の素材に固定して、帯状パターンを上方向に引っ張り上げるかたちで、ピール強度を測定した。測定結果を図5に示すように、電流密度により比例的にピール強度が変化することが確認できた。
すなわち、本発明の第1の金めっき層の形成において、電流密度を0.3A/dm2〜1.0A/dm2に設定することにより、ステンレス鋼とめっき層の密着力の強弱を付けることができることが確認できた。
また、図7は本発明の半導体装置用基板の他例の概略断面図を示したものである。本実施例では、金属板10上に第1の金めっき層11Aとなる粒状の下地金めっきが形成してあり、その上に第2の金めっき層11Bとして成膜した金めっき層が形成してある。そして、第2の金めっき層の上はめっき層無し若しくはパラジウムめっき層16となっている。そして、その上はニッケル又は銅のめっき層17となっている。さらに、その上はめっき層無し若しくはパラジウム又は金のめっき層18となっている。そして、その上は金又は銀又はパラジウム又は金銀合金又は金パラジウム合金のめっき層19となっている。
本発明の半導体装置用基板の概略断面図である。 本発明の半導体装置用基板の概略平面図である。 本発明の半導体装置用基板の製造工程の説明図である。 半導体装置の製造工程の説明図である。 ピール強度測定結果を示すグラフである。 断面TEM観察した写真である。 本発明の半導体装置用基板の他例を示す概略断面図である。
1 半導体装置用基板
2 端子部
3 パッド部
10 金属板
11 金めっき層(第1の金めっき層+第2の金めっき層)
11A 第1の金めっき層
11B 第2の金めっき層
12 ニッケルめっき層
13 金めっき層
14 レジスト
15 レジストにより形成されたパターン
16 めっき層無し若しくはパラジウムめっき層
17 ニッケル又は銅のめっき層
18 めっき層無し若しくはパラジウム又は金のめっき層
19 金又は銀又はパラジウム又は金銀合金又は金パラジウム合金のめっき層
20 半導体装置
21 半導体素子
22 ワイヤボンディング
23 封止樹脂
24 ボンディング部
25 外部接続部

Claims (8)

  1. 金属板上にパッド部や端子部となるめっき層が形成され半導体素子を搭載して樹脂封止体で封止した後めっき層を樹脂封止体に残して金属板だけが剥離されることになる半導体装置用基板であって、金属板上に、粒状の第1の金めっき層と、その上に成膜しためっき層が形成されていることを特徴とする半導体装置用基板。
  2. 金属板上にパッド部や端子部となるめっき層が形成され半導体素子を搭載して樹脂封止体で封止した後めっき層を樹脂封止体に残して金属板だけが剥離されることになる半導体装置用基板であって、金属板上に、粒状の第1の金めっき層と、その上に成膜した第2の金めっき層が形成されているとともに、第2の金めっき層の上にさらにめっき層が形成されていることを特徴とする半導体装置用基板。
  3. 第2の金めっき層の上に形成されるめっき層として、第2の金めっき層の上に少なくとも、ニッケル又は銅のめっき層と、金又は銀又はパラジウムあるいはこれらの合金のめっき層が積層されている請求項2に記載の半導体装置用基板。
  4. 金属板上にパッド部や端子部となるめっき層が形成され半導体素子を搭載して樹脂封止体で封止した後めっき層を樹脂封止体に残して金属板だけが剥離されることになる半導体装置用基板の製造方法であって、金属板上に、酸性浴による粒状の第1の金めっき層を形成した後、前記第1の金めっき層の上に成膜させためっき層を形成するようにしたことを特徴とする半導体装置用基板の製造方法。
  5. 金属板上にパッド部や端子部となるめっき層が形成され半導体素子を搭載して樹脂封止体で封止した後めっき層を樹脂封止体に残して金属板だけが剥離されることになる半導体装置用基板の製造方法であって、金属板上に、酸性浴による粒状の第1の金めっき層を形成した後、前記第1の金めっき層の上に中性浴による第2の金めっき層を形成し、さらに前記第2の金めっき層の上にめっき層を形成するようにしたことを特徴とする半導体装置用基板の製造方法。
  6. 金属板上にパッド部や端子部となるめっき層が形成され半導体素子を搭載して樹脂封止体で封止した後めっき層を樹脂封止体に残して金属板だけが剥離されることになる半導体装置用基板の製造方法であって、金属板上に、酸性浴による粒状の第1の金めっき層を形成した後、前記第1の金めっき層の上に中性浴による第2の金めっき層を形成し、次にその上に直接あるいはパラジウムめっき層を形成後ニッケル又は銅のめっき層を形成し、さらにその上に中性浴による金めっき層あるいは銀又はパラジウム又は金銀合金又は金パラジウム合金の何れか一つ以上のめっき層を形成するようにしたことを特徴とする半導体装置用基板の製造方法。
  7. pH0.1〜1.0の強酸性浴を用いて金属板上に第1の金めっき層を形成する請求項4乃至6の何れかに記載の半導体装置用基板の製造方法。
  8. 電流密度を0.3〜1.0A/dm2で第1の金めっき層を形成する請求項7に記載の半導体装置用基板の製造方法。
JP2007107181A 2007-04-16 2007-04-16 半導体装置用基板及びその製造方法 Active JP5168998B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007107181A JP5168998B2 (ja) 2007-04-16 2007-04-16 半導体装置用基板及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007107181A JP5168998B2 (ja) 2007-04-16 2007-04-16 半導体装置用基板及びその製造方法

Publications (2)

Publication Number Publication Date
JP2008270265A JP2008270265A (ja) 2008-11-06
JP5168998B2 true JP5168998B2 (ja) 2013-03-27

Family

ID=40049428

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007107181A Active JP5168998B2 (ja) 2007-04-16 2007-04-16 半導体装置用基板及びその製造方法

Country Status (1)

Country Link
JP (1) JP5168998B2 (ja)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS597359B2 (ja) * 1977-12-30 1984-02-17 セイコーエプソン株式会社 メツキ方法
JPS59208756A (ja) * 1983-05-12 1984-11-27 Sony Corp 半導体装置のパツケ−ジの製造方法
JPH1050885A (ja) * 1996-05-27 1998-02-20 Dainippon Printing Co Ltd 半導体装置用回路部材とそれを用いた半導体装置、及びそれらの製造方法
JP4129363B2 (ja) * 2002-03-15 2008-08-06 エヌ・イーケムキャット株式会社 電解金めっき液及び金めっき方法
JP2004214265A (ja) * 2002-12-27 2004-07-29 Kyushu Hitachi Maxell Ltd 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
JP2008270265A (ja) 2008-11-06

Similar Documents

Publication Publication Date Title
JP5549066B2 (ja) リードフレーム型基板とその製造方法、及び半導体装置
JP5493323B2 (ja) リードフレーム型基板の製造方法
JP5532570B2 (ja) リードフレーム型基板とその製造方法ならびに半導体装置
JP2007048981A (ja) 半導体装置の製造方法
JP2007103450A (ja) 配線基板およびその製造方法
TW201044441A (en) Substrate for semiconductor element, method of forming the same, and semiconductor device
JP2009135417A (ja) 半導体素子搭載用基板の製造方法
US9870930B2 (en) Method for producing substrate for mounting semiconductor element
JP4670931B2 (ja) リードフレーム
JP2011198977A (ja) 半導体装置の製造方法
JP4620584B2 (ja) 回路部材の製造方法
JP2011108818A (ja) リードフレームの製造方法および半導体装置の製造方法
JP5387374B2 (ja) リードフレームの製造方法
JP5034913B2 (ja) 半導体装置製造用基板とその製造方法
JP5168998B2 (ja) 半導体装置用基板及びその製造方法
JP5299411B2 (ja) リードフレームの製造方法
JP5565819B2 (ja) 半導体装置用基板及び半導体装置
JP2008263018A (ja) 半導体装置用基板及び半導体装置
CN111739864A (zh) 半导体元件搭载用基板
KR101070923B1 (ko) 반도체 기판의 제조방법
JP3993218B2 (ja) 半導体装置の製造方法
JP5846655B2 (ja) 半導体装置の製造方法
JP6299004B2 (ja) 半導体素子搭載用基板及び半導体装置、並びにそれらの製造方法
JP6901201B2 (ja) 半導体素子搭載用基板及びその製造方法
JP5098452B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20090116

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090501

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091001

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111227

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120217

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121217

R150 Certificate of patent or registration of utility model

Ref document number: 5168998

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250