JP6299004B2 - 半導体素子搭載用基板及び半導体装置、並びにそれらの製造方法 - Google Patents

Description

本発明は、半導体素子搭載用基板及び半導体装置、並びにそれらの製造方法に関する。

近年、携帯電話に代表されるように、電子機器の小型化・軽量化が急速に進み、それら電子機器に用いられる半導体装置も小型化・軽量化・高機能化が要求されている。特に、半導体装置の厚みについて、薄型化が要求されている。かかる要求に応えるため、ＱＦＰ（Quad Flat Package）等の金属材料を加工したリードフレームを用いた半導体装置から、以下のような導電性基板を最終的に除去する半導体装置が開発されてきている。

具体的には、導電性を有する基板の一面側に、所定のパターニングを施したレジストマスクを形成する。レジストマスクから露出した基板に導電性金属をめっきし、半導体素子搭載用のダイパッド部と外部と接続するためのリード部とを形成し、そのレジストマスクを除去することで半導体素子搭載用基板を形成する。形成した半導体素子搭載用基板に半導体素子を搭載し、ワイヤーボンディングした後に樹脂封止を行い、導電性基板を除去してダイパッド部やリード部を露出させ、半導体装置を完成させる（例えば、特許文献１、２参照）。

特開平１０−１１６９３５号公報 特開２００２−２８９７３９号公報

ところで、上述のダイパッド部やリード部は、種々のめっきを積層して形成されているが、最近は、樹脂封入後の外部接続部に外装めっきが必要ないPre-Plated Flame（PPF）の使用が増加している。これを応用して導電性基板を除去するタイプのめっき積層を、例えば、導電性基板上で下層から順番に、Ａｕ、第１のＰｄ、Ｎｉ、第２のＰｄからなる各めっき層が積層されることが多い。

ダイパッド部やリード部の最下面のめっき層は、封止樹脂から露出して設けられ、外部機器との接続のために用いられる。外部機器との接続には、半田合金を用いるが、半田合金との濡れ性を確保するため、ダイパッド部やリード部の最下面にはＡｕめっきを施す。Ａｕめっき層上の第１のＰｄめっき層は、Ａｕめっき層と同様、半田側への拡散層であり、Ｎｉめっき層は最終結合層である。Ｎｉめっき層の上の第２のＰｄめっき層は、ボンディング用のめっき層である。

上述の半導体装置の製造工程では、導電性基板に、ダイパッド部やリード部をめっきで複数層重ねて構成した上で、樹脂封止した後、導電性基板を除去している。導電性基板がＳＵＳ材等の場合は、引き剥がし除去することが多い。但し、この場合は、導電性基板と、めっき層との密着力を調整することが難しく、引き剥がす際、樹脂封止部よりリード部が抜け、導電性基板側にリード部が残る不具合が発生することが多い。このため、リード部を抜け防止形状に構成するか、又はリード部の厚さを厚くする等の対策が必要となっている。このため、引き剥がし除去ではなく、導電性基板を溶解除去する方法が考案されている。

導電性基板を溶解除去する方法は、導電性基板に力を加えずに溶解液で溶解除去するため、引き剥がし方法に比べ、リード部の抜け防止はできるものの、以下のような不具合が発生する場合がある。即ち、導電性基板を溶解除去する場合、導電性基板は一般的にＣｕ合金が用いられることが多く、板厚は０．１ｍｍ〜０．２ｍｍであるのが一般的である。溶解除去法では、このＣｕ合金をすべて溶解し、めっきされたダイパッド部やリード部の底面、及び樹脂封止部の底面を露出させる必要がある。この時、溶解液の液管理方法や、導電性基板にめっきされためっき品質等により、第１のＰｄめっき層とＮｉめっき層の間に空乏ができ、めっき剥がれの不具合が発生する場合がある。

そこで、本発明は、樹脂封止後、導電性基板を溶解除去する際、溶解液によるめっき剥がれを防止することができる半導体素子搭載用基板及び半導体装置、並びにそれらの製造方法を提供することを目的とする。

上記目的を達成するため、本発明の一態様に係る半導体素子搭載用基板は、半導体素子が搭載された後に除去可能な導電性基板と、
該導電性基板の表面上に設けられ、前記半導体素子が搭載可能な半導体素子搭載領域と、
該半導体素子搭載領域の周囲の前記導電性基板の前記表面上に形成され、上面が、前記半導体素子が前記半導体素子搭載領域に搭載されたときに前記半導体素子の電極がワイヤーボンディング可能なリード部を構成し、前記導電性基板の前記表面と接触する面が外部接続端子を構成するリード部めっき層と、を有し、
該リード部めっき層は、前記導電性基板の前記表面上に第１のＰｄめっき層、Ａｕめっき層、第２のＰｄめっき層、Ｎｉめっき層、ボンディング用貴金属めっき層の順に積層されて構成される。

本発明の他の態様に係る半導体装置は、半導体素子搭載領域の表面上に搭載された半導体素子と、
該半導体素子の電極とボンディングワイヤーを介して前記表面側で電気的に接続され、めっき層から構成されたリード部と、
前記半導体素子、前記半導体素子搭載領域、前記ボンディングワイヤー及び前記リード部を封止する封止樹脂と、を有し、
前記リード部の前記表面と反対側の面は前記封止樹脂より露出しており、露出面から順に、第１のＰｄめっき層、Ａｕめっき層、第２のＰｄめっき層、Ｎｉめっき層、ボンディング用貴金属めっき層の順に積層されて構成され、前記第１のＰｄめっき層が外部接続端子として構成される。

本発明の他の態様に係る半導体素子搭載用基板の製造方法は、導電性基板上に、めっきを行う箇所に開口を設けためっきマスクを形成する工程と、
前記導電性基板に第１のＰｄめっきを施し、前記導電性基板上に第１のＰｄめっき層を形成する工程と、
前記導電性基板にＡｕめっきを施し、前記第１のＰｄめっき層上にＡｕめっき層を形成する工程と、
前記導電性基板に第２のＰｄめっきを施し、前記Ａｕめっき層上に第２のＰｄめっき層を形成する工程と、
前記導電性基板にＮｉめっきを施し、前記第２のＰｄめっき層上にＮｉめっき層を形成する工程と、
前記導電性基板に貴金属めっきを施し、前記Ｎｉめっき層上にボンディング用貴金属めっき層を形成する工程と、
前記めっきマスクを除去する工程と、を有する。

本発明の他の態様に係る半導体装置の製造方法は、前記半導体素子搭載用基板の製造方法により製造された半導体素子搭載用基板の前記半導体素子搭載領域に半導体素子を搭載する工程と、
前記半導体素子の電極と前記リード部の前記ボンディング用貴金属めっき層とを、ボンディングワイヤーを介して電気的に接続する工程と、
前記半導体素子、前記半導体素子搭載領域を封止樹脂で封止する工程と、
前記導電性基板を溶解除去する工程と、を有する。

本発明によれば、端子を構成するめっき層を有する半導体素子搭載用基板を用いた半導体装置の製造プロセスにおいて、樹脂封止後、半導体素子搭載用基板を溶解除去する際、溶解液によるめっき層の剥がれを防止することができる。

本発明の実施形態に係る半導体素子搭載用基板の一例を示す断面図である。 本発明の実施形態に係る半導体装置の一例の断面図である。 本発明の実施形態に係る半導体素子搭載用基板のめっき層の構成例を示した図である。図３（ａ）は、本発明の実施形態に係る半導体素子搭載用基板のめっき層の第１の構成例である。図３（ｂ）は、本発明の実施形態に係る半導体素子搭載用基板のめっき層の第２の構成例である。 従来のめっき層の一例を示した図である。 従来の半導体素子搭載用基板において導電性基板に生じる現象を説明するための模式図である。図５（ａ）は、導電性基板上のめっき層の最初の状態を示した図である。図５（ｂ）は、Ａｕの一部が失われた状態を示した図である。図５（ｃ）は、溶解液がＮＩめっき層に侵入した状態を示した図である。 本発明の実施形態に係る半導体素子搭載用基板の製造方法の一例の一連の工程を示した図である。図６（ａ）は、基板用意工程の一例を示した図である。図６（ｂ）は、レジスト被覆工程の一例を示した図である。図６（ｃ）は、露光・現像工程の一例を示した図である。図６（ｄ）は、めっき工程の一例を示した図である。図６（ｅ）は、レジスト剥離工程の一例を示した図である。 本発明の実施形態に係る半導体装置の製造方法の一例の一連の工程を示した図である。図７（ａ）は、半導体素子搭載工程の一例を示した図である。図７（ｂ）は、ワイヤーボンディング工程の一例を示した図である。図７（ｃ）は、樹脂封止工程の一例を示した図である。図７（ｄ）は、導電性基板除去工程の一例を示した図である。

以下、図面を参照して、本発明を実施するための形態の説明を行う。

［半導体素子搭載用基板及び半導体装置］
図１は、本発明の実施形態に係る半導体素子搭載用基板の一例を示す断面図である。本実施形態に係る半導体素子搭載用基板５０は、導電性基板１０と、その表面１１上に配置された半導体素子搭載用のダイパッド部２０と外部機器と接続するためのリード部３０とで構成されている。リード部３０は、半導体素子搭載領域であるダイパッド部２０の周囲に配置される。

なお、パターンにより半導体素子搭載領域を確保した上で、ダイパッド部２０を作製しないパターンもある。つまり、本実施形態において、ダイパッド部２０を設けることは必須ではなく、半導体素子を搭載可能な半導体素子搭載領域が確保されていればよい。但し、以下の説明においては、半導体素子搭載領域として、ダイパッド部２０が設けられている場合について説明する。なお、ダイパッド部２０が設けられる場合、ダイパッド部２０とリード部３０は、同一のめっき層４０で構成されてもよい。この場合、材質及び構造的にはダイパッド部２０とリード部３０は同一のめっき層４０として構成され、配置箇所、形状及び大きさのみが相違点であるので、両者をまとめてめっき層４０と呼んでもよいこととする。本実施形態においては、ダイパッド部２０とリード部３０が同一のめっき層４０により構成される例を挙げて説明するが、ダイパッド部２０が必ずしも設けられなくてもよい点、及びダイパッド部２０が必ずしもリード部３０と同一のめっき層４０で構成されなくてもよい点は、上述の通りである。

導電性基板１０は、表面１１上にめっき層４０が形成される基板であり、電気めっきによりめっき層４０を形成することが可能なように、導電性を有する材料から構成される。使用する導電性基板１０の材質は、導電性が得られれば特に限定はないが、一般的には金属材料が用いられ、例えば、ＣｕまたはＣｕ合金等が使用される。

ダイパッド部２０やリード部３０は、導電性基板１０の片面（表面１１）にめっき加工により形成されためっき層４０である。なお、めっき層４０の詳細な構成及び機能については、後述する。

ダイパッド部２０やリード部３０の断面形状は、特に限定しないが、例えば、矩形、上部に張り出し形状を有する矩形、または逆台形であってもよい。樹脂封止部からの抜け防止の観点からは、上部に張り出し形状を有する矩形、又は逆台形の形状が好ましい。

次に、図２を用いて、本発明の実施形態に係る半導体素子搭載用基板を用いた半導体装置の一例について説明する。図２は、本発明の実施形態に係る半導体装置の一例の断面図である。

図２に示すように、本発明の実施形態に係る半導体装置１００は、ダイパッド部２０に半導体素子６０が搭載され、半導体素子６０の電極６１とリード部３０とをボンディングワイヤー７０等を介して接続されている。また、半導体素子６０及びボンディングワイヤー７０等の接続部を含めて全体が封止樹脂８０により樹脂封止されている。ダイパッド部２０及びリード部３０は、上面２１、３１及び側面２２、３２は封止樹脂８０により覆われているが、底面２３、３３は露出している。また、図１で存在していた導電性基板１０は存在しない。導電性基板１０は、封止樹脂８０により樹脂封止が行われた後、溶解除去されている。つまり、図１で示した半導体素子搭載用基板５０のダイパッド部２０上に半導体素子６０が搭載され、半導体素子６０の電極６１とリード部３０とがワイヤーボンディングによりボンディングワイヤー７０を介して接続された後、半導体素子搭載用基板５０上で封止樹脂８０により樹脂封止が行われる。樹脂封止の後、導電性基板１０が溶解除去されることにより、図２に示すような半導体装置１００が作製される。なお、導電性基板１０の溶解除去により露出したリード部３０の底面３３は、外部機器とのはんだ接合するための外部接続端子となる。

次に、図３を用いて、本発明の実施形態に係る半導体素子搭載用基板５０の特徴である、導電性基板１０上に形成するダイパッド部２０やリード部３０のめっき層４０の構成について説明する。

図３は、本発明の実施形態に係る半導体素子搭載用基板５０のめっき層４０の構成例を示した図である。図３（ａ）は、本発明の実施形態に係る半導体素子搭載用基板５０のめっき層４０の第１の構成例であり、図３（ｂ）は、本発明の実施形態に係る半導体素子搭載用基板５０のめっき層４０の第２の構成例である。

図３（ａ）に示されるように、本発明の実施形態に係る半導体素子搭載用基板５０の特徴は、めっき層４０が、導電性基板１０の表面上に、第１のＰｄめっき層４１、Ａｕめっき層４２、第２のＰｄめっき層４３、Ｎｉめっき層４４、ボンディング用貴金属めっき層を順に層状に積み重ねて構成した多層めっき層である点である。図３（ａ）においては、Ｎｉめっき層４４上のボンディング用貴金属めっき層としては、第３のＰｄめっき層４５が用いられている。

一方、図３（ｂ）においては、めっき層４０が、図３（ａ）と同様に、導電性基板１０の表面上に、第１のＰｄめっき層４１、Ａｕめっき層４２、第２のＰｄめっき層４３、Ｎｉめっき層４４、第３のＰｄめっき層４５が積層されているのに加えて、第３のＰｄめっき層４５上に更に第２のＡｕめっき層４６が積層されている。図３（ｂ）の態様においては、第３のＰｄめっき層４５と第２のＡｕめっき層４６の２層でボンディング用貴金属めっき層を構成している。

このように、ボンディング用貴金属めっき層は、ワイヤーボンディングに適した種々の貴金属めっき層を用いることができる。具体的には、ボンディング用貴金属めっき層は、Ｐｄ、Ａｕ、Ａｇの単層めっき層でもよいし、又は、Ｐｄ、Ａｕ、Ａｇのうち２種類以上のめっき層からなる積層めっき層であってもよい。例えば、図３（ａ）に示したように、Ｐｄめっき層４５の単層であってもよいし、あるいは、図３（ｂ）に示したように、Ｐｄめっき層４５の上にＡｕめっき層４６を形成してもよい。Ｐｄめっき層４５の上にＡｕめっき層４６を形成することで、よりボンディング性を向上することができる。

次に、発明が解決すべき課題の項で述べた、Ｐｄめっき層とＮｉめっき層の間に空乏ができ、めっき剥がれ発生するメカニズムについて説明する。

図４は、従来のめっき層２４０の一例を示した図である。図４に示されるように、従来、めっき層は、外部接続端子に外装めっきが必要ないPre-Plated Flame（PPF）仕様で、導電性基板２１０の表面上に下側からＡｕめっき層２４２、Ｐｄめっき層２４３、Ｎｉめっき層２４４、Ｐｄめっき層２４５の順に積層されることにより構成されていた。

最下面のＡｕめっき層２４２は、外部機器との接続のための外部接続端子として機能する。外部機器と外部接続端子との接続には、半田合金を使用するが、その半田との濡れ性を確保するため、Ａｕめっきを施し、Ａｕめっき層２４２がめっき層４０の最下面に形成されていた。Ｐｄめっき層２４３は、半田への拡散層であり、Ａｕめっき層２４２とＰｄめっき層２４３が半田に拡散する。また、Ｎｉめっき層４４は最終結合層である。Ｎｉめっき層２４４の上のボンディング用貴金属めっき層は、半導体素子６０の電極６１とリード部３０とをボンディングワイヤー７０でボンディングするためのめっき層である。この、めっき層２４５は、貴金属であるＰｄ、Ａｕ、Ａｇの単層めっき層、又はＰｄ、Ａｕ、Ａｇのうち２種類以上のめっき層からなる積層めっきであっても良い。図４においては、Ｐｄめっき層２４５の単層がボンディング用貴金属めっき層として用いられた例が挙げられている。

導電性基板２１０に上述のようなめっきを施してめっき層２４０を形成した半導体素子搭載基板を用いて半導体装置を作製する場合、樹脂封止後、導電性基板２１０を溶解除去する。導電性基板２１０は一般的にＣｕ合金が多い。板厚は０．１ｍｍ〜０．２ｍｍである。溶解除去法では、このＣｕ合金をすべて溶解し、めっきされた端子面（Ａｕめっき層２４２）、及び樹脂封止部面を露出させる必要がある。溶解液は、例えば、アンモニア系のエッチング液等がある。ダイパッド部及びリード部は、図４に示されるように、導電性基板２１０の表面上に、下から順番にＡｕめっき層２４２、Ｐｄめっき層２４３、Ｎｉめっき層２４４、Ｐｄめっき層２４５が積層される。

図５は、従来の半導体素子搭載基板においてＣｕ合金からなる導電性基板２１０、Ａｕめっき層２４２、Ｐｄめっき層２４３及びＮｉめっき層２４４に生じる現象を説明するための模式図である。

図５（ａ）は、導電性基板２１０上のめっき層の最初の状態を示した図である。めっき層２４０が形成された導電性基板２１０は、半導体素子の搭載、及びワイヤーボンディング工程で熱が付加される。この時、Ａｕめっき層２４２の一部は、導電性基板２１０であるＣｕ合金に拡散する。

次いで、図５（ｂ）に示されるように、その後に、導電性基板２１０であるＣｕ合金を溶解することで、Ｃｕ合金内に拡散したＡｕがＣｕと一緒に失われる。図５（ｂ）は、Ａｕの一部が失われた状態を示した図である。このため、露出したＡｕめっき層２４２の最表面に、マイクロピットが形成される。溶解液は、このマイクロピットよりＡｕめっき層２４２の上側のＰｄめっき層２４３に侵入する。一般的に、Ｐｄめっき層２４３は均一でありＮｉめっき層２４４の保護層としての役割を果たすが、図５（ｃ）に示されるように、Ｐｄめっき層２４３は、溶解液の液条件やＰｄめっき結晶状態等により、溶解液がＰｄ結晶粒界からさらに上にあるＮｉめっき層２４４に到達する場合がある。図５（ｃ）は、溶解液がＮｉめっき層２４４に侵入した状態を示した図である。Ｎｉは金属特性としてＣｕ，Ａｕ，Ｐｄと比較して最も碑な金属であり、この碑なＮｉは溶解液との接触で腐食電位を生じて溶出することが解っている。これにより、Ｐｄめっき層２４３とＮｉめっき層２４４との間に空乏ができ、めっき剥がれの不具合が発生する場合がある。

溶解液のｐＨが低い程、めっき剥がれが発生する可能性が大きい。また、Ｐｄめっき層２４３の結晶粒径が小さい程、Ｐｄめっき層２４３の内存応力が大きく、Ｐｄめっき層２４３内のマイクロピットが増加し、溶解液がマイクロピットから侵入し易いことが解った。

そこで、本発明の実施形態に係る半導体素子搭載用板５０では、図３（ａ）、（ｂ）に示すように、Ａｕめっき層４２と導電性基板１０との間に第１のＰｄめっき層４１を設け、導電性基板１０へのＡｕめっき層４２の拡散を防止する構成とし、上述のようなマイクロピットの発生を防止している。即ち、本実施形態に係る半導体素子搭載用基板５０では、導電性基板１０の表面１１上に、第１のＰｄめっき層４１、Ａｕめっき層４２、第２のＰｄめっき層４３、Ｎｉめっき層４４、ボンディング用貴金属めっき層４５、４６を順に層状に積み重ねた積層めっき構成を有する。

なお、第１のＰｄめっき層４１は、導電性基板１０であるＣｕ合金内へのＡｕめっき層４２の拡散防止効果がある。ここで、第１のＰｄめっき層４１の厚さは、０．００３〜０．１０μｍが好ましい。第１のＰｄめっき層４１の厚さが０．００３μｍ未満の場合、層内にマイクロピットが生じて、Ａｕめっき層４２の拡散を防止することが出来なくなる。一方、第１のＰｄめっき層４１の厚さが０．１０μｍを超えると、層内マイクロピットは生じ難いが、Ｐｄめっき層４１が厚くなる分、高価なＰｄ量も増加し、コストアップに繋がる。よって、第１のＰｄめっき層のめっき厚さは、０．００３〜０．１０μｍであることが好ましく、０．００３〜０．０２μｍであることが更に好ましい。

また、Ａｕめっき層４２は、従来のめっき構成では導電性基板のＣｕ合金への拡散を加味した厚さが必要であったが、第１のＰｄめっき層４１を追加することにより、拡散が減少するので、Ａｕめっき層４２のめっき厚さを薄くすることができる。なお、第１のＡｕめっき層４２のめっき厚は、０．００１〜０．１０μｍであることが好ましい。Ａｕめっき層４２の厚さが０．００１μｍ未満の場合、Ａｕめっき層４２内のマイクロピットが増加し半田濡れ特性を保持出来なくなる。一方、０．１０μｍを超えると、Ａｕめっき層４２内のマイクロピットは生じ難いが、Ａｕめっき層４２が厚くなる分、高価なＡｕ量も増加し、コストアップに繋がる。よって、Ａｕめっき層４２のめっき厚さは、０．００１〜０．１０μｍであることが好ましく、０．００１〜０．０２μｍであることが更に好ましい。

また、第２のＰｄめっき層４３の厚さは、０．００１〜０．１０μｍであることが好ましい。第２のＰｄめっき層４３のめっき厚が０．００１μｍ未満の場合、層内にマイクロピットが生じて、Ｃｕ合金溶解液がＮｉめっき層４４と接触する可能性が生じてしまう。一方、第２のＰｄめっき層４３のめっき厚が０．１０μｍを超えると、層内マイクロピットは生じ難いが、Ｐｄめっき層４３が厚くなる分、高価なＰｄ量も増加し、コストアップに繋がる。よって、第１のＰｄめっき層のめっき厚さは、０．００１〜０．１０μｍであることが好ましく、０．００１〜０．０２μｍであることが更に好ましい。

更に、第２のＰｄめっき層４３の結晶粒径は、０．０２〜０．１μｍであることが好ましい。第１のＡｕめっき層４２にマイクロピットがあり、第２Ｐｄめっき層４３に溶解液が侵入した場合、結晶粒径が０．０２μｍ未満だと、第２のＰｄめっき層４３内の内存応力が大きく、第２のＰｄめっき層４３内のマイクロピットが増加して溶解液が侵入し、Ｎｉめっき層４４に溶解液が接触する可能性がある。第２のＰｄめっき層４３の結晶粒径が０．１μｍを超える場合は特に問題はないが、生産性が悪化しコストアップにつながる。よって、第２のＰｄめっき層４３の結晶粒径は、０．０２〜０．１μｍであることが好ましく、更に、第２のＰｄめっき層４３の結晶粒径が０．０２〜０．０６μｍになるようにＰｄめっき条件を制御することが好ましい。

［半導体素子搭載用基板の製造方法］
次に、図６を参照して本発明の実施形態に係る半導体素子搭載用基板の製造方法について説明する。図６は、本発明の実施形態に係る半導体素子搭載用基板の製造方法の一例の一連の工程を示した図である。

図６（ａ）は、基板用意工程の一例を示した図である。図６（ａ）に示されるように、本発明の実施形態に係る半導体素子搭載用基板を製造するに当たり、まずは導電性基板１０を用意する。使用する導電性基板１０の材質は、導電性が得られるものであれば特に限定はないが、一般的にＣｕ合金又はＣｕを用いる。

図６（ｂ）は、レジスト被覆工程の一例を示した図である。レジスト被覆工程では、導電性基板１０の表・裏面全体を、レジスト１１０で被う。使用するレジスト１１０としては、ドライフィルムレジストのラミネート、又は液状レジストの塗布及び乾燥によるレジスト層の被覆等、従来からの公知の方法を用いて行うことができる。

図６（ｃ）は、露光・現像工程の一例を示した図である。露光工程では、前のレジスト被覆工程で導電性基板１０の表・裏面にレジスト１１０を被覆した後、そのレジスト１１０上に表面は所望のダイパッド部２０やリード部３０のパターン、裏面は全面を覆うパターンが形成されたマスク（紫外光遮蔽ガラスマスク）を被せ、露光を行う。

現像工程では、マスクを除去してレジスト１１０を現像することにより、表面にめっき層４０を形成する部分（未硬化部分）を除去して開口１１１を形成し、導電性基板１０の表面を露出させる。これにより、硬化して残留したレジスト１１０と開口部１１１からなるめっきマスク１１２が形成される。このとき、硬化したレジスト１１０の横断面形状は、図６（ｃ）に示したように、垂直な側面を有する長方形形状でもよいし、上面よりも底面側の幅が狭くなる台形形状、即ち逆錐台形状に成形してもよい。この場合、露光に使用する光としては散乱光を用いる。また、従来の平行紫外光を用いて、規定の露光時間で露光した場合でも、現像時間を短くすることで、レジストの横断面形状を台形形状に成形することができる。

図６（ｄ）は、めっき工程の一例を示した図である。めっき工程では、めっきマスク１１２を用い、開口１１１が形成された導電性基板１０の露出部分にめっきを施して、めっき層４０を形成する。めっき層４０は、図３（ａ）、（ｂ）に示すように、導電性基板１０の表面上に、第１のＰｄめっき層４１、Ａｕめっき層４２、第２のＰｄめっき層４３、Ｎｉめっき層４４、ボンディング用貴金属めっき４５（、４６）を順に層状に積み重ねる。なお、第２のＰｄめっき層４３の結晶粒径は、電流密度、めっき速度等を調整することにより所定の結晶粒径になるように制御する。電流密度を高くし、めっき速度を速くすると、結晶粒径を小さくすることができる。逆に遅くすると結晶粒径を大きくすることができる。

図６（ｅ）は、レジスト剥離工程の一例を示した図である。レジスト剥離工程では、硬化しているレジスト１１０を剥離する。これにより、めっき層４０からなるダイパッド部２０及びリード部３０を形成する。

ダイパッド部２０やリード部３０が形成された導電性基板１０を、必要に応じて所望の寸法に切断することにより、本発明の実施形態に係る半導体素子搭載用基板５０が得られる。

このように、上述の各工程を順に経ることにより、本発明の実施形態に係る半導体素子搭載用基板５０が作製される。

［半導体装置の製造方法］
次に、図７を用いて、上述の製造方法によって作製された半導体素子搭載用基板５０を用いて半導体装置を製造する半導体装置の製造方法の一例について説明する。図７は、本発明の実施形態に係る半導体装置の製造方法の一例の一連の工程を示した図である。

図７（ａ）は、半導体素子搭載工程の一例を示した図である。半導体素子搭載工程においては、半導体素子搭載用基板５０のダイパッド部２０上に半導体素子６０を搭載する。その際、半導体素子６０は、ダイパッド部２０上に、例えば、銀ペーストや接着剤等を用いて接着固定されてもよい。

図７（ｂ）は、ワイヤーボンディング工程の一例を示した図である。ワイヤーボンディング工程では、ワイヤーボンディングにより、ボンディングワイヤー７０を用いて半導体素子６０の電極６１とリード部３０とを電気的に接続して配線を形成する。

図７（ｃ）は、樹脂封止工程の一例を示した図である。樹脂封止工程では、半導体素子搭載用基板５０の半導体素子６０を搭載した面全体を封止樹脂８０により樹脂封止する。

図７（ｄ）は、導電性基板除去工程の一例を示した図である。導電性基板除去工程では、樹脂封止部分から、導電性基板１０を除去する。導電性基板１０の除去は、溶解液を用いて、導電性基板１０を溶解除去する。最後に、所定の半導体装置１００の寸法になるように切断し、半導体装置を１００完成させる。

以下、本発明の実施形態に係る半導体素子搭載用基板及び半導体装置を作製して実施した実施例について説明する。

［実施例１］
導電性基材として板厚０．２ｍｍのＣｕ板（古河電気工業株式会社製：ＥＦＴＥＣ６４−Ｔ）を幅１４０ｍｍの長尺板状に加工し、次に厚み０．０２５ｍｍの感光性ドライフィルムレジストをラミネートロールで、導電性基材の両面に貼り付けた。

次に、半導体素子搭載用のダイパッド部と外部と接続するためのリード部の所望のパターンを形成したガラスマスクをドライフィルムレジストの上に被せ、散乱光タイプの紫外光で露光した。

その後、炭酸ナトリウム溶液を用いて、紫外光の照射が遮られて感光しなかった未硬化のドライフィルムレジストを溶かす現像処理を行った。

次にレジスト層が除去された開口部の導電性基材の露出部表面に電気めっきを行った。

まず、第１のＰｄめっきを０．０２μｍ、Ａｕめっきを約０．０２μｍ、第２のＰｄめっきを０．０２μｍ、Ｎｉめっきを５μｍ、Ｐｄめっきを０．０５μｍの順番に施した。第１のＰｄめっき及び第２のＰｄめっきの結晶粒径は０．０４μｍになるようにめっき速度や電流密度等を調整した。
最後に水酸化ナトリウム溶液でドライフィルムレジストを剥離して、導電性基板上のダイパッド部及びリード部を形成した。

その後、所定寸法に切断することにより、本発明の実施例１に係る半導体素子搭載用基板を得た。

次いで、作製した半導体素子搭載用基板に半導体素子を搭載し、半導体素子と配線をワイヤーボンディングで接続し、半導体素子が搭載されている面を樹脂封止した後、樹脂封止部分から導電性基材を除去した。最後に、所定の半導体装置の寸法になるように切断し、半導体装置を完成させた。

［実施例２〜９］
実施例２から実施例９においては、各めっき層のめっきの厚さ及び平均粒径を表１に従い作製した。
その他の構成は、実施例１と同様である。

［実施例１０］
実施例１０では、実施例１において最上位のＰｄめっきの上にさらにＡｕめっき０．０１μｍめっきを行った。その他の構成は、実施例１と同様である。

［比較例］
比較例においては、各めっき層のめっきの厚さ及び平均粒径を表１に従い作製した。
その他の構成は、実施例１と同様である。

［評価］
実施例１〜１０及び比較例については、半導体装置に関して、以下の方法で評価を行った。

半田濡れ性試験は、半導体装置にはんだを搭載して、半田の濡れ性を確認した。○：良好、×：一部リード部に濡れ不具合あり、とした。

Ｃｕ溶解試験については、上記半導体装置において、半導体素子が搭載されている面を樹脂封止した後、Ｃｕ溶解装置にて、温度５０℃、スプレー圧０．１２Ｍｐａにてエッチング液のｐｈをメーカー指定の下限値を下回る値で導電性基板のＣｕ合金を溶解し、露出したリード部のめっき層に剥離があるか顕微鏡で確認した。○：剥離無し、×：一部に剥離あり、とした。

表１にその結果を示す。実施例１から実施例１０では、Ｃｕ溶解試験およびはんだ濡れ性試験ともに良好であった。比較例では、Ｃｕ溶解試験あるいは半田濡れ性でリードの一部に不具合が生じるリードが発生した。

このように、本発明の実施例に係る半導体素子搭載基板によれば、本発明の実施例に係る半導体素子搭載基板を用いて半導体装置を作製した場合、マイクロピットの発生を防止しつつ、半田濡れ性を十分確保できることが示された。

以上、本発明の好ましい実施形態及び実施例について詳説したが、本発明は、上述した実施形態及び実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施形態及び実施例に種々の変形及び置換を加えることができる。

１０ 導電性基板
２０ ダイパッド部
３０ リード部
４０ めっき層
４１ 第１のＰｄめっき層
４２ Ａｕめっき層
４３ 第２のＰｄめっき層
４４ Ｎｉめっき層
４５ 第３のＰｄめっき層
４６ 第２のＡｕめっき層
５０ 半導体素子搭載用基板
６０ 半導体素子
７０ ボンディングワイヤー
８０ 封止樹脂
１００ 半導体装置

Claims (17)

1. 半導体素子が搭載された後に除去可能な導電性基板と、
   該導電性基板の表面上に設けられ、前記半導体素子が搭載可能な半導体素子搭載領域と、
   該半導体素子搭載領域の周囲の前記導電性基板の前記表面上に形成され、上面が、前記半導体素子が前記半導体素子搭載領域に搭載されたときに前記半導体素子の電極がワイヤーボンディング可能なリード部を構成し、前記導電性基板の前記表面と接触する面が外部接続端子を構成するリード部めっき層と、を有し、
   該リード部めっき層は、前記導電性基板の前記表面上に第１のＰｄめっき層、Ａｕめっき層、第２のＰｄめっき層、Ｎｉめっき層、ボンディング用貴金属めっき層の順に積層されて構成された半導体素子搭載用基板。
2. 前記ボンディング用貴金属めっき層は、Ｐｄ、Ａｕ、Ａｇの単層めっき層又はＰｄ、Ａｕ、Ａｇのうち２種類以上のめっきの積層めっき層である請求項１に記載の半導体素子搭載用基板。
3. 前記第１のＰｄめっき層のめっき厚が、０．００３〜０．１０μｍの範囲内にある請求項１又は２に記載の半導体素子搭載用基板。
4. 前記Ａｕめっき層のめっき厚が、０．００１〜０．１０μｍの範囲内にある請求項１乃至３のいずれか一項に記載の半導体素子搭載用基板。
5. 前記第２のＰｄめっき層のめっき厚が、０．００１〜０．１０μｍの範囲内にある請求項１乃至４のいずれか一項に記載の半導体素子搭載用基板。
6. 前記第２のＰｄめっき層の結晶粒径の平均粒径が、０．０２〜０．１μｍの範囲内にある請求項１乃至５のいずれか一項に記載の半導体素子搭載用基板。
7. 前記半導体素子搭載領域は、前記リード部めっき層と同一のめっき層で構成された請求項１乃至６のいずれか一項に記載の半導体素子搭載用基板。
8. 半導体素子搭載領域の表面上に搭載された半導体素子と、
   該半導体素子の電極とボンディングワイヤーを介して前記表面側で電気的に接続され、めっき層から構成されたリード部と、
   前記半導体素子、前記半導体素子搭載領域、前記ボンディングワイヤー及び前記リード部を封止する封止樹脂と、を有し、
   前記リード部の前記表面と反対側の面は前記封止樹脂より露出しており、露出面から順に、第１のＰｄめっき層、Ａｕめっき層、第２のＰｄめっき層、Ｎｉめっき層、ボンディング用貴金属めっき層の順に積層されて構成され、前記第１のＰｄめっき層が外部接続端子として構成された半導体装置。
9. 前記ボンディング用貴金属めっき層は、Ｐｄ、Ａｕ、Ａｇの単層めっき層又はＰｄ、Ａｕ、Ａｇのうち２種類以上のめっきの積層めっき層である請求項８に記載の半導体装置。
10. 前記第１のＰｄめっき層のめっき厚が、０．００３〜０．１０μｍの範囲内にある請求項８又は９に記載の半導体装置。
11. 前記Ａｕめっき層のめっき厚が、０．００１〜０．１０μｍの範囲内にある請求項８乃至１０のいずれか一項に記載の半導体装置。
12. 前記第２のＰｄめっき層のめっき厚が、０．００１〜０．１０μｍの範囲内にある請求項８乃至１１のいずれか一項に記載の半導体装置。
13. 前記第１及び第２のＰｄめっき層の結晶粒径の平均粒径が、０．０２〜０．１μｍの範囲内にある請求項８乃至１２のいずれか一項に記載の半導体装置。
14. 前記半導体素子搭載領域は前記リード部と同一のめっき層で構成された請求項８乃至１３のいずれか一項に記載の半導体装置。
15. 導電性基板上に、めっきを行う箇所に開口を設けためっきマスクを形成する工程と、
    前記導電性基板に第１のＰｄめっきを施し、前記導電性基板上に第１のＰｄめっき層を形成する工程と、
    前記導電性基板にＡｕめっきを施し、前記第１のＰｄめっき層上にＡｕめっき層を形成する工程と、
    前記導電性基板に第２のＰｄめっきを施し、前記Ａｕめっき層上に第２のＰｄめっき層を形成する工程と、
    前記導電性基板にＮｉめっきを施し、前記第２のＰｄめっき層上にＮｉめっき層を形成する工程と、
    前記導電性基板に貴金属めっきを施し、前記Ｎｉめっき層上にボンディング用貴金属めっき層を形成する工程と、
    前記めっきマスクを除去する工程と、を有する半導体素子搭載用基板の製造方法。
16. 前記めっきを行う箇所は、半導体素子搭載領域の周囲に配置されたリード部を含む請求項１５に記載の半導体素子搭載用基板の製造方法。
17. 請求項１６に記載の半導体素子搭載用基板の製造方法により製造された半導体素子搭載用基板の前記半導体素子搭載領域に半導体素子を搭載する工程と、
    前記半導体素子の電極と前記リード部の前記ボンディング用貴金属めっき層とを、ボンディングワイヤーを介して電気的に接続する工程と、
    前記半導体素子、前記半導体素子搭載領域を封止樹脂で封止する工程と、
    前記導電性基板を溶解除去する工程と、を有する半導体装置の製造方法。

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