WO2020213133A1 - 半導体装置 - Google Patents

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WO2020213133A1
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layer
electroless plating
wiring
semiconductor device
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PCT/JP2019/016671
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平野　博茂
伊藤　豊
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パナソニック・タワージャズセミコンダクター株式会社
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
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    • H01L2224/4805—Shape
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10157—Shape being other than a cuboid at the active surface
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device

Definitions

  • FIG. 1 is a diagram schematically showing a cross-sectional configuration of an exemplary semiconductor device according to the embodiment of the present disclosure.
  • FIG. 2 is a diagram schematically showing a planar configuration of an exemplary semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 3A is a schematic view showing a manufacturing process of the cross-sectional structure shown in FIG.
  • FIG. 3B is a schematic view showing a manufacturing process following FIG. 3A.
  • FIG. 3C is a schematic view showing a manufacturing process following FIG. 3B.
  • FIG. 4 is a diagram schematically showing another cross-sectional configuration of the exemplary semiconductor device according to the embodiment of the present disclosure.
  • FIG. 5A is a schematic view showing a manufacturing process of the cross-sectional structure shown in FIG. FIG.
  • FIG. 5B is a schematic view showing a manufacturing process following FIG. 5A.
  • FIG. 6 is a diagram schematically showing a planar configuration of an exemplary semiconductor device according to a third embodiment of the present disclosure.
  • FIG. 7 is a diagram schematically showing a planar configuration of an exemplary semiconductor device according to a fourth embodiment of the present disclosure.
  • FIG. 8 is a diagram schematically showing a planar configuration of an exemplary semiconductor device according to a fifth embodiment of the present disclosure.
  • FIG. 9 is a diagram schematically showing a planar configuration of an exemplary semiconductor device according to a sixth embodiment of the present disclosure.
  • FIG. 10 is a diagram schematically showing a planar configuration of an exemplary semiconductor device according to a seventh embodiment of the present disclosure.
  • FIG. 10 is a diagram schematically showing a planar configuration of an exemplary semiconductor device according to a seventh embodiment of the present disclosure.
  • the flow of the plating solution is stabilized when the laminated electroless plating layer 17 is formed, and the laminated electroless plating layer 17 is stabilized in the first region 21.
  • the effect that makes it possible to form is realized.
  • the decrease in the area of the upper surface is larger than the increase in the area of the side surface, and the surface area of the second region 22 is smaller, so that the metal consumption of the plating solution is reduced. Can be reduced. Therefore, the usable time of the plating solution can be extended, the cost can be reduced, and the like.
  • each of the two first regions 21 is surrounded by the second region 22, a stable laminated electroless plating layer 17 is provided on the upper surface and the side surface of the wiring layer 16. Therefore, reliable solder connection is possible.

Abstract

半導体装置は、基板１上にパターニングされた、シード層（２、３）を含む配線層（１６）と、配線層（１６）の上面及び側面を覆う無電解めっき層（１７）とを備える。配線層（１６）及び無電解めっき層（１７）を含む層構造のパターンは、半田による接続点が形成される少なくとも一つの第１領域（２１）と、当該少なくとも一つの第１領域（２１）を囲むように、第１領域（２１）とは隙間を置いて形成された少なくとも一つの第２領域（２２）とを含む。

Description

半導体装置
　本開示は、半導体装置に関するものである。
　半導体デバイスが形成された半導体チップに対して配線層を形成し、その配線層上に半田やワイヤボンドの接続を行うとき、安定した接続性を確保した配線層を必要とする場合がある。例えば、配線層は抵抗を低くするためにシード層を含めCu等を含有する構成として形成し、その上にワイヤボンド時のストレスを受け止めるための強度を確保するためにNi膜を形成し、更にその上に各金属のバリア層として有効なPd、Auを形成する場合がある。
　この構造は、ワイヤボンド接続においては、Niにより強度を確保できるとともにNiのAuへの拡散をPdで防止できる構造である。また、半田接続においては、半田中のSnがNiに拡散することをPdで防止できる構造である。
　特許文献１は、全ての層を電界めっきで形成した配線構成を開示している。特許文献１において、１１４は半田、１１２はキャップ層、１１０は拡散バリア層である。
　特許文献２は、Cu配線に対して側面までNi、Auをめっきした構造を開示している。これは、レーザーによってNiとAuとの混合層を形成することにより、半田の濡れ性を悪くした領域を作成し、濡れ性の良いところだけに半田を形成しようとするものである。
　特許文献３は、安定した無電解めっきを行うために、配線の横にダミーパターンを配置することを開示している。
特開２０１５－１３５９７４号公報 特開２００６－８６４５３号公報 特開２００８－２７７５８０号公報
　特許文献１の技術では、配線の側面にはキャップ層、拡散バリア層は形成されていない。従って、配線上に搭載した半田は配線の側面にまで形成された場合、半田と配線を形成する材料とが反応して接合性の劣化を招くことがある。尚、大きな領域の中央部に半田を搭載すれば側面部の影響は受けず、バリア効果があると考えられる。しかし、半田はリフローのときに広がるため、半田の高さの制御も難しくなり、配線の側面にまで半田が達してバリア効果を失うということも考えられる。
　特許文献２の技術では配線の側面もバリア層に覆われている。しかし、孤立した配線では、無電解めっき膜の形成時に配線の端部のめっき液の流れが速いので、めっき膜が形成されない、めっき膜厚が薄くなる等が発生する。この場合も、半田がバリア層の弱い部分からベースの配線層と反応して接合性の劣化を招く。
　特許文献３の技術では、無電解めっき膜を配線として用いている。従って、配線抵抗を低減するためには、配線としての無電解めっき層のパターン全体が確実に形成される必要がある。このためには、配線となるパターン全ての周辺にダミーパターンを配置する必要がある。この結果、レイアウトが制限され、特にデバイスが搭載されたチップでは、サイズの縮小化を難しくする。
　本開示の課題は、半導体装置において、半田の接合部を有する配線構造として、安定した半田接続が可能な配線構造を提供することを目的とする。
　本開示の半導体装置は、基板上にパターニングされた、シード層を含む配線層と、配線層の上面及び側面を覆う無電解めっき層とを備える。配線層及び無電解めっき層を含む層構造のパターンは、半田による接続点が形成される少なくとも一つの第１領域と、当該少なくとも一つの第１領域を囲むように、第１領域とは隙間を置いて形成された少なくとも一つの第２領域とを含む。
　本開示の半導体装置によると、半田による接続点を有する配線構造において、安定した半田接続を可能とする。
図１は、本開示の実施形態の例示的半導体装置について、断面構成を模式的に示す図である。 図２は、本開示の第１の実施形態の例示的半導体装置について、平面構成を模式的に示す図である、 図３Ａは、図１に示す断面構成の製造工程を示す模式図である。 図３Ｂは、図３Ａに続く製造工程を示す模式図である。 図３Ｃは、図３Ｂに続く製造工程を示す模式図である。 図４は、本開示の実施形態の例示的半導体装置について、他の断面構成を模式的に示す図である。 図５Ａは、図４に示す断面構成の製造工程を示す模式図である。 図５Ｂは、図５Ａに続く製造工程を示す模式図である。 図６は、本開示の第３の実施形態の例示的半導体装置について、平面構成を模式的に示す図である。 図７は、本開示の第４の実施形態の例示的半導体装置について、平面構成を模式的に示す図である。 図８は、本開示の第５の実施形態の例示的半導体装置について、平面構成を模式的に示す図である。 図９は、本開示の第６の実施形態の例示的半導体装置について、平面構成を模式的に示す図である。 図１０は、本開示の第７の実施形態の例示的半導体装置について、平面構成を模式的に示す図である。 図１１は、本開示の第８の実施形態の例示的半導体装置について、平面構成を模式的に示す図である。 図１２は、本開示の第９の実施形態の例示的半導体装置について、断面構成を模式的に示す図である。 図１３は、本開示の第１０の実施形態の例示的半導体装置について、断面構成を模式的に示す図である。
　本開示の実施形態について、図１～図１３を参照しながら説明する。個々の実施形態を詳しく説明する前に、概略を説明する。
　本開示の半導体装置は、基板１上にパターニングされた、シード層２、３を含む配線層１６と、配線層１６の上面及び側面を覆う積層無電解めっき層１７とを備える。配線層１６及び積層無電解めっき層１７を含む層構造のパターンは、半田による接続点が形成される少なくとも一つの第１領域２１と、当該少なくとも一つの第１領域２１を囲むように、第１領域２１とは隙間を置いて形成された少なくとも一つの第２領域２２とを含む。
　このような半導体装置によると、半田による接点が接続される第１領域２１について、これを囲む第２領域２２が設けられていることから、配線層１６の上面及び側面にバリア層として機能する積層無電解めっき層１７が確実に形成される。これにより、安定した半田接続を得ることができる。
　配線層１６は、スパッターにより形成されたシード層（２、３）と、その上に形成された電解めっき層４とを含んでいても良い。電解めっき層４も配線層として利用できるので、その膜厚等を適切に設定することによって、低抵抗が要求される配線等にも対応できる。
　また、配線層１６は、スパッターにより形成されたシード層（２、３）のみからなっていても良い。この場合、電解めっき層４を含む構成よりも、製造工程を削減できる。また、電解めっき層４を設ける場合に比べて、膜厚ばらつき等を小さくすることができる。
　積層無電解めっき層１７は、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）及びＡｕ（金）のうち少なくとも一つによって構成されていても良い。Ｐｄ層は、半田のＳｕ（スズ）のＮｉ層への拡散を抑制すると共に、ＮｉのＡｕ層への拡散を抑制できる。これにより、半田形成語の高温状態においても安定した接続状態を得ることができる。Ｐｄ層を設けることに代えて、Ａｕ層を厚くしても良い。組立の条件等により、望ましい構成を選ぶことができる。
　少なくとも一つの第１領域２１と、少なくとも一つの第２領域２２とは、電気的に接続されていても良い。本開示の半導体装置の場合、半田による接続点が形成される第１領域２１以外については、層構造のパターンの周囲に他のパターンを配置することは必須ではない。従って、めっき液の使用量を抑制できる。また、配線の自由度が向上する、レイアウトの面積を小さくすることができる等の効果がある。
　基板１は、上面に段差を有することにより高さの異なる上段面及び下段面を有しており、上段面及び下段面の少なくとも一方に、第１領域及び第２領域が形成されていても良い。
　第１領域２１は、第２領域２２よりも幅の広いパターンとして形成されていても良い。第１領域２１は、半田による接続点を形成するために必要な大きさに形成される。これに対し、第２領域２２は、製造プロセスで可能な最小限の寸法であってもよい。これにより、第２領域２２が占めるレイアウトを小さくすることができ、また、めっき液の使用量を削減することができる。
　第２領域２２は、基板１上に連続して延びるラインパターンを含んでいても良い。また、等間隔に並ぶ複数のドットパターンを含んでいても良い。
　続いて、各実施形態を説明する。但し、本開示の技術内容は、これら実施形態の記載内容に限定されるものではなく、また、効果を奏する範囲を逸脱しない範囲において、適宜、変更、各実施形態を組み合わせ等が可能である。
　　（第１の実施形態）
　第１の実施形態について、図１、図２、図３Ａ～図３Ｃを参照して説明する。図１及び図２は、それぞれ、本実施形態の例示的半導体装置の断面構成及び平面構成を模式的に示す。図２におけるI-I'線による断面が図１に対応する。図３Ａ～図３Ｃは、半導体装置の製造工程を示す図である。
　図１及び図２に示すように、基板１上に、層構造のパターンが形成されている。具体的に、基板１上に、第１のシード層２と、これに積層された第２のシード層３とが形成され、更にその上に電解めっき層４が形成されて、配線層１６を構成している。配線層１６に対し、その上面及び側面を覆うように積層無電解めっき層１７が形成され、層構造のパターンとなっている。積層無電解めっき層１７は、最も配線層１６に近い第１の無電解めっき層５、これを覆う第２の無電解めっき層６、更にこれを覆う第３の無電解めっき層７を含む。各無電解めっき層５、６、７は、異なる金属により形成されていても良い。
　図２に示すように、層構造のパターンは、中央の第１領域２１と、これを囲むように、第１領域２１とは隙間を置いて形成された第２領域２２とを含む。本実施形態では、第２領域２２は、基板１上に延びるラインパターンであって、第１領域２１の周囲を取り囲む環状に形成されている。尚、ラインパターンとは、略一定の幅を有し、少なくとも幅よりも長く基板１上に延びるように形成された帯状のパターンである。ラインパターンは、真っ直ぐ延びていても良く、カーブしても良く、また、分岐しても良い。
　以上のように、本実施形態の半導体装置において、配線層１６は上面に加えて側面も積層無電解めっき層１７により覆われている。また、半田による接続点が形成される第１領域２１（半田接続領域）について、その周囲を囲むように、第２領域２２（周辺領域）が形成されている。
　次に、図１及び図２の半導体装置の製造方法を説明する。まず、図３Ａに示すように、基板１上に第１のシード層２を形成し、更にその上に第２のシード層３を形成する。更に、第２のシード層３の上に、レジスト１１を形成すると共に、配線領域とする部分のレジスト１１を除去する。これには、フォトリソグラフィ、エッチング等を利用してもよい。
　次に、図３Ｂに示すように、めっき液に基板１を浸漬してシード層から電流を流すことにより、レジスト１１の間において第２のシード層３上に電解めっき層４を形成する。
　続いて、図３Ｃに示すように、レジスト１１を除去し、更に全体をエッチングすることにより、配線領域以外の第１のシード層２及び第２のシード層３を除去する。これにより、第１のシード層２、第２のシード層３及び電解めっき層４が積層された配線層１６が形成される。
　この後、無電解めっきを行う。つまり、配線層１６の上面及び側面を覆う第１の無電解めっき層５を形成し、続いてこれを覆う第２の無電解めっき層６を形成し、更にこれを覆う第３の無電解めっき層７を形成する。これにより、図１に示す層構造が形成される。
　ここで、第１のシード層２は、例えばＴｉ（チタン）により形成する。また、第２のシード層３は、例えばＣｕ（銅）により形成する。第１のシード層２にＴｉを用いると、基板１に対する密着性を確保することができ、また、第２のシード層３にＣｕを用いた場合に、このＣｕが基板１に拡散するのを抑制することができる。また、第１のシード層２及び第２のシード層３について、いずれも膜厚は例えば２００ｎｍ程度とする。
　また、電解めっき層４は、例えばＣｕにより形成し、所望の配線抵抗が得られるように、それに応じた膜厚に設定する。例えば８００ｎｍ程度の厚さとする。但し、第１の無電解めっき層５を形成する前に酸化膜除去の処理を行うので、この際にＣｕ膜が（例えば３００ｎｍ程度）削れることを考慮して膜厚を設定する。
　第１の無電解めっき層５は、例えばＮｉにより形成する。層構造に対する配線としては、半田接続の他、ワイヤボンドによる接続も考えられ、これらの接続の際には応力に対する耐性を要する。これを実現するためにＮｉを用いることが好ましく、また、第１の無電解めっき層５の膜厚は例えば１μｍ程度の厚さである。
　第２の無電解めっき層６は、例えばＰｄにより形成する。厚さは例えば１００ｎｍ程度とする。
　第３の無電解めっき層７は、例えばＡｕにより形成する。厚さは例えば３０～５０ｎｍ程度とする。Ａｕは、半田及びワイヤボンドの接続を安定化するために好ましい。
　第２の無電解めっき層６にＰｄを用いると、半田のＳｕがＮｉ層（第１の無電解めっき層５）に拡散すること、及び、Ｎｉ層のＮｉが、Ａｕ層（第３の無電解めっき層７）に拡散することを抑制できる。但し、Ｐｄ層（第２の無電解めっき層６）を設ける代わりに第３の無電解めっき層７の膜厚を大きくする（従って無電解めっき層は２層となる）ことによっても、半田接続時の温度条件等によっては対応可能である。
　ここで、図１では、第２領域２２においても第１、第２、第３の無電解めっき層５、６、７は均一に成膜された形で図示されている。しかしながら、このようにならない場合がある。
　つまり、無電解めっきを行う際、パターンの外周端部では、めっき液の流速が中央側よりも速く、めっき金属の析出が抑制されて析出速度が遅くなることがある。この結果、めっき膜が適切に形成されない、めっき膜の膜厚が小さくなる等が欠陥が生じることがある。また、めっき液の流速以外の理由でも、パターンの外周端部ではめっきの欠陥が生じやすい。めっきの欠陥が生じていると、積層無電解めっき層１７上に半田接続の接点を設けたとき、半田の金属が積層無電解めっき層１７の欠陥部分から拡散する等の問題が生じうる。
　本実施形態においても、レイアウトの端部となる第２領域２２、特にその外周側では、このような無電解めっきの不良が起こる場合がある。しかしながら、半田接続を行う第１領域２１については、その周囲に第２領域２２が設けられているので、めっき液の流れ等は安定しており、無電解めっきの不良は抑制される。従って、第１領域２１における積層無電解めっき層１７の形成は適正に行われる。この結果、第１領域２１において半田による接続点を設けたとしても、半田からの金属の拡散等を抑制して、安定した接続が可能となる。
　第１領域２１について、幅Ｗ１は半田接続を行うために必要な寸法であり、例えば１００μｍ程度としても良い。これに対し、第２領域２２の幅Ｗ２は、幅Ｗ１よりも小さくても無電解めっき液の流量を安定化させる効果は発揮される。例えば、幅Ｗ２は幅Ｗ１の半分である５０μｍ、更にはそれ以下であっても良い。また、第１領域２１と第２領域２２との間の隙間の幅Ｓ１は、例えば４０μｍ程度としても良い。幅Ｗ２及びＳ１については、製造プロセスにおいて実現可能な最小幅としても良い。幅Ｗ２及び幅Ｓ１を幅Ｗ２よりも小さくすることにより、積層無電解めっき層１７の各層を安定して形成する効果を実現しながら、レイアウトのサイズ拡大を抑制することができる。
　尚、図１及び図２では、配線層１６及び積層無電解めっき層１７を含む層構造として、半田による接続点が形成される第１領域２１と、その周囲の第２領域２２だけを示している。しかし、同様の層構造は、配線に用いるパターン等として形成されていてもよい。半田接続を行う領域以外では、積層無電解めっき層１７が均一に形成されていることは必ずしも要求されない。そのような部分では、第２領域２２のような構造をダミーとして設けることは不要である。従って、配線パターンのレイアウトの自由度は制限されず、また、チップにデバイスが搭載される場合に、配線の自由度を利用してチップサイズの縮小等も可能になる。
　また、上記の構成は、半田接続を行う場合に限らず、ワイヤボンドを行う場合にも利用可能である。また、Ｎｉの層を、第１の無電解めっき層５として形成する例を説明したが、これに代えて、電解めっき層４上に第２の電解めっき層としてＮｉ層を設けることも可能である。但し、Ｎｉからなる電解めっき層上に無電解めっきを行うためにはＮｉ表面の酸化層を除去する必要があるが、これは必ずしも容易ではない。そこで、本実施形態では無電解めっき層５としてＮｉ層を形成している。
　第２領域２２は、電気的な配線等には用いられず、第１領域２１における積層無電解めっき層１７を安定して形成するためのダミーとして形成されるものであってもよいし、後の実施形態で説明するように、配線としても利用されるものであってもよい。
　　（第２の実施形態）
　次に、第２の実施形態について、図２、図４、図５Ａ及び図５Ｂを参照して説明する。図２は、本実施形態の半導体装置の平面構成を模式的に示す図でもある。また、図４は、本実施形態の半導体装置の断面を模式的に示す図であり、図２におけるI-I'線に対応する。
　図２に示す通り、本実施形態において、基板１上に第１のシード層２が形成され、その上に第２のシード層３が形成されて、配線層１６ａが形成されている。配線層１６ａに対し、その上面及び側面を覆うように積層無電解めっき層１７が形成され、層構造のパターンとなっている。
　ここで、第１の実施形態の配線層１６が、第１のシード層２及び第２のシード層３と、電解めっき層４とにより構成されていたのに対し、本実施形態の配線層１６ａは、電解めっき層を含まず、第１のシード層２及び第２のシード層３のみからなる。但し、第２のシード層３の膜厚が、第１の実施形態の場合よりも大きくなっている。
　積層無電解めっき層１７は、第１の実施形態と同様であり、最も配線層１６に近い第１の無電解めっき層５、これを覆う第２の無電解めっき層６、更にこれを覆う第３の無電解めっき層７を含む。
　本実施形態の半導体装置の平面構成は、第１の実施形態と同様である。
　次に、図４及び図２に示す半導体装置の製造方法について説明する。まず、図５Ａに示すように、基板１上に第１のシード層２を形成し、更にその上に第２のシード層３を形成する。更に、レジスト１１を形成すると共に、配線領域とする部分のレジスト１１を残して、配線領域としない他の部分のレジスト１１を除去する。
　次に、図５Ｂに示すように、レジスト１１に覆われていない部分（配線領域としない部分）の第１のシード層２及び第２のシード層３を除去する。これにより、第１のシード層２及び第２のシード層３からなるパターニングされた配線層１６ａが形成される。この後、レジストを除去した後、第１の実施形態と同様にして、第１の無電解めっき層５、第２の無電解めっき層６及び第３の無電解めっき層７を含む積層無電解めっき層１７を形成する。
　ここで、第１のシード層２及び第２のシード層３について、第１の実施形態と同様の理由から、順位Ｔｉ及びＣｕにより形成しても良い。第２のシード層３の膜厚は、配線抵抗等を考慮して設定する。一例として、５００ｎｍ程度としても良い。但し、Ｎｉにより第１の無電解めっき層５を形成する前に酸化膜除去を行うので、この際に削れてＣｕ膜厚が３００ｎｍ程度減少することを考慮し、スパッタリングの際には８００ｎｍ程度の膜厚に形成する。
　本実施形態の場合も、第１の実施形態と同様の効果が得られる。１つには、半田接続の接点を設ける第１領域２１の周囲に第２領域２２が配置されているので、無電解めっきの際に中央側の第２領域２２において安定してめっき層を形成することができる。この結果、半田接続を安定して行うことができる。
　　（第３の実施形態）
　次に、第３の実施形態について、図１及び図６を参照して説明する。図６は、本実施形態の半導体装置の平面構成を模式的に示す図である。図６において、I-I'線における断面構成が図１に対応する。但し、図１の断面構成に代えて、電解めっき層４を含まない図４の断面構成を用いることもできる。
　第１の実施形態では、半田接続の接点が設けられる第１領域２１の周囲を連続して囲むように、ラインパターンの第２領域２２が設けられている。これに対し、本実施形態では、第１領域２１を囲むように、複数のドットパターンである第２領域２２が設けられている。ドットパターンとは、ラインパターンが少なくとも幅よりも長く基板１上に延びているコトに対し、平面構成において幅と長さとの区別がし難い略円形、略正方形（角が丸まっていても良い）等のパターンである。
　このようなパターンの第２領域２２を設けることによっても、積層無電解めっき層１７を形成する際にめっき液の流れを安定させて、第１領域２１において積層無電解めっき層１７を安定して形成可能とする効果が実現する。また、特に層構造の高さが低い場合には、側面の面積の増加よりも上面の面積の減少の方が大きくなり、第２領域２２の表面積が小さくなるので、めっき液の金属の消費量を削減できる。従って、めっき液の使用可能な時間の延長、低コスト化等が実現する。
　尚、図６の例では、個々のドットパターンは等間隔に並んでおり、また、いずれも同じ大きさ及び形状である。しかし、一部に異なる大きさ、形状のドットパターンを含んでいても良いし、等間隔に並ぶことは必須ではない。また、ドットパターンとラインパターンとが混在していても良い。
　　（第４の実施形態）
　次に、第４の実施形態について、図１及び図７を参照して説明する。図７は、本実施形態の半導体装置の平面構成を模式的に示す図である。図７において、I-I'線における断面構成が図１に対応する。但し、図１の断面構成に代えて、電解めっき層４を含まない図４の断面構成を用いることもできる。
　本実施形態の半導体装置では、第１領域２１を囲むように、２つのラインパターンの第２領域２２が設けられている。このような第２領域２２を設けることによっても、第１領域２１にける積層無電解めっき層１７を安定して形成可能とする効果は実現する。
　また、第１領域２１と、それぞれの第２領域２２とは、接続領域２３により電気的に接続されている。従って、第２領域２２を、第１領域２１から引き出した配線として利用することができる。
　特に、第２領域２２の一部の幅を太くすることにより、ワイヤボンドを行うためのワイヤボンド領域２４とすることができる。ワイヤボンド領域２４について、特に周辺部では、積層無電解めっき層１７のめっき厚が小さくなることはある。しかし、幅を太くすることにより、周辺部から離れた部分では安定した積層無電解めっき層１７が形成されるので、安定したワイヤボンドを行うことは可能である。例えば、ワイヤボンド領域２４以外の部分では第２領域２２の幅Ｗ２は製造プロセスにおいて可能な最小幅とし、ワイヤボンド領域２４ではそれよりも大きな幅とする。
　半田接続の場合、半田のリフロー等により半田が融けて広がり、配線構造の側面まで到達する場合があるので、積層無電解めっき層１７が配線層１６の側面にまで確実に形成されていることが望ましい。これに対し、ワイヤボンドの場合は、配線層１６の上面に積層無電解めっき層１７が形成されていれば安定した接続が可能である。従って、中央側の第２領域２２を半田接続に用い、その外側の第２領域２２（ワイヤボンド領域２４）をワイヤボンドに用いることが望ましい。
　接続領域２３は、第１領域２１及び第２領域２２と同様に、配線層１６及び積層無電解めっき層１７を含む層構造としてもよい。
　　（第５の実施形態）
　次に、第５の実施形態について、図８を参照して説明する。図８は、本実施形態の半導体装置の平面構成を模式的に示す図である。本実施形態においても、断面構成としては、図１又は図４と同様に、配線層１６又は１６ａと、積層無電解めっき層１７とを有するものとすることができる。
　本実施形態では、複数（具体例としては２つ）の第１領域２１が設けられ、これらを囲むように第２領域２２が設けられている。第２領域の構成は、図７に示す第４の実施形態と同様である。但し、２つの第２領域２２について、それぞれ接続領域２３を介して１つの第１領域２１と電気的に接続されている。第１領域２１から配線を引き出し、ワイヤボンドを行うワイヤボンド領域２４を備えることも、第４の実施形態と同様である。
　このような構成の場合にも、第１領域２１における積層無電解めっき層１７の形成を安定させて、半田接続を確実にすることができる。
　また、複数の第２領域２２が並ぶ場合には、その間に第２領域２２を配置することは不要である。従って、個々の第１領域２１を第２領域２２で囲む場合に比べて、レイアウト全体の面積を縮小することができる。図８の例では２つの第１領域２１を設けているが、これには限らない。多数の第１領域２１を縦横にアレイ状に隣接して配置することも考えられる。この場合も、複数の第１領域２１が配置された領域を囲むように第２領域２２を配置すれば良い。
　尚、第１領域２１の幅Ｗ１は例えば１００μｍ程度、第２領域２２の幅Ｗ２は幅Ｗ１の半分以下、つまり、５０μｍ程度以下としてもよい。第１領域２１及び第２領域２２の間の隙間の幅Ｓ１及びＳ２については、４０μｍ程度しても良い。
　　（第６の実施形態）
　次に、第６の実施形態について、図１及び図９を参照して説明する。図９は、本実施形態の半導体装置の平面構成を模式的に示す図である。図９において、I-I'線における断面構成が図１に対応する。但し、図１の断面構成に代えて、電解めっき層４を含まない図４の断面構成を用いることもできる。
　図９の平面構成は、図６に示す第３の実施形態の平面構成の変形例と考えることができる。つまり、第１領域２１を囲むようにドットパターンの第２領域２２が設けられ、且つ、第１領域２１から接続領域２３により配線が引き出された構成である。
　このようなパターンの第２領域２２を設けることによっても、積層無電解めっき層１７を形成する際にめっき液の流れを安定させて、第１領域２１において積層無電解めっき層１７を安定して形成可能とする効果が実現する。また、接続領域２３を利用して、第１領域２１と、外部チップ等へのワイヤボンドによる接続も可能となる。これにより、様々なデバイスの構成に応用できる。
　接続領域２３については、周囲に第２領域２２が無い先端の部分等では、積層無電解めっき層１７の形成が不安定になる可能性がある。しかし、その場合も、配線として利用することに関しては問題とはなりにくい。また、ワイヤボンドによる接続を行うためには、めっき層が形成された領域であれば問題ない。
　　（第７の実施形態）
　次に、第７の実施形態について、図１０を参照して説明する。図１０は、本実施形態の半導体装置の平面構成を模式的に示す図である。本実施形態においても、断面構成としては、図１又は図４と同様に、配線層１６又は１６ａと、積層無電解めっき層１７とを有するものとすることができる。
　図１０に示す構成は、図９に示す第６の実施形態の平面構成を２つ含み、それぞれの第１領域２１を接続領域２３により接続した構成である。それぞれの接続領域２３の間には、配線領域２５が設けられている。
　２つの第１領域２１は、それぞれ第２領域２２により囲まれているので、配線層１６の上面及び側面に安定した積層無電解めっき層１７を備える。従って、確実な半田接続が可能である。
　これに対し、配線領域２５については、配線として電気的な接続を行うことが目的であるから、積層無電解めっき層１７が安定して形成されていることは必須ではない。つまり、配線領域２５の周辺には、第２領域２２を設けることは不要である。従って、第２領域２２によって基板１上の面積が占められてしまうことは抑制できる。更に、単純で短い図１０の例よりも長く複雑な配線領域２５を設ける場合にも、第２領域２２は不要であるから、配線の自由度が高く、効率よくレイアウトすることができる。この結果、めっき液の金属量の消費を削減でき、めっき液の使用可能な時間の延長、低コスト化等が実現する。
　　（第８の実施形態）
　次に、第８の実施形態について、図１１を参照して説明する。図１１は、本実施形態の半導体装置の平面構成を模式的に示す図である。本実施形態においても、断面構成としては、図１又は図４と同様に、配線層１６又は１６ａと、積層無電解めっき層１７とを有するものとすることができる。
　本実施形態の平面構成では、第１領域２１を２重に囲むように第２領域が形成されている。具体的に、半田接続を行うための第１領域２１を囲むようにラインパターンの第２領域２２が設けられ、更にその外側を囲むように、ラインパターンの追加第２領域２６が設けられている。
　このようにすると、第１領域２１の積層無電解めっき層１７を更に安定して行うことができる。また、第２領域２２及び追加第２領域２６の幅Ｗ３、幅Ｗ４について、例えば第４の実施形態における幅Ｗ２よりも細くしたとしても、２重に第１領域２１を囲んでいることにより、第１領域２１の積層無電解めっき層１７を安定化させる効果は得られる。これは、レイアウト面積の拡大を抑制することに貢献する。
　尚、第１領域２１、第２領域２２、追加第２領域２６について、それぞれ独立して形成されていても良いし、一部又は全部について電気的な接続を有していても良い。
　　（第９の実施形態）
　次に、第９の実施形態について、図１２を参照して説明する。図１２は、本実施形態の半導体装置の断面構成を模式的に示す図である。平面構成については、例えば第１の実施形態等と同様であっても良い。
　本実施形態の半導体装置では、基板１内に、例えばアルミニウムからなる下地配線８が設けられている。基板１には、下地配線８に接続するためのコンタクト部９が設けられている。コンタクト部９に露出した下地配線８に対し、第１のシード層２、第２のシード層３、電解めっき層４を含む配線層１６が設けられ、更にその側面及び上面を覆う積層無電解めっき層１７が設けられている。
　本実施形態でも、第１領域２１には半田１０による接続が行われる。また、第１領域２１を囲むように第２領域２２が配置される。
　以上のように、半田接続を行う第１領域２１について、その下方に設けられた下地配線８と接続されている。第１領域２１は、同じ層を用いた配線による引き出しは行わない構成である。従って、半田は配線領域からはみ出すこと無く形成可能であり、且つ、下地配線８を用いて電気的な接続を行うことができる。
　　（第１０の実施形態）
　次に、第１０の実施形態について、図１３を参照して説明する。図１３は、本実施形態の半導体装置の断面構成を模式的に示す図である。平面構成については、例えば第１の実施形態等と同様の構成を含んでいても良い。
　本実施形態では、基板１の上面に段差（凹凸）を有することにより、高さの異なる下段面１ａ及び上段面１ｂを有する。このような基板１において、下段面１ａ及び上段面１ｂの少なくとも一方に、第１～第９の実施形態に説明したような構成が設けられている。
　段差のある基板１では、特にめっき液の流れに差が付きやすい。例えば、基板１の彫り込み部の側面に沿ってめっき液の流れが速くなり、下段面１ａの外周部において積層無電解めっき層１７が形成されにくくなることがある。そこで、他の実施形態にて説明したように、第１領域２１を囲むように第２領域２２を設けることにより、半田接続を行う第１領域２１について安定した積層無電解めっき層１７を形成することができる。
　尚、図１３に示す構成では、下段面１ａに設けた第１領域２１に対し、別のチップ１５を半田１０により接続している。また、上段面１ｂのパッドから、下段面１ａの第１領域２１（第２領域２２であってもよい）に対して、ワイヤボンド１４を行っている。更に、上段面１ｂにおいて、第１領域２１に半田１０を形成している。
　本開示の技術によると、半田接続を安定して行うことができ、半導体装置として有用である。
１　　　基板
１ａ　　下段面
１ｂ　　上段面
２　　　第１のシード層
３　　　第２のシード層
４　　　電解めっき層
５　　　第１の無電解めっき層
６　　　第２の無電解めっき層
７　　　第３の無電解めっき層
８　　　下地配線
９　　　コンタクト部
１０　　　半田
１１　　　レジスト
１４　　　ワイヤボンド
１５　　　チップ
１６　　　配線層
１６ａ　　配線層
１７　　　積層無電解めっき層
２１　　　第１領域
２２　　　第２領域
２３　　　接続領域
２４　　　ワイヤボンド領域
２５　　　配線領域
２６　　　追加第２領域

Claims (9)

  1. 　基板上にパターニングされた、シード層を含む配線層と、
    　前記配線層の上面及び側面を覆う無電解めっき層とを備え、
    　前記配線層及び前記無電解めっき層を含む層構造のパターンは、半田による接続点が形成される少なくとも一つの第１領域と、当該少なくとも一つの第１領域を囲むように、前記第１領域とは隙間を置いて形成された少なくとも一つの第２領域とを含むことを特徴とする半導体装置。
  2. 　請求項１において、
    　前記配線層は、スパッターにより形成された前記シード層と、当該シード層上に形成された電解めっき層とを含むことを特徴とする半導体装置。
  3. 　請求項１において、
    　前記配線層は、スパッターにより形成された前記シード層のみからなることを特徴とする半導体装置。
  4. 　請求項１において、
    　前記無電解めっき層は、Ｎｉ、Ｐｄ及びＡｕのうち少なくとも一つによって構成されていることを特徴とする半導体装置。
  5. 　請求項１において、
    　少なくとも一つの前記第１領域と、少なくとも一つの前記第２領域とは、電気的に接続されていることを特徴とする半導体装置。
  6. 　請求項１において、
    　前記基板は、上面に段差を有することにより高さの異なる上段面及び下段面を有しており、
    　前記上段面及び前記下段面の少なくとも一方に、前記第１領域及び前記第２領域が形成されていることを特徴とする半導体装置。
  7. 　請求項１において、
    　前記第１領域は、前記第２領域よりも幅の広いパターンとして形成されていることを特徴とする半導体装置。
  8. 　請求項１において、
    　前記第２領域は、前記基板上に連続して延びるラインパターンを含むことを特徴とする半導体装置。
  9. 　請求項１において、
    　前記第２領域は、等間隔に並ぶ複数のドットパターンを含むことを特徴とする半導体装置。
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