WO2010052973A1 - 半導体装置及びその製造方法 - Google Patents

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semiconductor device
terminal
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electroless plating
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修治 森
孝司 清水
西村　望
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株式会社三井ハイテック
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Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a semiconductor device capable of improving reliability during mounting and a method for manufacturing the same.
  • Patent Document 1 discloses a method of manufacturing a semiconductor device having such a standoff, and an outline of a conventional semiconductor device having a standoff is described with reference to FIG. 4 according to the technique described in Patent Document 1. To do.
  • the plate-like lead frame material 70 is selectively etched (first etching) from the surface side, leaving a position where the bonding terminals 71 and the like are formed about half the thickness. Then, as shown in FIG. 4B, the semiconductor element is mounted, wire bonding is performed using the bonding wire 72, and the lead frame material 70 is sealed with the resin 73 leaving about half of the back surface side. As shown in FIG. 4C, the lead frame material 70 is selectively etched from the back side (2nd etching) to separate adjacent terminals 71, and this is applied to the substrate 75 as shown in FIG. A semiconductor device is mounted.
  • solder wettability of the side surface of the terminal 71 exposed by the 2nd etching can be secured, High mounting reliability has been obtained.
  • Reference numeral 76 denotes solder.
  • an etching solution for a lead frame material using copper in addition to a ferric chloride solution, an alkaline etching solution using tetramine copper chloride is described in Patent Document 2, for example.
  • a lead frame material such as copper is exposed on the side surface of the terminal provided with the standoff by 2nd etching.
  • the exposed surface may be oxidized or contaminated before mounting the semiconductor device on the substrate.
  • an oxide film is formed on the terminal exposed surface even during mounting, resulting in poor solder wetting, and reliability during mounting is reduced. It was necessary to take measures such as forcing the solder up by filling or adjusting the amount of solder.
  • the above measures have caused problems that the inert gas is expensive, it is difficult to control the amount of solder, and the terminal exposed surface cannot reliably secure the wettability with the solder.
  • an object of the present invention is to provide a semiconductor device capable of reducing the manufacturing cost as a whole and a manufacturing method thereof.
  • a semiconductor device includes a semiconductor element, a terminal electrically connected to the semiconductor element, a part of the terminal, and a sealing resin that seals the semiconductor element.
  • semiconductor devices 1) The terminal partially protruded from the sealing resin, or 2) Ag, Sn, Ni, Ni / Au, Ni / Ag, Ni / Pd / Au, and Au on the bottom surface of the terminal and the element mounting portion.
  • An electroplating layer made of any one of the above is formed, and at least one electroless plating layer is formed thereon, and the protruding 1) the terminal, or 2) on the side surface of the terminal and the element mounting portion
  • An electroless plating layer made of the same material as the electroless plating layer formed on the bottom surface is formed.
  • Ni / Ag means Ag plating on Ni plating
  • Ni / Pd / Au means Pd plating on Ni plating, and further Au plating on Pd plating. (The following “/” expression is also the same).
  • the semiconductor device according to the second and third inventions is the semiconductor device according to the first invention, wherein the electrolytic plating layer is made of any one of Ag, Sn, and Ni, and the electroless plating layer is Ni, Sn, Ag, Ag / Au, Ni / Au, Ni / Ag, Ni / Pd / Au, and Ni / Pd / Ag.
  • a semiconductor device according to a fourth invention is the semiconductor device according to the first invention, wherein the electrolytic plating layer is made of any one of Ni / Ag, Ni / Pd / Au, and Au, and the electroless plating.
  • the layer is made of any one of Sn, Ag, Ni / Au, Ni / Ag, Ni / Pd / Au, and Ni / Pd / Ag.
  • a semiconductor device is the semiconductor device according to any one of the first to fourth inventions, wherein the protruding 1) the terminal, or 2) the outermost surface layer on the bottom surface and side surface of the terminal and the element mounting portion, An organic coating that does not hinder solder bonding with the substrate is formed.
  • the organic coating is preferably an organic coating that can be removed by washing using a chemical before bonding to the substrate, or an organic coating that is vaporized by heat during solder bonding (the same applies to the ninth invention).
  • a method of manufacturing a semiconductor device includes a first step of forming a first circuit pattern and a second circuit pattern for forming terminals or terminals and element mounting portions on the upper surface side and the lower surface side of the lead frame material, respectively.
  • the intermediate product includes a fifth step in which the second plating layer is used as a resist film, half etching is performed using an alkaline etching solution, and the terminals are individually independent.
  • the second plating layer in the second step is formed by electrolytic plating, and after the fifth step, 1) the terminal protruding from the sealing resin or 2) the side surface and the bottom surface of the terminal and the element mounting portion And a sixth step of forming at least one plating layer by electroless plating.
  • the intermediate product in the fourth step refers to a product in which a semiconductor element is mounted on a lead frame material whose lower surface side is in a connected state, and after wire bonding, resin sealing is performed.
  • the alkaline etching solution refers to an alkaline etching solution that dissolves a lead frame material (usually copper or a copper alloy) but does not dissolve Ni, Sn, Ag, and the like, such as tetramine copper chloride.
  • a method for manufacturing a semiconductor device wherein the electrolytic plating is any one of Ag, Sn, and Ni. It consists of any one of Ni, Sn, Ag, Ag / Au, Ni / Au, Ni / Ag, Ni / Pd / Au, and Ni / Pd / Ag.
  • the electrolytic plating is performed from any one of Ni / Ag, Ni / Pd / Au, and Au.
  • the electroless plating is made of any one of Sn, Ag, Ni / Au, Ni / Ag, Ni / Pd / Au, and Ni / Pd / Ag.
  • a method for manufacturing a semiconductor device according to a ninth invention is the method for manufacturing a semiconductor device according to the sixth to eighth inventions, wherein 1) the terminal protruding from the sealing resin, or 2) the terminal and the An organic coating that does not hinder solder bonding with the substrate was formed on the outermost layer of the element mounting portion.
  • Cu is copper or copper alloy
  • Ni nickel or nickel alloy
  • Sn is tin or tin alloy
  • Ag is silver or silver alloy
  • Pd is palladium or palladium alloy.
  • the plating layer is formed by electroless plating on the terminal protruding from the sealing resin or on the side surface of the terminal and the element mounting portion, the plating current is directly applied to the terminal.
  • the plating layer can be formed without flowing, and this makes it possible to prevent terminal oxidation, contamination, or copper diffusion.
  • the electroless plating layer is made of any one of Ni, Sn, Ag, Ag / Au, Ni / Au, Ni / Ag, Ni / Pd / Au, and Ni / Pd / Ag, oxidation resistance
  • solder wettability can be secured, solder wet-up occurs at the time of joining, and when a product is formed, the exposed terminals are also coated with solder.
  • this electroless plating layer covers not only the side surface of the terminal but also the bottom surface of the terminal, the thickness of the plating layer previously applied to the bottom surface of the terminal by the electrolytic plating method can be reduced, thereby reducing the material cost. It becomes possible.
  • the second plating layer is formed by electrolytic plating using any one of Ni, Sn, and Ag. Therefore, a semiconductor device can be provided at a lower cost than using noble metals such as Au and Pd.
  • a semiconductor device 10 according to an embodiment of the present invention shown in FIGS. 1 and 2 is electrically connected to a semiconductor element 11 disposed in the center and an electrode pad 12 of the semiconductor element 11 via bonding wires 13. And a sealing resin 15 for sealing a part (upper part) of the terminal 14 and the semiconductor element 11.
  • Electrolytic plating layer (Ni plating layer) 19 is formed on the terminals 14 and the side surfaces 20 and 21 of the element mounting portion 16 and the electroplating layer 19 on the bottom surfaces 17 and 18.
  • the electroless plating layer 22 has a Ni plating layer 23 of 0.2 to 1 ⁇ m (more preferably 0.2 to 0.5 ⁇ m) and a Pd plating layer 24 of 0.01 to 0.2 ⁇ m (more preferably). Is 0.03 to 0.08 ⁇ m), and the uppermost Au plating layer 25 is 0.001 to 0.1 ⁇ m (more preferably 0.003 to 0.08 ⁇ m).
  • Ni plating layer 28 On the upper surface (surface) 27 of the terminal 14 and the element mounting portion 16, a 0.2 to 1 ⁇ m Ni plating layer 28 on which a base plating is formed by electrolytic plating, and a gold having a thickness of 0.1 to 0.5 ⁇ m thereon. A plating layer 29 is formed, and wire bonding is possible.
  • Reference numeral 26 denotes a conductive adhesive for fixing the semiconductor element 11 to the element mounting portion 16.
  • Ni plating layers 28 and 19 formed on the upper surface 27 and the bottom surface 17 of the terminal 14, electrolysis made of any one of Ag, Sn, Ni / Au, Ni / Ag, Ni / Pd / Au, and Au.
  • a plating layer can also be formed.
  • Ni plating may be further performed on the base.
  • the electroless plating layer 22 of Ni / Pd / Au Sn (thickness 4 to 40 ⁇ m), Ag (thickness 0.1 to 10 ⁇ m), Ag (thickness 0.2 to 1 ⁇ m) / Au ( Thickness is 0.1 to 0.5 ⁇ m), Ni (thickness is 0.2 to 2 ⁇ m) / Au (thickness is 0.1 to 0.5 ⁇ m), Ni (thickness is 0.1 to 2 ⁇ m) / Ag (thickness is 0.1-1 ⁇ m), Ni (thickness 0.1-1 ⁇ m) / Pd (thickness 0.01-0.2 ⁇ m) / Ag (thickness 0.2-1 ⁇ m), or Ni (thickness is, for example, 1
  • An electroless plating layer made of any one of ⁇ 40 ⁇ m may be formed.
  • the electroless plating layer 22 is formed by electroless Ni plating (Ni—B alloy)
  • the electroless Ni has an fcc (face-centered cubic structure) crystal structure and serves as a barrier for copper as a lead frame material. It has a function. Therefore, when solder mounting is performed, it is possible to effectively prevent copper diffusion during solder mounting, which could not be prevented only by the electroplating layer 19, so that the side surfaces 20 and 21 can be protected. Not only can the solder wettability of the terminals 14 be improved.
  • this invention is not limited to the number of plating thickness mentioned above, The numerical value change (namely, change of plating thickness) in the range which does not change the summary of this invention is possible.
  • an organic coating that does not hinder solder bonding with the substrate can be formed on the outermost layer of the terminal 14 projecting below the semiconductor device 10 and the bottom surfaces 17 and 18 and the side surfaces 20 and 21 of the element mounting portion 16.
  • the organic coating for example, a fatty acid surfactant or the like can be used.
  • FIG. 3 shows one semiconductor device 10, but the present invention is naturally applicable to the case where the semiconductor devices 10 are formed side by side in a single wide lead frame material, and finally divided into individual semiconductor devices 10. The invention applies.
  • a lead frame material 32 made of copper (copper alloy) of about 0.1 to 1 mm is prepared, and resist films 33 and 34 are formed on the upper surface (front surface) and the lower surface (bottom surface), respectively.
  • the first and second circuit patterns 35 and 36 are formed by performing exposure and development.
  • the Ni plating layer 28 having a thickness of 0.2 ⁇ m or more and 1 ⁇ m or less and a Ni film having a thickness of 0.2 to 1 ⁇ m are formed in the openings of the first and second circuit patterns 35 and 36.
  • the plating layer 19 is formed by electrolytic plating.
  • Au plating is performed on the Ni plating layer 28 on the surface of the lead frame member 32 to form an Au plating layer 29 having a thickness of 0.1 to 0.5 ⁇ m.
  • the resist films 33 and 34 are removed.
  • the lower surface of the lead frame material 32 is covered with a mask 37, and the surface is half-etched using the Ni plating layer 28 and the Au plating layer 29 (first plating layer) as a resist film ( 1st etching).
  • an etchant containing ferric chloride or tetraminecopper chloride as a main component can be used.
  • the semiconductor element 11 is placed on the element mounting portion 16 via a conductive adhesive 26, and between the electrode pad 12 of the semiconductor element 11 and the wire bonding portion 38 at the upper end of the terminal 14. Wire bonding is performed, and the upper half of the semiconductor element 11, the bonding wire 13, and the lead frame material 32 etched with the sealing resin 15 (that is, the upper half of the lead frame material 32) is resin-sealed to obtain an intermediate product. To do.
  • the mask 37 is removed, and as shown in FIG. 3G, the Ni plating layer 19 (second plating layer) is used as a resist film, and the lower surface is half-etched using an alkaline etching solution (2nd etching).
  • an alkaline etching solution (2nd etching) 2nd etching
  • electroless Ni plating is 0.2 to 0.5 ⁇ m and electroless Pd plating is 0.1 to the terminals 14 and the bottom surfaces 17 and 18 and the side surfaces 20 and 21 of the element mounting portion 16.
  • An electroless plating layer 22 serving as a protective film is formed by sequentially forming 03 to 0.08 ⁇ m and electroless Au plating with a thickness of 0.003 to 0.08 ⁇ m.
  • the electroless plating layer 22 of Ni / Pd / Au is formed on the Ni plating layer 19 by electrolytic plating at the bottom surfaces 17 and 18 of the terminal 14 and the element mounting portion 16. Since this protective layer has better corrosion resistance than the electroless plating layer using Ni, the cost is lower than the electroless plating layer using thick Au, and the thin Au plating layer 25 is compatible with the solder. Improves wettability. Furthermore, since it is excellent in heat resistance, mounting can be performed at a high temperature.
  • Ni plating, Pd plating, and Au plating are formed electrolessly, respectively.
  • the bottom surface of the external terminal and the exposed side surface are protected, copper oxidation and contamination are prevented, and solder wettability is prevented from being lowered.
  • the electroplating layer may be formed of Sn or Ag, and a plurality of electroless plating layers may be formed.
  • electroless plating can prevent copper from diffusing, the electrolytic plating layer only needs to select a metal that functions as an etching resist, and the degree of freedom in selecting the plating metal is increased.
  • an organic coating may be formed using an antioxidant or the like.
  • the upper part of the element mounting part is half-etched.
  • the present invention is not limited to this configuration, and the element mounting part may be left at the same height as the terminal without being half-etched by 1st etching.
  • a semiconductor element may be mounted on the element mounting portion that has been half-etched by the first etching, and after resin sealing, the element mounting portion may be completely removed by 2nd etching.
  • an alkaline etching solution is used to etch the lower surface side using Ni plating as a resist film, and Ni / Pd / Au is electrolessly formed on the side surface exposed by this etching and the Ni plated bottom surface.
  • the bottom surface of the external terminal has a Ni plating layer formed of a film formed by electrolytic plating and electroless plating, thereby preventing corrosion of the side surface of the terminal and manufacturing a semiconductor device at a lower cost.
  • SYMBOLS 10 Semiconductor device, 11: Semiconductor element, 12: Electrode pad, 13: Bonding wire, 14: Terminal, 15: Sealing resin, 16: Element mounting part, 17, 18: Bottom surface, 19: Electrolytic plating layer (Ni plating) Layer), 20, 21: side surface, 22: electroless plating layer, 23: Ni plating layer, 24: Pd plating layer, 25: Au plating layer, 26: conductive adhesive, 27: top surface, 28: Ni plating layer , 29: gold plating layer, 32: lead frame material, 33, 34: resist film, 35: first circuit pattern, 36: second circuit pattern, 37: mask, 38: wire bonding portion

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Abstract

半導体素子１１に電気的に接続される端子１４と、端子１４の一部及び半導体素子１１を封止する封止樹脂１５とを有する半導体装置１０において、封止樹脂１５から一部が突出した端子１４の底面１７に、Ａｇ、Ｓｎ、及びＮｉのいずれか１からなる電解めっき層１９が形成され、その上にＮｉ、Ｓｎ、Ａｇ、Ａｇ／Ａｕ、Ｎｉ／Ａｕ、Ｎｉ／Ａｇ、Ｎｉ／Ｐｄ／Ａｕ、及びＮｉ／Ｐｄ／Ａｇのいずれか１からなる無電解めっき層２２が形成され、突出した端子１４の側面２０には、突出した端子１４の底面１７に形成されている無電解めっき層２２と同一素材の無電解めっき層２２が形成されている。これによって、リードフレーム材３２を裏面からエッチングして、端子１４を独立させた際に露出する端子側面（スタンドオフ側面）が酸化などによって汚染されることを防止でき、しかも全体として製造原価を安くする。

Description

半導体装置及びその製造方法
本発明は、半導体装置及びその製造方法に関し、特に、実装時の信頼性を向上させることが可能な半導体装置及びその製造方法に関する。
封止樹脂底面から端子が突出するＩＣ（Integrated　Circuit）からなる半導体装置（パッケージ）の構造において、封止樹脂底面から実装基板表面までの距離を「スタンドオフ（図４（ｃ）参照）」といい、パッケージの基板実装時に「実装の容易さ」及び「実装信頼性」の確保を目的として適当なスタンドオフを有することが求められている。特許文献１には、このようなスタンドオフを備えた半導体装置の製造方法が開示され、この特許文献１記載の技術に従って、従来のスタンドオフを有する半導体装置の概略を図４を参照しながら説明する。
図４（ａ）に示すように、板状のリードフレーム材７０を表面側から厚さの半分程度、ボンディング端子７１などを形成する位置を残して選択的にエッチング（１ｓｔエッチング）する。そして、図４（ｂ）に示すように、半導体素子を搭載してボンディングワイヤ７２を用いてワイヤボンディングし、リードフレーム材７０の裏面側半分程度を残して樹脂７３で封止した後、図４（ｃ）に示すように、裏面側から選択的にリードフレーム材７０をエッチング（２ｎｄエッチング）することによって、隣接した端子７１を分離し、図４（ｄ）に示すように基板７５などにこの半導体装置を実装する。
このような方法によって製造された半導体装置は、窒素ガス（又はその他の不活性ガス）の雰囲気で実装することで、２ｎｄエッチングで露出した端子７１の側面のはんだ濡れ性を確保でき、基板への高い実装信頼性を得ている。なお、７６ははんだを示す。
銅を用いたリードフレーム材のエッチング液として、塩化第二鉄溶液の他に、塩化テトラミン銅を用いるアルカリエッチング液が、例えば、特許文献２に記載されている。
特開２００１－２４１３５号公報 特開２００５－３５３６２２号公報
しかしながら、スタンドオフを備える端子側面は、２ｎｄエッチングで銅などのリードフレーム材が露出しており、例えば、この半導体装置を基板に取付ける実装までに露出面が酸化、あるいは汚染される恐れがある。
また、前記酸化又は汚染した端子露出面によって、実装時にも端子露出面に酸化膜が形成されはんだ濡れ不良が生じて、実装時の信頼性が低下してしまうため、実装時は不活性ガスの充填や、はんだ量の調整によってはんだを無理に這い上がらせる等の対策を行わなければならなかった。
しかし、前記対策は、不活性ガスが高価であり、はんだ量の制御は難しく、端子露出面が確実にはんだとの濡れ性を確保できないという問題を生じていた。
そこで、端子の側面にめっきすることが考えられるが、端子には半導体素子が接続されているので、電流を流すことができない。そのため、結果として、無電解めっき法を用いて、ニッケルめっきや金めっきを行い、はんだ濡れ性を確保することも一部で行われている。ところが、無電解ニッケルめっきのみでは腐食するので、はんだ濡れ性を十分に向上できないという問題がある。
また、金の無電解めっきを行った場合には、金の使用量が増加して高価になる。
本発明はかかる事情に鑑みてなされたもので、リードフレーム材を裏面からエッチングして、端子を独立させた際に露出する端子側面（スタンドオフ側面）が酸化などによって汚染されることを防止でき、しかも全体として製造原価を安くすることが可能な半導体装置及びその製造方法を提供することを目的とする。
前記目的に沿う第１の発明に係る半導体装置は、半導体素子と、該半導体素子に電気的に接続される端子と、該端子の一部及び前記半導体素子を封止する封止樹脂とを有する半導体装置において、
前記封止樹脂から一部が突出した１）前記端子、又は２）前記端子及び素子搭載部の底面に、Ａｇ、Ｓｎ、Ｎｉ、Ｎｉ／Ａｕ、Ｎｉ／Ａｇ、Ｎｉ／Ｐｄ／Ａｕ、及びＡｕのいずれか１からなる電解めっき層が形成され、その上に少なくとも１層以上の無電解めっき層が形成され、突出した１）前記端子、又は２）前記端子及び前記素子搭載部の側面には、その底面に形成されている前記無電解めっき層と同一素材の無電解めっき層が形成されている。
なお、「Ｎｉ／Ａｇ」はＮｉめっきの上にＡｇめっきをすることを意味し、「Ｎｉ／Ｐｄ／Ａｕ」はＮｉめっきの上にＰｄめっきを行い、更にＰｄめっきの上にＡｕめっきを行うことを意味している（以下の「／」の表現も同様である）。
また、第２、第３の発明に係る半導体装置は、第１の発明に係る半導体装置において、前記電解めっき層は、Ａｇ、Ｓｎ、及びＮｉのいずれか１からなり、前記無電解めっき層は、Ｎｉ、Ｓｎ、Ａｇ、Ａｇ／Ａｕ、Ｎｉ／Ａｕ、Ｎｉ／Ａｇ、Ｎｉ／Ｐｄ／Ａｕ、及びＮｉ／Ｐｄ／Ａｇのいずれか１からなる。
さらに、第４の発明に係る半導体装置は、第１の発明に係る半導体装置において、前記電解めっき層は、Ｎｉ／Ａｇ、Ｎｉ／Ｐｄ／Ａｕ及びＡｕのいずれか１からなり、前記無電解めっき層は、Ｓｎ、Ａｇ、Ｎｉ／Ａｕ、Ｎｉ／Ａｇ、Ｎｉ／Ｐｄ／Ａｕ、及びＮｉ／Ｐｄ／Ａｇのいずれか１からなる。
第５の発明に係る半導体装置は、第１～第４の発明に係る半導体装置において、突出した１）前記端子、又は２）前記端子及び前記素子搭載部の底面及び側面の最表層には、基板とのはんだ接合を阻害しない有機被膜が形成されている。
ここで、有機被膜は、基板との接合前に薬剤を用いて洗浄により除去できる有機被膜の他、はんだ接合時の熱によって気化する有機被膜であるのが好ましい（第９の発明においても同様）。
第６の発明に係る半導体装置の製造方法は、リードフレーム材の上面側及び下面側にそれぞれ端子、又は端子及び素子搭載部を形成する第１回路パターン及び第２回路パターンを形成する第１工程と、
前記リードフレーム材の上面側に第１のめっき層を、下面側に第２のめっき層を形成する第２工程と、
前記リードフレーム材を上面側から前記第１のめっき層をレジスト膜としてハーフエッチングする第３工程と、
前記リードフレーム材の上面側の前記素子搭載部に半導体素子を搭載してワイヤボンディングした後、樹脂封止して中間製品を形成する第４工程と、
前記中間製品を、前記第２のめっき層をレジスト膜として、アルカリエッチング液を用いてハーフエッチングし、前記端子を個々に独立させる第５工程とを有する半導体装置の製造方法において、
前記第２工程における前記第２のめっき層を電解めっきで形成し、前記第５工程の後、封止樹脂から突出した１）前記端子又は２）前記端子及び前記素子搭載部の側面及び底面に、少なくとも１層以上のめっき層を無電解めっきによって形成する第６工程を有する。
ここで、第４工程における中間製品とは、下面側が接続状態にあるリードフレーム材に半導体素子を搭載して、ワイヤボンディングを行った後に樹脂封止をした製品をいう。また、アルカリエッチング液とは、リードフレーム材（通常、銅又は銅合金）は溶かすが、Ｎｉ、Ｓｎ、Ａｇ等は溶かさないアルカリ性のエッチング液をいい、例えば、塩化テトラミン銅等がある。
第７の発明に係る半導体装置の製造方法は、第６の発明に係る半導体装置の製造方法において、前記電解めっきは、Ａｇ、Ｓｎ、及びＮｉのいずれか１からなり、前記無電解めっきは、Ｎｉ、Ｓｎ、Ａｇ、Ａｇ／Ａｕ、Ｎｉ／Ａｕ、Ｎｉ／Ａｇ、Ｎｉ／Ｐｄ／Ａｕ、及びＮｉ／Ｐｄ／Ａｇのいずれか１からなる。
また、第８の発明に係る半導体装置の製造方法は、第６の発明に係る半導体装置の製造方法において、前記電解めっきは、Ｎｉ／Ａｇ、Ｎｉ／Ｐｄ／Ａｕ、及びＡｕのいずれか１からなり、前記無電解めっきは、Ｓｎ、Ａｇ、Ｎｉ／Ａｕ、Ｎｉ／Ａｇ、Ｎｉ／Ｐｄ／Ａｕ、及びＮｉ／Ｐｄ／Ａｇのいずれか１からなる。
そして、第９の発明に係る半導体装置の製造方法は、第６～第８の発明に係る半導体装置の製造方法において、前記封止樹脂から突出する１）前記端子、又は２）前記端子及び前記素子搭載部の最表層に基板とのはんだ接合を阻害しない有機被膜を形成した。
なお、本発明において、それぞれ、Ｃｕは銅又は銅合金、Ｎｉはニッケル又はニッケル合金、Ｓｎはスズ又はスズ合金、Ａｇは銀又は銀合金、Ｐｄはパラジウム又はパラジウム合金を含むものとする。
本発明に係る半導体装置及びその製造方法においては、封止樹脂から突出した端子、又は端子及び素子搭載部の側面に、めっき層が無電解めっきによって形成されているので、端子にめっき電流を直接流すことなく、めっき層を形成でき、これにより、端子の酸化、汚染又は銅の拡散を防止することが可能となる。
特に、無電解めっき層が、Ｎｉ、Ｓｎ、Ａｇ、Ａｇ／Ａｕ、Ｎｉ／Ａｕ、Ｎｉ／Ａｇ、Ｎｉ／Ｐｄ／Ａｕ、及びＮｉ／Ｐｄ／Ａｇのいずれか１からなる場合には、耐酸化性を有すると共に、はんだ濡れ性を確保できるので、接合時にはんだの濡れ上がりが発生し、製品となったときには、露出した端子ははんだによってもコーティングされる。
更に、この無電解めっき層は、端子の側面だけでなく端子の底面をも被覆するので、予め端子の底面に電解めっき法によって行うめっき層の厚みを小さくでき、これによって、材料コストの低減が可能となる。
端子の側面及び底面の最表層に基板とのはんだ接合を阻害しない有機被膜を形成した場合には、更に効果的に端子の側面及び底面の酸化や汚染を防止でき、よりはんだ接合性を向上し、端子の保護が可能となる。
そして、本発明に係る半導体装置の製造方法において、アルカリエッチング液を用いて下面のエッチングを行うと、第２のめっき層を、Ｎｉ、Ｓｎ、及びＡｇのいずれかを用いて電解めっきで形成することができるので、Ａｕ、Ｐｄ等の貴金属を使用するより安価に半導体装置を提供できる。
本発明の一実施例に係る半導体装置の断面図である。 図１における矢視Ａ部の拡大図である。 （Ａ）～（Ｇ）は同半導体装置の製造方法の工程説明図である。 （ａ）～（ｄ）は従来例に係る半導体装置の製造方法の説明図である。
続いて、添付した図面を参照しつつ、本発明を具体化した実施例を説明する。
図１、図２に示す本発明の一実施例に係る半導体装置１０は、中央に配置された半導体素子１１と、半導体素子１１の電極パッド１２にボンディングワイヤ１３を介してそれぞれ電気的に接続される端子１４と、端子１４の一部（上部）及び半導体素子１１を封止する封止樹脂１５とを有している。
そして、封止樹脂１５から一部（下部）が突出した端子１４及び中央の素子搭載部１６の底面１７、１８に、Ｎｉからなる厚み０．２～１μｍ（より好ましくは、０．４～１μｍ）の電解めっき層（Ｎｉめっき層）１９が形成されている。そして、端子１４及び素子搭載部１６の側面２０、２１及び底面１７、１８の電解めっき層１９の上にはＮｉ／Ｐｄ／Ａｕからなる無電解めっき層２２が形成されている。
ここで、無電解めっき層２２は、それぞれＮｉめっき層２３が０．２～１μｍ（更に好ましくは、０．２～０．５μｍ）、Ｐｄめっき層２４が０．０１～０．２μｍ（更に好ましくは、０．０３～０．０８μｍ）、最上部のＡｕめっき層２５は０．００１～０．１μｍ（より好ましくは、０．００３～０．０８μｍ）とするのがよい。
端子１４及び素子搭載部１６の上面（表面）２７には、電解めっきによって下地めっきを形成する０．２～１μｍのＮｉめっき層２８と、その上の厚みが０．１～０．５μｍの金めっき層２９が形成され、ワイヤボンディングが可能となっている。なお、２６は半導体素子１１を素子搭載部１６に固定する導電性接着剤を示す。
なお、端子１４の上面２７及び底面１７に形成したＮｉめっき層２８、１９の代わりに、Ａｇ、Ｓｎ、Ｎｉ／Ａｕ、Ｎｉ／Ａｇ、Ｎｉ／Ｐｄ／Ａｕ、及びＡｕのいずれか１からなる電解めっき層を形成することもできる。なお、Ａｇめっき層を形成する場合には更に下地にＮｉめっきを行ってもよい。
また、Ｎｉ／Ｐｄ／Ａｕの無電解めっき層２２の代わりに、Ｓｎ（厚みが４～４０μｍ）、Ａｇ（厚みが０．１～１０μｍ）、Ａｇ（厚みが０．２～１μｍ）／Ａｕ（厚みが０．１～０．５μｍ）、Ｎｉ（厚みが０．２～２μｍ）／Ａｕ（厚みが０．１～０．５μｍ）、Ｎｉ（厚みが０．１～２μｍ）／Ａｇ（厚みが０．１～１μｍ）、Ｎｉ（厚みが０．１～１μｍ）／Ｐｄ（厚みが０．０１～０．２μｍ）／Ａｇ（厚みが０．２～１μｍ）、又はＮｉ（厚みが例えば、１～４０μｍ）のいずれか１からなる無電解めっき層を形成してもよい。
例えば、無電解めっき層２２を無電解Ｎｉめっき（Ｎｉ－Ｂ合金）で形成した場合、無電解Ｎｉはｆｃｃ（面心立方構造）結晶構造を有し、リードフレーム材である銅のバリアとしての機能を有する。そのため、はんだによる実装を行った際に、電解めっき層１９だけでは防ぐことのできなかったはんだ実装時の銅の拡散を効果的に防ぐことができるため、側面２０、２１の保護を図ることができるだけでなく、端子１４のはんだ濡れ性が向上する。
なお、本発明は前記しためっき厚みの数字に限定されるものではなく、本発明の要旨を変更しない範囲での数値変更（即ち、めっき厚の変更）は可能である。
また、この半導体装置１０の下側に突出した端子１４及び素子搭載部１６の底面１７、１８及び側面２０、２１の最表層に、基板とのはんだ接合を阻害しない有機被膜を形成することもできる。有機被膜としては、例えば、脂肪酸系の界面活性剤等を用いることができる。
続いて、図３を参照しながら、本発明の半導体装置の製造方法の一実施例について説明する。なお、図３においては、１つの半導体装置１０を示しているが、一つの広いリードフレーム材に縦横に半導体装置１０を並べて形成し、最後に個々の半導体装置１０に分断する場合にも当然本発明は適用される。
図３（Ａ）に示すように、０．１～１ｍｍ程度の銅（銅合金）からなるリードフレーム材３２を用意し、上面（表面）、下面（底面）にそれぞれレジスト膜３３、３４を形成し、第１、第２回路パターン３５、３６を露光及び現像を行って形成する。
次に、図３（Ｂ）に示すように、第１、第２回路パターン３５、３６の開口部に厚さ０．２μｍ以上１μｍ以下のＮｉめっき層２８、厚さ０．２～１μｍのＮｉめっき層１９を電解めっきによって形成する。そして、図３（Ｃ）に示すように、リードフレーム材３２の表面のＮｉめっき層２８の上にＡｕめっきを行って０．１～０．５μｍ厚のＡｕめっき層２９を形成する。
そして、図３（Ｄ）に示すように、レジスト膜３３、３４を除去する。次に、図３（Ｅ）に示すように、リードフレーム材３２の下面をマスク３７で覆い、Ｎｉめっき層２８とＡｕめっき層２９（第１のめっき層）をレジスト膜として表面をハーフエッチング（１ｓｔエッチング）する。この場合のエッチング液は塩化第二鉄や塩化テトラミン銅（アルカリ性エッチング液の一例）を主成分とするものを用いることができる。
図３（Ｆ）に示すように、半導体素子１１を素子搭載部１６に導電性接着剤２６を介して載せ、半導体素子１１の電極パッド１２と端子１４の上端のワイヤボンディング部３８との間でワイヤボンディングを行い、封止樹脂１５で、半導体素子１１、ボンディングワイヤ１３、及びリードフレーム材３２のエッチングされた上半分（即ち、リードフレーム材３２の上半分）を樹脂封止して中間製品とする。
この後、マスク３７を除去して、図３（Ｇ）に示すように、Ｎｉめっき層１９（第２のめっき層）をレジスト膜として、アルカリエッチング液を用いて下面をハーフエッチング（２ｎｄエッチング）して端子１４及び素子搭載部１６を分離し、独立化する。
また、図３（Ｇ）に示すように、端子１４及び素子搭載部１６の底面１７、１８及び側面２０、２１に無電解Ｎｉめっきを０．２～０．５μｍ、無電解Ｐｄめっきを０．０３～０．０８μｍ、無電解Ａｕめっきを０．００３～０．０８μｍの厚みでそれぞれ順に形成して保護膜となる無電解めっき層２２を形成する。
従って、端子１４及び素子搭載部１６の底面１７、１８においては、電解めっきによるＮｉめっき層１９の上に、Ｎｉ／Ｐｄ／Ａｕの無電解めっき層２２が形成される。この保護層は単にＮｉを用いた無電解めっき層より耐蝕性がよく、厚めのＡｕを用いた無電解めっき層より低コストとなり、薄いＡｕめっき層２５がはんだとの相性がよいことから、はんだ濡れ性が向上する。更に、耐熱性に優れるため、実装を高温で行うことが可能となる。
このような半導体装置においては、樹脂封止後で端子を独立させた場合は、通常、電気を流すことができないので、本実施例では、Ｎｉめっき、Ｐｄめっき、Ａｕめっきをそれぞれ無電解で形成することで、外部端子の底面及びむき出しである側面を保護して、銅の酸化や汚染を防ぎ、はんだ濡れ性の低下を防いでいる。
前記実施例に係る半導体装置の製造方法において、電解めっき層をＳｎやＡｇで形成し、無電解めっき層を複数層形成してもよい。また、無電解めっきが銅の拡散を防ぐことができるため、電解めっき層はエッチングレジストとして機能する金属を選択すればよいことになり、めっき金属の選択の自由度が増す。
更に、無電解めっき層形成後、酸化防止剤などを用いて有機被膜を形成してもよい。
また、本実施例では、素子搭載部の上部がハーフエッチングされているが、この形態に限らず、１ｓｔエッチングで素子搭載部をハーフエッチングせずに端子と同じ高さに残してもよく、あるいは１ｓｔエッチングでハーフエッチングした素子搭載部に半導体素子を搭載して、樹脂封止した後、２ｎｄエッチングで素子搭載部を完全に除去してもよい。
本発明においては、例えば、アルカリエッチング液を用いて、Ｎｉめっきをレジスト膜として下面側のエッチングを行って、このエッチングによって露出した側面及びＮｉめっきされた底面に、Ｎｉ／Ｐｄ／Ａｕを無電解でめっきを行う。その結果外部端子の底面はＮｉめっき層が電解めっきと無電解めっきによる被膜で構成され、これによって、端子側面の腐食を防止し、更に安価に半導体装置を製造できる。
１０：半導体装置、１１：半導体素子、１２：電極パッド、１３：ボンディングワイヤ、１４：端子、１５：封止樹脂、１６：素子搭載部、１７、１８：底面、１９：電解めっき層（Ｎｉめっき層）、２０、２１：側面、２２：無電解めっき層、２３：Ｎｉめっき層、２４：Ｐｄめっき層、２５：Ａｕめっき層、２６：導電性接着剤、２７：上面、２８：Ｎｉめっき層、２９：金めっき層、３２：リードフレーム材、３３、３４：レジスト膜、３５：第１回路パターン、３６：第２回路パターン、３７：マスク、３８：ワイヤボンディング部

Claims (9)

  1. 半導体素子と、該半導体素子に電気的に接続される端子と、該端子の一部及び前記半導体素子を封止する封止樹脂とを有する半導体装置において、
    前記封止樹脂から一部が突出した１）前記端子、又は２）前記端子及び素子搭載部の底面に、Ａｇ、Ｓｎ、Ｎｉ、Ｎｉ／Ａｕ、Ｎｉ／Ａｇ、Ｎｉ／Ｐｄ／Ａｕ、及びＡｕのいずれか１からなる電解めっき層が形成され、その上に少なくとも１層以上の無電解めっき層が形成され、突出した１）前記端子、又は２）前記端子及び前記素子搭載部の側面には、その底面に形成されている前記無電解めっき層と同一素材の無電解めっき層が形成されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記電解めっき層は、Ｎｉ、Ｓｎ、及びＡｇのいずれか１からなり、前記無電解めっき層は、Ｎｉ、Ｓｎ、及びＡｇのいずれか１からなることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記電解めっき層は、Ａｇ、Ｓｎ、及びＮｉのいずれか１からなり、前記無電解めっき層は、Ａｇ／Ａｕ、Ｎｉ／Ａｕ、Ｎｉ／Ａｇ、Ｎｉ／Ｐｄ／Ａｕ、及びＮｉ／Ｐｄ／Ａｇのいずれか１からなることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記電解めっき層は、Ｎｉ／Ａｇ、Ｎｉ／Ｐｄ／Ａｕ及びＡｕのいずれか１からなり、前記無電解めっき層は、Ｓｎ、Ａｇ、Ｎｉ／Ａｕ、Ｎｉ／Ａｇ、Ｎｉ／Ｐｄ／Ａｕ、及びＮｉ／Ｐｄ／Ａｇのいずれか１からなることを特徴とする半導体装置。
  5. 請求項１～４のいずれか１記載の半導体装置において、突出した１）前記端子、又は２）前記端子及び前記素子搭載部の底面及び側面の最表層には、基板とのはんだ接合を阻害しない有機被膜が形成されていることを特徴とする半導体装置。
  6. リードフレーム材の上面側及び下面側にそれぞれ端子、又は端子及び素子搭載部を形成する第１回路パターン及び第２回路パターンを形成する第１工程と、
    前記リードフレーム材の上面側に第１のめっき層を、下面側に第２のめっき層を形成する第２工程と、
    前記リードフレーム材を上面側から前記第１のめっき層をレジスト膜としてハーフエッチングする第３工程と、
    前記リードフレーム材の上面側の前記素子搭載部に半導体素子を搭載してワイヤボンディングした後、樹脂封止して中間製品を形成する第４工程と、
    前記中間製品を、前記第２のめっき層をレジスト膜として、アルカリエッチング液を用いてハーフエッチングし、前記端子を個々に独立させる第５工程とを有する半導体装置の製造方法において、
    前記第２工程における前記第２のめっき層を電解めっきで形成し、前記第５工程の後、封止樹脂から突出した１）前記端子又は２）前記端子及び前記素子搭載部の側面及び底面に、少なくとも１層以上のめっき層を無電解めっきによって形成する第６工程を有することを特徴とする半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記電解めっきは、Ａｇ、Ｓｎ、及びＮｉのいずれか１からなり、前記無電解めっきは、Ｎｉ、Ｓｎ、Ａｇ、Ａｇ／Ａｕ、Ｎｉ／Ａｕ、Ｎｉ／Ａｇ、Ｎｉ／Ｐｄ／Ａｕ、及びＮｉ／Ｐｄ／Ａｇのいずれか１からなることを特徴とする半導体装置の製造方法。
  8. 請求項６記載の半導体装置の製造方法において、
    前記電解めっきは、Ｎｉ／Ａｇ、Ｎｉ／Ｐｄ／Ａｕ、及びＡｕのいずれか１からなり、前記無電解めっきは、Ｓｎ、Ａｇ、Ｎｉ／Ａｕ、Ｎｉ／Ａｇ、Ｎｉ／Ｐｄ／Ａｕ、及びＮｉ／Ｐｄ／Ａｇのいずれか１からなることを特徴とする半導体装置の製造方法。
  9. 請求項６～８のいずれか１記載の半導体装置の製造方法において、前記封止樹脂から突出する１）前記端子、又は２）前記端子及び前記素子搭載部の最表層に基板とのはんだ接合を阻害しない有機被膜を形成したことを特徴とする半導体装置の製造方法。
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