JP6057285B2 - 半導体素子搭載用基板 - Google Patents

半導体素子搭載用基板 Download PDF

Info

Publication number
JP6057285B2
JP6057285B2 JP2012237087A JP2012237087A JP6057285B2 JP 6057285 B2 JP6057285 B2 JP 6057285B2 JP 2012237087 A JP2012237087 A JP 2012237087A JP 2012237087 A JP2012237087 A JP 2012237087A JP 6057285 B2 JP6057285 B2 JP 6057285B2
Authority
JP
Japan
Prior art keywords
plating layer
wire
layer
semiconductor element
plating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012237087A
Other languages
English (en)
Other versions
JP2014086686A (ja
Inventor
薫 菱木
薫 菱木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SH Materials Co Ltd
Original Assignee
SH Materials Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SH Materials Co Ltd filed Critical SH Materials Co Ltd
Priority to JP2012237087A priority Critical patent/JP6057285B2/ja
Publication of JP2014086686A publication Critical patent/JP2014086686A/ja
Application granted granted Critical
Publication of JP6057285B2 publication Critical patent/JP6057285B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、Ｃｕを主成分とするボンディングワイヤによりワイヤボンディングをするための端子を備えた半導体素子搭載用基板に関する。
従来、半導体装置の製造方法としては、図２に示すような方法が知られている。具体的には、まず、Ｃｕ合金材料などからなる金属板１の両面に、耐エッチング性を持つめっき層３を所望のパターンで形成し、一方の面に耐エッチング性を持つレジストマスク２を形成し、ハーフエッチング加工を施すことによって端子部１ａの一部（上側半分）を形成し、その金属板１を半導体素子搭載用基板とする（図２（Ａ）、（Ｂ）参照）。次に、そのハーフエッチング加工が施された側の面の所定の位置に半導体素子４を搭載し、半導体素子４の電極と端子部１ａとをボンディングワイヤ５を用いてワイヤボンディングする（図２（Ｃ）参照）。次に、そのハーフエッチング加工が施された側の面を封止樹脂６を用いて樹脂封止する（図２（Ｄ）参照）。最後に、ハーフエッチング加工が施された側とは反対側の面から、レジストマスク２を剥離させた後、その面にエッチング加工を施すことによって端子部１ａの残りの部分（下側半分）を形成して独立させる（図２（Ｅ）参照）、という方法が知られている（特許文献１、２参照。）。
また、半導体素子搭載用基板においては、端子部の端部に、端子部側から順に、Ｃｕ合金材料中のＣｕがワイヤボンディングをする部分へ拡散することを防止するためのＮｉめっき層と、そのＮｉめっき層の酸化を防止するための貴金属層であるＰｄめっき層及びＡｕめっき層と、からなる３層構造のめっき層を形成することが知られている（特許文献３参照。）。これは、このように構成されためっき層は、Ａｕワイヤとのワイヤボンディング性やＰｂ−Ｓｎハンダ又はＰｂフリーハンダとのハンダ付け性が良好であるためである。
特開２００１−２４１３５号公報 特開２００７−４８９７８号公報 特開２０００−７７５９３号公報
ところで、近年、半導体装置の高密度・高機能化によりＡｕワイヤの消費量が増加しており、また、市場におけるＡｕの価格も上昇しているため、半導体装置のコストに占めるＡｕワイヤのコストの割合が増えてしまっている。そのため、高価なＡｕワイヤを安価なＣｕワイヤに代替することが検討されるようになってきている。
しかし、特許文献１、２に記載されているような半導体素子搭載用基板の端子部に形成されためっき層の貴金属層は、Ｎｉ層の酸化防止を主目的としているため、その厚さは０．００３〜０．４μｍ程度の薄さとなるように形成されている。また、特許文献３に記載されているようなめっき層は、Ａｕワイヤとのボンディングを想定して形成されたものであり、Ｃｕワイヤとのボンディングを想定して形成されたものではない。そのため、従来のＡｕワイヤとは特性、例えば、硬さが異なるＣｕワイヤを、従来のめっき層にワイヤボンディングしようとすると、良好なボンディングを行うことが難しく、量産性を向上させることができないという問題があった。
具体的には、Ｃｕワイヤを用いた場合、Ｃｕワイヤとワイヤボンディングをする部分との接続強度が低下しやすく、Ａｕワイヤを用いた場合に比べて生産性が低下し、ＡｕワイヤとＣｕワイヤとの価格差によるメリットがなくなってしまうという問題があった。
本発明は、このような従来技術の問題点に鑑みてなされたものであり、その目的とするところは、良好なボンディング特性を持つ端子部を備え、低コストで量産性の高い半導体素子搭載用基板を提供することである。
上記の目的を達成するために、本発明の半導体素子搭載用基板は、Ｃｕを主成分とするボンディングワイヤによりワイヤボンディングを行う端子部を備え、前記端子部の端部に、前記端子部側から順に、Ｎｉめっき層の両面側をＮｉＰ合金めっき層で挟んだ層構造を有するめっき層と、Ｐｄめっき層と、Ａｕめっき層が形成されており、前記Ｐｄめっき層と前記Ａｕめっき層の厚さ合計が０．０１３〜０．０２１μｍの範囲であることを特徴とする。
また、本発明の半導体素子搭載用基板は、前記端子部のワイヤボンディングを行う側の前記端部とは反対側の端部に、前記めっき層と同じ構成のめっき層が形成されていることが好ましい。
本発明によれば、良好なボンディング特性を持つ端子部を備え、低コストで量産の高い半導体素子搭載用基板を提供することができる。
実施例に係る半導体素子搭載基板を用いた半導体装置の製造工程を示す概略断面図である。 従来例に係る半導体素子搭載基板を用いた半導体装置の製造工程を示す概略断面図である。
以下に、本発明の半導体素子搭載用基板の実施例について図面を参照しながら説明する。
図１は、実施例に係る半導体素子搭載基板を用いた半導体装置の製造工程を示す概略断面図である。
なお、図中、１１は金属板、１１ａは端子部、２１はドライフィルムレジスト、２２は耐めっき性を持つレジストマスク、２３は耐エッチング性を持つレジストマスク、３１はめっき層、４１は半導体素子、５１はボンディングワイヤ、６１は封止樹脂である。
まず、図１（Ａ）に示すように、板厚０．１２５ｍｍのＣｕ材からなる金属板１１の両面に、ドライフィルムレジスト２１をラミネートする。
次に、図１（Ｂ）に示すように、所望のパターンが形成されたガラスマスクを用いて露光処理及び現像処理を行って、金属板１１の両面の端子部１１ａが形成される領域以外の領域に、耐めっき性を持つレジストマスク２２を形成する。
次に、図１（Ｃ）に示すように、金属板１１の両面の端子部１１ａが形成される領域に、金属板１１側から順に、ＮｉＰ合金めっき層（厚さ：約０．２５μｍ）と、Ｎｉめっき層（厚さ：約０．７μｍ）と、Ｐｄめっき層（厚さ：約０．０１５μｍ）と、Ａｕめっき層（厚さ：約０．００６μｍ）とからなるめっき層３１（厚さ：約１μｍ）を形成する。
次に、図１（Ｄ）に示すように、金属板１１の両面から、耐めっき性を持つレジストマスク２２を剥離する。
次に、図１（Ｅ）に示すように、金属板１１の二つの面のうち、下面側の全面を覆うように、耐エッチング性を持つレジストマスク２３を形成する。なお、下面側にのみ耐エッチング性を持つレジストマスク２３を形成するのは、上面側においては耐エッチング性を持つめっき層３１がレジストマスクの役割を果たすからである。そのため、上面側に形成するめっき層３１が耐エッチング性を持たない場合には、この段階において上面側の所望の位置にも耐エッチング性を持つレジストマスクを形成する。
次に、図１（Ｆ）に示すように、金属板１１の上面側にハーフエッチング加工を施して端子部１１ａの上面側の半分を形成して、金属板１１を半導体素子搭載用基板とする。
次に、図１（Ｇ）に示すように、半導体素子搭載用基板１２の上面側の所定の位置に、複数の電極を有する半導体素子４１を載置する。そして、半導体素子４１の電極の各々を、対応する端子部１１ａの上面側の端部に形成されているめっき層３１に、Ｃｕを主成分とするボンディングワイヤ５１を用いてワイヤボンディングを行う。
次に、図１（Ｈ）に示すように、端子部１１ａの上面側半分と、半導体素子４１と、ボンディングワイヤ５１とを封止樹脂６１を用いて樹脂封止する。
次に、図１（Ｉ）に示すように、金属板１１の下面側から、耐エッチング性を持つレジストマスク２３を剥離する。
最後に、図１（Ｊ）に示すように、金属板１１の下面側にエッチング加工を施して端子部１１ａの下面側の半分を形成して、それぞれの端子部１２ａを独立させる。
なお、このようにして製造される半導体装置は、通常、複数の半導体装置を一括して生産するものであるため、この後、切断等を行って個々の半導体装置が完成する。
ここで、製造された半導体装置の端子部１１ａの端部に形成されためっき層３１について詳細に説明する。
このめっき層３１は、最も金属板１１側に、ＮｉＰ合金めっき層が形成されている。このＮｉＰ合金めっき層は耐熱性が高く、Ｎｉ層に比べて酸化し難いという特性を持っているため、このＮｉＰ合金層上に形成されるＮｉめっき層の酸化を防ぐことができる。また、このＮｉＰ合金めっき層は、ハンダのつきまわりが良いため、良好なハンダ付け性を確保することができる。
また、このめっき層３１は、最も金属板１１側に形成されているＮｉＰ合金めっき層上に、Ｎｉめっき層が形成されている。このＮｉめっき層は、Ｃｕ材からなる金属板１１中のＣｕがワイヤボンディングをする部分、例えば、めっき層の最表層へ拡散することを防ぐために形成されている。
また、Ｎｉめっき層上には、Ｐｄめっき層が形成されている。このＰｄめっき層は、ガスバリア性が良く、下地となるＮｉめっき層の酸化を防ぐことができる。なお、このＰｄめっき層の厚さは、０．０１０μｍ〜０．０１５μｍである。
さらに、Ｐｄめっき層上には、Ａｕめっき層が形成されている。このＡｕめっき層は、下地となるＰｄめっき層の酸化を防ぐために形成されている。なお、このＡｕめっき層の厚さは、０．００３μｍ〜０．００６μｍである。
本発明の半導体装置のめっき層は、上述の４層構造のめっき層に加えＮｉめっき層とＰｄめっき層の間にＮｉＰめっき層が形成されているものであり、すなわち、金属板側から順に、Ｎｉめっき層の両面側をＮｉＰ合金めっき層で挟んだ層構造を有するめっき層と、Ｐｄめっき層と、Ａｕめっき層が形成されており、前記Ｐｄめっき層と前記Ａｕめっき層の厚さ合計が０．０１３〜０．０２１μｍの範囲である。
なお、Ｐｄめっき層に代わりＰｄを含む合金からなるめっき層を用いても構わない。また、上記貴金属層としては、Ａｕめっき層に代わりＡｕを含む合金からなるめっき層を用いても構わないし、Ａｇめっき層に代わりＡｇを含む合金からなるめっき層を用いても構わないし、Ａｇめっき層及びＡｕめっき層に代わり、Ａｕ及びＡｇを含む合金からなるめっき層を用いても構わない。
なお、本発明のようにＮｉＰ合金めっき層とＮｉめっき層とＰｄめっき層とＡｇめっき層とからなるめっき層を形成した試料と従来のようにＮｉめっき層とＰｄめっき層とＡｕめっき層とからなるめっき層を形成した試料の各々のめっき層に、Φ３０μｍのＣｕワイヤをボンディング後、フックをワイヤの下に入れ上へ垂直に引き上げ破断した時の強度を比較すると、本発明の試料では平均７．６ｇｆであり、従来品では平均６．５ｇｆであった。
本発明の半導体素子搭載用基板は、Ｃｕを主成分とするボンディングワイヤを好適にワイヤボンディングすることができるため、実用上極めて有用である。
１、１１ 金属板
１ａ、１１ａ 端子部
１ｂ 搭載部
２ 耐エッチング性を持つレジスト
２１ ドライフィルムレジスト
２２ 耐めっき性を持つレジストマスク
３、３１ めっき層
４、４１ 半導体素子
５、５１ ボンディングワイヤ
６、６１ 封止樹脂

Claims (2)

  1. Ｃｕを主成分とするボンディングワイヤによりワイヤボンディングを行う端子部を備え、前記端子部の端部に、前記端子部側から順に、Ｎｉめっき層の両面側をＮｉＰ合金めっき層で挟んだ層構造を有するめっき層と、Ｐｄめっき層と、Ａｕめっき層が形成されており、前記Ｐｄめっき層と前記Ａｕめっき層の厚さ合計が０．０１３〜０．０２１μｍの範囲であることを特徴とする半導体素子搭載用基板。
  2. 前記端子部のワイヤボンディングを行う側の前記端部とは反対側の端部に、前記めっき層と同じ構成のめっき層が形成されていることを特徴とする請求項１に記載の半導体素子搭載用基板。
JP2012237087A 2012-10-26 2012-10-26 半導体素子搭載用基板 Active JP6057285B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012237087A JP6057285B2 (ja) 2012-10-26 2012-10-26 半導体素子搭載用基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012237087A JP6057285B2 (ja) 2012-10-26 2012-10-26 半導体素子搭載用基板

Publications (2)

Publication Number Publication Date
JP2014086686A JP2014086686A (ja) 2014-05-12
JP6057285B2 true JP6057285B2 (ja) 2017-01-11

Family

ID=50789437

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012237087A Active JP6057285B2 (ja) 2012-10-26 2012-10-26 半導体素子搭載用基板

Country Status (1)

Country Link
JP (1) JP6057285B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6493952B2 (ja) * 2014-08-26 2019-04-03 大口マテリアル株式会社 リードフレーム及びその製造方法
JP6542112B2 (ja) * 2015-11-30 2019-07-10 大口マテリアル株式会社 多列型ｌｅｄ用リードフレーム、並びにｌｅｄパッケージ及び多列型ｌｅｄ用リードフレームの製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6378560A (ja) * 1986-09-20 1988-04-08 Nec Kansai Ltd リ−ドフレ−ム
JP2000077593A (ja) * 1998-08-27 2000-03-14 Hitachi Cable Ltd 半導体用リードフレーム
JP3780122B2 (ja) * 1999-07-07 2006-05-31 株式会社三井ハイテック 半導体装置の製造方法
US6335107B1 (en) * 1999-09-23 2002-01-01 Lucent Technologies Inc. Metal article coated with multilayer surface finish for porosity reduction
JP2007258205A (ja) * 2006-03-20 2007-10-04 Denso Corp 電子装置およびその製造方法
JP5762081B2 (ja) * 2011-03-29 2015-08-12 新光電気工業株式会社 リードフレーム及び半導体装置

Also Published As

Publication number Publication date
JP2014086686A (ja) 2014-05-12

Similar Documents

Publication Publication Date Title
US20110201159A1 (en) Semiconductor package and manufacturing method thereof
KR102227588B1 (ko) 반도체 장치 및 그 제조 방법
JP6863846B2 (ja) 半導体素子搭載用基板及びその製造方法
US20130277817A1 (en) Lead frame, semiconductor package, and manufacturing method of the same
JP5948881B2 (ja) 半導体装置用リードフレーム
JP4670931B2 (ja) リードフレーム
JP2008053290A (ja) 光半導体装置およびその製造方法
JP2007048978A (ja) 半導体装置及びその製造方法
JP6927634B2 (ja) 半導体素子搭載用基板及びその製造方法
JP6057285B2 (ja) 半導体素子搭載用基板
JP2006310277A (ja) チップ型ヒューズ
TWI483367B (zh) 導線框及半導體裝置之中間產物
JP2018081979A (ja) リードフレーム及び電子部品装置とそれらの製造方法
JP2017163106A (ja) リードフレーム集合基板及び半導体装置集合体
KR101217308B1 (ko) 반도체 디바이스용 리드 프레임
JP5991712B2 (ja) 半導体素子搭載用基板及びその製造方法
TW200901422A (en) Pre-plated leadframe having enhanced encapsulation adhesion
KR101357588B1 (ko) 리드리스 프레임, 이를 포함하는 반도체 칩 패키지 및 그 제조 방법
JP5217291B2 (ja) 樹脂封止型半導体装置とその製造方法、半導体装置用基材、および積層型樹脂封止型半導体装置
JP6299004B2 (ja) 半導体素子搭載用基板及び半導体装置、並びにそれらの製造方法
KR101297662B1 (ko) 리드프레임의 제조방법
JP2654872B2 (ja) 半導体装置
JP7145414B2 (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP2012164936A (ja) 半導体装置の製造方法
JP5554543B2 (ja) リードフレーム及び半導体装置の中間製品

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140305

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140407

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150325

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151008

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151020

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151218

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20160426

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160726

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160908

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20160916

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161108

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161129

R150 Certificate of patent or registration of utility model

Ref document number: 6057285

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250