JP5991712B2 - 半導体素子搭載用基板及びその製造方法 - Google Patents

半導体素子搭載用基板及びその製造方法 Download PDF

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Description

本発明は、搭載した半導体素子を樹脂封止する半導体素子搭載用基板及びその製造方法に関する。
従来、半導体装置の製造方法としては、図５に示すような方法が知られている。具体的には、まず、Ｃｕ合金材料などからなる金属板１の両面に、耐エッチング性を持つめっき層３を所望のパターンで形成し、一方の面に耐エッチング性を持つレジストマスク２を形成し、ハーフエッチングすることによって端子部１ａの一部（上側半分）を形成し、その金属板１を半導体素子搭載用基板とする（図５（Ａ）、（Ｂ）参照）。次に、そのハーフエッチングされた側の面の所定の位置に半導体素子４を搭載し、半導体素子４の電極と端子部１ａとをボンディングワイヤ５を用いてワイヤボンディングする（図５（Ｃ）参照）。次に、封止樹脂６を用いてそのハーフエッチングされた側の面を樹脂封止する（図５（Ｄ）参照）。最後に、ハーフエッチングされた側とは反対側の面から、レジストマスク２を剥離させた後、その面にエッチングすることによって端子部１ａの残りの部分（下側半分）を形成して独立させる（図５（Ｅ）参照）、という方法が知られている。
また、このような製造方法におけるめっき層３としては、Ａｇ、Ａｕ、Ｐｄから選択された一種類の貴金属からなる貴金属めっき層を少なくとも含んだめっき層を使用し、耐エッチング性を持つレジストマスクを形成する工程を削減する、という方法も知られている（特許文献１参照。）。
特開２００１−２４１３５号公報
しかし、このような製造方法によって製造された半導体装置では、端子部１ａの半導体素子が搭載された側の端部は封止樹脂で樹脂封止されるものの、図５や、図５（Ｅ）の破線で囲んだ領域の拡大断面図である図６に示すように、半導体素子が搭載された側とは反対側の端部は露出した状態となっているため、端子部１ａが抜けて落ちてしまうという問題があった。
また、ハーフエッチングする際のレジストマスクとしてめっき層を使用した場合、従来知られているようなレジストマスクとして使用できるめっき層は、剛性が弱いため、他の工程の途中で破損してしまうという問題があった。
本発明は、このような従来技術の問題点に鑑みてなされたものであり、その目的とするところは、十分な剛性を持つめっき層を有し、抜け落ちることのない端子部を備えた半導体素子搭載用基板の製造方法及びそれを用いて製造された半導体搭載用基板を提供することである。
上記の目的を達成するために、本発明の半導体素子搭載用基板の製造方法は、金属板の一方の面の所定の領域に、金属板側から順に、ＮｉＰ合金めっき層を形成し、Ｎｉめっき層を形成し、ＮｉＰ合金めっき層を形成し、Ｐｄめっき層を形成し、Ａｕめっき層を形成することによって、めっき層を形成し、前記めっき層の形成された領域以外の領域を前記一方の面側からハーフエッチングすることによって、半導体素子の電極とワイヤボンディングを行う端子部の一部を前記金属板に対して垂直方向に突出するように形成し、前記端子部の一部をサイドエッチングすることによって、前記めっき層を前記端子部から前記金属板に対して水平方向に突出させることを特徴とする。
また、上記の目的を達成するために、本発明の半導体素子搭載用基板は、所定の位置に載置した半導体素子の端子とワイヤボンディングを行う端子部の前記半導体素子側の端部に、前記端子部側から順に、ＮｉＰ合金めっき層と、Ｎｉめっき層と、ＮｉＰ合金めっき層と、Ｐｄめっき層と、Ａｕめっき層と、の５層からなるめっき層が形成されており、前記めっき層は、前記端子部から前記金属板に対して水平方向に突出していることを特徴とする。
本発明によれば、十分な剛性を持つめっき層を有し、抜け落ちることのない端子部を備えた半導体素子搭載用基板の製造方法及びそれを用いて製造された半導体搭載用基板を提供することができる。
実施例１に係る半導体素子搭載基板を用いた半導体装置の製造工程を示す概略断面図である。 図１に示した製造工程により製造された半導体装置の端子部周辺の拡大断面図である。 実施例２に係る半導体素子搭載基板を用いた半導体装置の製造工程を示す概略断面図である。 実施例３に係る半導体素子搭載基板を用いた半導体装置の製造工程を示す概略断面図である。 従来例に係る半導体素子搭載基板を用いた半導体装置の製造工程を示す概略断面図である。 図５に示した製造工程により製造された半導体装置の端子部周辺の拡大断面図である。
以下に、本発明の半導体素子搭載用基板の実施例について図面を参照しながら説明する。
なお、以下の説明において、金属板の上面側とは半導体素子を搭載する側の面のことであり、下面側とは上面側とは反対側の面のことである。
以下に、図１及び図２を用いて、実施例１に係る導体素子搭載用基板及びその製造方法について詳細に説明する。
図１は、本実施例に係る半導体素子搭載基板を用いた半導体装置の製造工程を示す概略断面図である。また、図２は、図１に示した製造工程により製造された半導体装置の端子部周辺の拡大断面図である。具体的には、図２は、図１（Ｊ）の破線で囲んだ領域の拡大断面図である。
なお、図中、１１は金属板、１１ａは端子部、２１はドライフィルムレジスト、２２は耐めっき性を持つレジストマスク、２３は耐エッチング性を持つレジストマスク、３１はめっき層、４１は半導体素子、５１はボンディングワイヤ、６１は封止樹脂である。
まず、図１（Ａ）に示すように、板厚０．１２５ｍｍのＣｕ材からなる金属板１１の両面に、ドライフィルムレジスト２１をラミネートする。
次に、図１（Ｂ）に示すように、所望のパターンが形成されたガラスマスクを用いて露光処理及び現像処理を行って、金属板１１の両面の端子部１１ａが形成される領域以外の領域に、耐めっき性を持つレジストマスク２２を形成する。
次に、図１（Ｃ）に示すように、金属板１１の両面の端子部１１ａが形成される領域に、金属板１１側から順に、約０．３μｍのＮｉＰ合金めっき層と、約１μｍのＮｉめっき層と、約０．３μｍのＮｉＰ合金めっき層と、約０．１μｍのＰｄめっき層と、約０．０５μｍのＡｕめっき層とからなるめっき層３１を形成する。
次に、図１（Ｄ）に示すように、金属板１１の両面から、耐めっき性を持つレジストマスク２２を剥離する。
次に、図１（Ｅ）に示すように、金属板１１の二つの面のうち、下面側の全面を覆うように、耐エッチング性を持つレジストマスク２３を形成する。
次に、図１（Ｆ）に示すように、金属板１１の上面側から液温約４０℃の塩化第二鉄液をエッチング液としてスプレー圧０．２ＭＰａで４分間吹き付けることによって、０．０８５ｍｍの深さまでエッチングして端子部１１ａの上面側の半分を形成するとともに、形成された端子部１１ａの上面側半分の周面をサイドエッチングする。この際、めっき層３１がこれらのエッチング加工に対するレジストマスクの役割を果たす。なお、このようにして形成された端子部１１ａの上面側の半分は、その端部に形成されためっき層３１が、その端子部１１ａから金属板１１に対して水平方向に約２〜１０μｍ突出したような形状になる。この工程によって、金属板１１は半導体素子搭載用基板となる。
次に、図１（Ｇ）に示すように、半導体素子搭載用基板の上面側の所定の位置に、複数の電極を有する半導体素子４１を載置する。そして、半導体素子４１の電極の各々を、対応する端子部１１ａの上面側の端部に形成されているめっき層３１に、ボンディングワイヤ５１を用いてワイヤボンディングする。
次に、図１（Ｈ）に示すように、端子部１１ａの上面側半分と、半導体素子４１と、ボンディングワイヤ５１とを封止樹脂６１を用いて樹脂封止する。
次に、図１（Ｉ）に示すように、金属板１１の下面側から、耐エッチング性を持つレジストマスク２３を剥離する。
最後に、図１（Ｊ）に示すように、金属板１１の下面側にエッチングして端子部１１ａの下面側の半分を形成して、それぞれの端子部１１ａを独立させる。この際、めっき層３１がこのエッチングに対するレジストマスクの役割を果たす。
なお、このようにして製造される半導体装置は、通常、複数の半導体装置を一括して生産するものであるため、この後、切断等を行って個々の半導体装置が完成する。
このようにして製造された半導体装置では、半導体素子４１とともに封止樹脂６１により樹脂封止される端子部１１ａの上面側の端部に形成されているめっき層３１が、図２に示すように、その端子部１１ａから金属板１１に対して水平方向に突出した形状になっている。また、そのめっき層３１は、上記のように金属板１１側から順に、ＮｉＰ合金めっき層と、Ｎｉめっき層と、ＮｉＰ合金めっき層と、Ｐｄめっき層と、Ａｕめっき層とからなるものであるため、従来のめっき層に比べ、優れた剛性を持っている。そのため、この端子部１１ａは、上面側のめっき層３１が封止樹脂６１の内部で完全に固定されるので下面側方向へ抜け落ちることがなく、また、他の製造工程の途中でめっき層３１そのものが破損することもない。
図３を用いて、実施例２に係る半導体素子搭載用基板及びその製造方法について詳細に説明する。なお、本実施例の半導体素子搭載用基板は、半導体を載置する搭載部を有していることを除き、実施例１の半導体素子搭載用基板とほぼ同様の構成であるため、同様の部材については同一の符号を付すとともに、それらについての詳細な説明は省略する。また、製造工程についての詳細な説明も省略する。
図３は、本実施例に係る半導体素子搭載基板を用いた半導体装置の製造工程を示す概略断面図である。
なお、図中、１１は金属板、１１ａは端子部、１１ｂは搭載部、２１はドライフィルムレジスト、２２は耐めっき性を持つレジストマスク、２３は耐エッチング性を持つレジストマスク、３１はめっき層、４１は半導体素子、５１はボンディングワイヤ、６１は封止樹脂である。
この半導体装置の製造工程においては、図３に示すように、端子部１１ａを形成するとともに、半導体素子４１を載置するための搭載部１１ｂを形成している。また、その搭載部１１ｂの端部には、端子部１１ａの端部と同様にめっき層３１を形成している。
そのため、このようにして製造された半導体装置は、端子部１１ａだけではなく、搭載部１１ｂも下面側方向へ抜け落ちることがなく、また、めっき層３１が破損することもない。
図４を用いて、実施例３に係る半導体素子搭載用基板及びその製造方法について詳細に説明する。なお、本実施例の半導体素子搭載用基板は、その製造工程における下面側の処理を除き、実施例１の半導体素子搭載用基板とほぼ同様の構成であるため、同様の部材については同一の符号を付すとともに、それらについての詳細な説明は省略する。また、同様の製造工程についての詳細な説明も省略する。
図４は、本実施例に係る半導体素子搭載基板を用いた半導体装置の製造工程を示す概略断面図である。
なお、図中、１１は金属板、１１ａは端子部、１１ｂは端子部、１１ｃは凹部、２１はドライフィルムレジスト、２３は耐エッチング性を持つレジストマスク、２４は耐エッチング性と耐めっき性を持つレジストマスク、３１はめっき層、４１は半導体素子、５１はボンディングワイヤ、６１は封止樹脂である。
まず、図４（Ａ）に示すように、板厚０．１２５ｍｍのＣｕ材からなる金属板１１の両面に、ドライフィルムレジスト２１をラミネートする。
次に、図４（Ｂ）に示すように、所望のパターンが形成されたガラスマスクを用いて露光処理及び現像処理を行って、金属板１１の両面の端子部１１ａ及び搭載部１１ｂが形成される領域以外の領域に、耐エッチング性と耐めっき性を持つレジストマスク２４を形成する。
次に、図４（Ｃ）に示すように、金属板１１の下面側に、Ｃｕ材を溶解するエッチング液を噴射することによって、エッチングして、下面側のめっき層３１を形成する領域に、凹部１１ｃを形成する。なお、この凹部１１ｃの深さは、後の工程で形成するめっき層３１の厚さに約０．５〜３μｍ加えた深さとなるように形成されている。
次に、図４（Ｄ）に示すように、金属板１１の両面の端子部１１ａ及び搭載部１１ｂが形成される領域に、金属板１１側から順に、約０．２５μｍのＮｉＰ合金めっき層と、約１μｍのＮｉめっき層と、約０．２５μｍのＮｉＰ合金めっき層と、約０．１μｍのＰｄめっき層と、約０．０１μｍのＡｕめっき層とからなるめっき層３１を形成する。
以降の製造工程（図４（Ｅ）〜（Ｋ）に示す製造工程）は、実施例１、２において図１（Ｄ）〜（Ｊ）に示した製造工程とほぼ同様のものであるため、それらの工程についての詳細な説明は省略する。
このような製造方法により製造される半導体装置では、その製造過程で金属板１１の下面側に凹部１１ｃが形成され、その凹部１１ｃに下面側のめっき層３１が形成されることになる。このような凹部１１ｃを形成した理由は、以下のような理由である。
従来、順次搬送されながら多数の工程が施される半導体装置の製造においては、金属板（半導体素子搭載用基板）の下面側に形成されためっき層が、搬送時などにレールや装置に接触することによって、損傷を負いやすいという問題があった。
下面側のめっき層がそのような損傷を負っていると、例えば、その後にエッチングする際などに、生じた損傷部分からエッチング液が浸透し、必要以上にエッチングされてしまうなどの不具合が生じてしまう。
しかし、本実施例に係る半導体素子搭載基板を用いた半導体装置では、事前に形成した凹部１１ｃに下面側のめっき層３１を形成しているため、そのような損傷の発生を防ぐことができる。
なお、本発明に係る半導体素子搭載基板のめっき層は、上述の５層構造のめっき層に限定されるものではない。例えば、金属板側から順に、ＮｉＰ合金めっき層と、Ｎｉめっき層と、Ｐｄめっき層と、Ａｕめっき層とからなる４層構造のめっき層でも良い。また、金属板側から順に、ＮｉＰ合金めっき層と、Ｎｉめっき層と、Ｐｄめっき層と、Ａｇめっき層とからなる４層構造のめっき層でも良い。また、金属板側から順に、ＮｉＰ合金めっき層と、Ｎｉめっき層と、Ｐｄめっき層と、Ａｇめっき層と、Ａｕめっき層とからなる５層構造のめっき層でも良い。また、金属板側から順に、ＮｉＰ合金めっき層と、Ｎｉめっき層と、ＮｉＰ合金めっき層と、Ｐｄめっき層と、Ａｇめっき層とからなる５層構造のめっき層でも良い。さらに、金属板側から順に、ＮｉＰ合金めっき層と、Ｎｉめっき層と、ＮｉＰ合金めっき層と、Ｐｄめっき層と、Ａｇめっき層と、Ａｕめっき層とからなる６層構造のめっき層でも良い。
また、本発明に係る半導体素子搭載基板のめっき層を構成する各層の厚さは、必ずしも実施例として記載した厚さに限られるものである必要はない。
また、本発明に係る半導体素子搭載基板の製造方法においては、下面側のレジストマスクを剥離する工程は上面側を樹脂封止する工程の後に行っているが、その工程はその段階で行うことに限定されているものではなく、上面側にエッチングをした後であれば、いつ行っても構わない。
また、上記実施例１、２に記載の本発明の半導体装置の製造方法においては、下面側にめっき層を形成するための凹部を形成する工程を行っていないが、それらの製造方法に凹部を形成する工程を加えても構わない。
さらに、上記実施例３に記載の本発明の半導体装置においては、下面側にめっき層を形成するための凹部の深さをめっき層の厚さに０．５〜３μｍ加えた深さとしているが、その深さはその後に凹部に形成するめっき層の厚さよりも深ければよい。
１、１１ 金属板
１ａ、１１ａ 端子部
１ｂ 搭載部
２、２３ 耐エッチング性を持つレジスト
２１ ドライフィルムレジスト
２２ 耐めっき性を持つレジストマスク
２４ 耐エッチング性と耐めっき性を持つレジストマスク
３、３１ めっき層
４、４１ 半導体素子
５、５１ ボンディングワイヤ
６、６１ 封止樹脂

Claims (2)

  1. 金属板の一方の面の所定の領域に、金属板側から順に、ＮｉＰ合金めっき層を形成し、Ｎｉめっき層を形成し、ＮｉＰ合金めっき層を形成し、Ｐｄめっき層を形成し、Ａｕめっき層を形成することによって、めっき層を形成し、
    前記めっき層の形成された領域以外の領域を前記一方の面側からハーフエッチングすることによって、半導体素子の電極とワイヤボンディングを行う端子部の一部を前記金属板対して垂直方向に突出するように形成し、
    前記端子部の一部をサイドエッチングすることによって、前記めっき層を前記端子部から前記金属板に対して水平方向に突出させることを特徴とする半導体素子搭載用基板の製造方法。
  2. 所定の位置に載置した半導体素子の端子とワイヤボンディングを行う端子部の前記半導体素子側の端部に、前記端子部側から順に、ＮｉＰ合金めっき層と、Ｎｉめっき層と、ＮｉＰ合金めっき層と、Ｐｄめっき層と、Ａｕめっき層と、の５層からなるめっき層が形成されており、
    前記めっき層は、前記端子部から前記金属板に対して水平方向に突出していることを特徴とする半導体素子搭載用基板。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6610927B2 (ja) * 2015-07-31 2019-11-27 大口マテリアル株式会社 光半導体装置及びその製造方法と、光半導体素子搭載用基板の製造方法
JP6608672B2 (ja) * 2015-10-30 2019-11-20 新光電気工業株式会社 半導体装置及びその製造方法、リードフレーム及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6378560A (ja) * 1986-09-20 1988-04-08 Nec Kansai Ltd リ−ドフレ−ム
JP2000077593A (ja) * 1998-08-27 2000-03-14 Hitachi Cable Ltd 半導体用リードフレーム
US6335107B1 (en) * 1999-09-23 2002-01-01 Lucent Technologies Inc. Metal article coated with multilayer surface finish for porosity reduction
JP4421972B2 (ja) * 2004-04-30 2010-02-24 日東電工株式会社 半導体装置の製法
JP2006049698A (ja) * 2004-08-06 2006-02-16 Denso Corp 樹脂封止型半導体装置
JP2007048978A (ja) * 2005-08-10 2007-02-22 Mitsui High Tec Inc 半導体装置及びその製造方法
JP2007258205A (ja) * 2006-03-20 2007-10-04 Denso Corp 電子装置およびその製造方法
JP2009135417A (ja) * 2007-11-07 2009-06-18 Sumitomo Metal Mining Co Ltd 半導体素子搭載用基板の製造方法
JP2011108941A (ja) * 2009-11-19 2011-06-02 Mitsui High Tec Inc リードフレームおよびその製造方法、ならびにそのリードフレームを用いた半導体装置の製造方法

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