CN108074903B - 引线框架和电子元件装置 - Google Patents

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Abstract

本发明公开了一种包括端子部分(14)的引线框架(1a，1b，1c，1d)。端子部分(14)包括：柱状的电极(14a)；第一金属镀层(40)，其形成在电极(14a)的上表面上；以及第二金属镀层(42)，其形成在电极的下表面上。端子部分(14)包括多个端子部分(14)。引线框架还包括联接到多个端子部分(14)的联接部分(16)。电极的上表面和联接部分(16)之间的第一距离大于电极的下表面和联接部分(16)之间的第二距离。

Description

引线框架和电子元件装置
技术领域
本发明涉及引线框架和电子元件装置。
背景技术
在背景技术中，存在用于安装诸如半导体芯片等电子元件的引线框架。在这种引线框架中，安装在芯片焊盘部分上的半导体芯片通过导线连接到周围的引线，半导体芯片和导线用密封树脂密封(参见例如JP-A-2011-29335)。
如关于下述现有技术的段落中所述，使用引线框架的电子元件装置的制造方法具有从铜板的下表面侧对铜板进行湿法蚀刻从而将芯片焊盘部分和多个端子部分单独分离的步骤(图3B和图3C)。
在这种情况下，铜板的蚀刻量相对较大。因此，蚀刻的处理时间变长，导致生产效率差的问题。
此外，由于铜板的蚀刻量相对较大，因此蚀刻溶液的一些条件导致过度蚀刻或蚀刻不足。因此，不能获得令人满意的可靠性。
发明内容
根据本发明的一个或多个方面，提供了引线框架。该引线框架包括端子部分。
端子部分包括：
柱状的电极
第一金属镀层，其形成在电极的上表面上；以及
第二金属镀层，其形成在电极的下表面上。
根据本发明的一个或多个方面，提供了一种电子元件装置。
该电子元件装置包括：
引线框架，其包括端子部分，端子部分包括：
柱状的电极，其包括上表面、下表面、上表面和下表面之间的侧表面以及形成在侧表面上的突起；
第一金属镀层，其形成在电极的上表面上；以及
第二金属镀层，其形成在电极的下表面上，电子元件，其安装在引线框架上以电连接到端子部分；密封树脂，其密封引线框架的一部分和电子元件，
其中，第一金属镀层和电极的侧表面的一部分嵌入密封树脂中，并且第二金属镀层和电极的侧表面的另一部分从密封树脂露出。
附图说明
图1A至图1C是示出根据现有技术的使用引线框架的电子元件装置的制造方法的剖视图(部分1)；
图2A至图2C是示出根据现有技术的使用引线框架的电子元件装置的制造方法的剖视图(部分2)；
图3A至图3C是示出根据现有技术的使用引线框架的电子元件装置的制造方法的剖视图(部分3)；
图4是示出在图2C的步骤之后使用第一金属镀层作为掩模对金属板进行湿法蚀刻的状态的局部剖视图；
图5A和图5B是示出根据第一实施例的引线框架的制造方法的剖视图(部分1)；
图6A和图6B是示出根据第一实施例的引线框架的制造方法的剖视图和平面图(部分2)；
图7A和图7B是示出根据第一实施例的引线框架的制造方法的剖视图(部分3)；
图8A和图8B是示出根据第一实施例的引线框架的制造方法的剖视图和平面图(部分4)；
图9是示出在图7A和图7B的步骤中将第三凹部的底部形成为粗糙面的状态的局部剖视图；
图10A和图10B是示出根据第一实施例的引线框架的制造方法的剖视图(部分5)；
图11是示出根据第一实施例的引线框架的制造方法的剖视图(部分6)；
图12是示出根据第一实施例的引线框架的剖视图；
图13A和图13B是示出根据第一实施例的电子元件装置的制造方法的剖视图和局部平面图(部分1)；
图14A和图14B是示出根据第一实施例的电子元件装置的制造方法的剖视图(部分2)；
图15是示出根据第一实施例的电子元件装置的制造方法的剖视图(部分3)；
图16是示出根据第一实施例的电子元件装置的剖视图；
图17A和图17B是示出根据第二实施例的引线框架的制造方法的剖视图和平面图(部分1)；
图18是示出根据第二实施例的引线框架的制造方法的剖视图和俯视图(部分2)；
图19是示出根据第二实施例的电子元件装置的剖视图；
图20A和图20B是示出根据第三实施例的引线框架的制造方法的剖视图(部分1)；
图21是示出根据第三实施例的引线框架装置的剖视图和俯视图；
图22是示出根据第三实施例的电子元件装置的剖视图；
图23A和图23B是示出根据第四实施例的引线框架的制造方法的剖视图和平面图(部分1)；
图24A和图24B是示出根据第四实施例的引线框架的制造方法的剖视图和平面图(部分2)；
图25是示出根据第四实施例的引线框架的剖视图；
图26是示出根据第四实施例的电子元件装置的制造方法的剖视图；
图27是示出根据第四实施例的电子元件装置的剖视图；
图28是示出根据第五实施例的引线框架的剖视图；
图29是示出根据第五实施例的电子元件装置的制造方法的剖视图；
图30是示出根据第五实施例的电子元件装置的剖视图；
图31是示出根据第六实施例的引线框架的剖视图；
图32是示出根据第六实施例的电子元件装置的制造方法的剖视图；以及
图33是示出根据第六实施例的电子元件装置的剖视图。
具体实施方式
下面将参照附图描述实施例。
将在描述实施例之前描述作为各实施例的基础的现有技术(初步技术)。
图1A至图1C以及图2A至图2C是用于说明根据现有技术的引线框架的视图。初步技术的描述是关于本发明人的个人学习的细节，其包含不属于已知技术的技术。
在根据现有技术的引线框架的制造方法中，首先，如图1A所示，制备铜板100。在铜板100中限定了芯片焊盘形成区域A和围绕芯片焊盘形成区域A的端子形成区域B。
接下来，如图1B所示，在铜板100的上表面上形成设置有开口部110a的第一抗蚀层110。此外，在铜板100的整个下表面上形成第二抗蚀层130，从而保护下表面。
铜板100的芯片焊盘形成区域A设置在第一抗蚀层110的开口部110a的内部。在铜板100的每个端子形成区域B中，第一抗蚀层110的图案在端子部分待被设置的部分上设置成岛状。
接下来，如图1C所示，铜板100通过第一抗蚀层110的开口部110a被湿法蚀刻到其厚度的中间，从而形成凹部C。当例如铜板100的厚度为约120μm时，凹部C的深度设定为约90μm。
然后，如图2A所示，去除第一抗蚀层110和第二抗蚀层130。
凹部C形成在铜板100的上表面侧。因此，凹部C形成为处于以下状态：芯片焊盘部分120与设置在芯片焊盘部分120周围的端子部分140连接。
接下来，如图2B所示，在铜板100的上侧形成具有设置在端子部分140的上表面处的开口部160a的第一电镀抗蚀层160。此外，在铜板100的下侧形成具有开口部180a的第二电镀抗蚀层180，开口部180a设置在将用作端子部分140的下表面的各部分和将用作芯片焊盘部分120的下表面的部分处。
如图2B所示，通过使用铜板100作为用于电镀的供电路径的电解电镀，在第一电镀抗蚀层160的开口部160a内形成第一金属镀层200。此外，以相同的方式，在第二电镀抗蚀层180的开口部180a内形成第二金属镀层220。
如图2C所示，去除第一电镀抗蚀层160和第二电镀抗蚀层180。
接下来，如图3A所示，半导体芯片300以面朝上的布置安装在铜板100的芯片焊盘部分120上。此外，半导体芯片300的连接端子通过导线W连接到铜板100的端子部分140的上表面上的第一金属镀层200。
接着，如图3B所示，形成密封树脂400以密封铜板100、半导体芯片300、端子部分140和导线W。
然后，如图3C所示，在铜板100的下表面上使用第二金属镀层220作为掩模，铜板100从其下表面被湿法蚀刻。进行蚀刻，直到从其下表面蚀刻的铜板100的蚀刻表面与铜板100的凹部C连通。
因此，在铜板100中形成孔并且铜板100被图案化，使得芯片焊盘部分120和围绕芯片焊盘部分120的端子部分140可以单独地分离。由此形成的端子部分140在其上表面上设置有第一金属镀层200，以及在端子部分140的下表面上设置有第二金属镀层220。
以上述方式，形成电子元件装置500，使得半导体芯片300安装在芯片焊盘部分120上，并通过导线W与端子部分140电连接。
如上所述，当铜板100的厚度为120μm且凹部C的深度为90μm时，图3C的步骤中的铜板100的蚀刻量为30μm。因此，在图3C的步骤中铜板100从其下表面的蚀刻量相对较大。因此，蚀刻的处理时间变长，从而导致生产效率差的问题。
当使凹部C更深时，可以减小在图3C的步骤中铜板100从其下表面的蚀刻量。然而，当相邻端子部分140之间的距离较窄时，相邻端子部分140之间的凹部变得太宽，以致不能确保端子部分140的每个上表面中的足够面积。
此外，当在图3C的步骤中对铜板100进行湿法蚀刻的蚀刻溶液的浓度、温度等的工艺条件波动时，蚀刻量变得过大或不足。当蚀刻量变得过大时，蚀刻溶液侵入密封树脂400和端子部分140的各个侧表面之间而在它们之间产生间隙，从而导致密封性的劣化或可靠性的劣化。
相反，当蚀刻量变得不足时，端子部分140保持彼此连接，从而使产品有缺陷。
此外，在图3C的电子元件装置500中，优选地增加用密封树脂400密封的各端子部分140的高度。这是为了增加用密封树脂400密封的端子部分140的区域，以防止端子部分140从密封树脂400脱离，从而提高可靠性。
可替代地，这是为了将厚半导体芯片300的上表面和端子部分140的上表面这两者设置在同一高度位置，从而缩短半导体芯片300与端子部分140之间的连接距离。
在这种情况下，可以使用以下方法。也就是说，在上述图2C中，在端子部分140的电极的上表面上形成第一金属镀层200之后，用第一金属镀层200作为掩模进一步对铜板100进行湿法蚀刻，从而增加端子部分140的深度。
通过这种方法，可以形成如图4所示的以下结构。即，端子部分140的电极形成为从第一金属镀层200的端部向内凹陷的形状，并且第一金属镀层200的周缘部从端子部分140的电极突出。
因此，在随后的制造步骤中，第一金属镀层200可能易于脱离或碎裂，从而在进行引线接合时引起问题。此外，当第一金属镀层200脱离时，端子部分140之间可能发生电气短路，从而导致产量降低。
上述问题可以通过下面将要描述的实施例中的任何一个引线框架来解决。
(第一实施例)
图5A和图5B、图6A和图6B、图7A和图7B、图8A和图8B、图9、图10A和图10B以及图11是用于说明根据第一实施例的引线框架的制造方法的视图。图12是示出根据第一实施例的引线框架的视图。图13A和图13B、图14A和图14B、图15和图16是用于说明根据第一实施例的电子元件装置的视图。
下面将描述引线框架的结构和电子元件装置的结构，同时描述引线框架和电子元件装置的制造方法。
在根据第一实施例的引线框架的制造方法中，首先，如图5A所示，制备金属板10。
作为金属板10的例子，可以使用由铜合金制成的铜板。可替代地，可以使用42合金(42％镍(Ni)铁(Fe))等的各种金属板，只要它们可以用作引线框架即可。金属板10的厚度例如为约120μm。
在金属板10中限定了芯片焊盘形成区域A和围绕芯片焊盘形成区域A的端子形成区域B。可以获得引线框架的一个金属板10包含以格栅图案设置的多个产品区域。芯片焊盘形成区域A和端子形成区域B设置在每个产品区域中。
接下来，如图5B所示，在金属板10的上表面上形成第一抗蚀层21，并且在金属板10的下表面上形成第二抗蚀层22。使用干膜抗蚀剂或液体抗蚀剂作为第一抗蚀层21和第二抗蚀层22中的每一个。
此外，金属板10的上表面上的第一抗蚀层21基于光刻法被曝光并显影。因此，如图6A所示，对第一抗蚀层21进行图案化，以便可以形成开口部21a。
图6B是图6A的局部缩小平面图。图6A的剖视图对应于沿着图6B的平面图的线I-I截取的剖面。同样的规则也适用于其他图。
另外参照图6B的局部缩小平面图。第一抗蚀层21被图案化为设置在金属板10的端子形成区域B的各部分(其将分别用作端子部分)上的岛状部。金属板10的芯片焊盘形成区域A被共同地暴露在第一抗蚀层21的开口部21a中。
此外，以相同的方式，金属板10的下表面上的第二抗蚀层22基于光刻法被曝光并显影。因此，如图6A所示，第二抗蚀层22被图案化，从而可以形成开口部22a。
第二抗蚀层22的图案共同地设置在金属板10的芯片焊盘形成区域A上，并且在端子形成区域B的各部分(其将分别用作端子部分)上设置成岛状。
在每个端子形成区域B中，第一抗蚀层21的图案和第二抗蚀层22的图案分别设置在彼此对应的位置。
接下来，如图7A所示，通过在金属板10的相反两个表面侧的第一抗蚀层21的开口部21a和第二抗蚀层22的开口部22a，从相反两侧将金属板10湿法蚀刻到其厚度的中间。
当使用铜板作为金属板10时，可以使用氯化铁溶液、氯化铜溶液等作为蚀刻溶液。优选使用喷式蚀刻装置作为蚀刻装置。
在这种情况下，金属板10必须从其上表面被蚀刻的深度被设定为大于金属板10必须从其下表面蚀刻的深度。为了进行这样的蚀刻，如图7B的示意图所示，第一抗蚀层21的共同开口部21a设置在金属板10的上表面侧的蚀刻区域中。图7B是图7A所示的金属板10的局部放大图。
另一方面，第二抗蚀层22的开口部22a被分成格栅状的开口部，并且设置在金属板10的下表面侧的蚀刻区域中，使得蚀刻区域中的开口率可以降低。
例如，第二抗蚀层22的每个格栅状开口部22a测量为具有20μm×20μm至50μm×50μm的大小。可以适当地设定第二抗蚀层22的开口部22a的形状或设置位置。第二抗蚀层22的开口部22a可以分开设置在金属板10的下表面的蚀刻区域中，从而将开口率设定在预定值。
因此，在金属板10的上表面侧，蚀刻剂的供给增加，因此蚀刻速率增加。另一方面，在金属板10的下表面侧，蚀刻剂的供给减少，因此蚀刻速率降低。
当例如第二抗蚀层22的开口部22a与金属板10的下表面的蚀刻区域的开口率设定为约50％时，金属板10的下表面侧的蚀刻速率是金属板10的上表面侧的蚀刻速率的约一半。
可替代地，也可以调整在通过喷式蚀刻装置蚀刻金属板10的相反两个表面时诸如向金属板10的上表面和下表面供给的蚀刻溶液的压力等条件，使得可以使金属板10的上表面侧的蚀刻速率更高。
在这种情况下，例如，可以使用以下蚀刻条件。
●蚀刻溶液：氯化铜溶液
●蚀刻溶液的温度：40℃
●上侧喷射压力：0.13MPa至0.17MPa(例如0.15MPa)
●下侧喷射压力：0.03MPa至0.07MPa(例如0.05MPa)
●金属板10的输送机输送速度：1.55米/分钟
在这种情况下，格栅状开口部22a不必设置在金属板10的下表面侧的第二抗蚀层22中，而是可以在蚀刻区域中形成第二抗蚀层22的共同开口部22a。
可替代地，当将金属板10的下表面侧的蚀刻速率设定得相当低时，可以在第二抗蚀层22中设置格栅状开口部22a，并且可以使用喷式蚀刻装置的上述蚀刻条件。
图8A示出了从图7A所示的金属板10去除了第一抗蚀层21和第二抗蚀层22的状态。
如图8A所示，在金属板10的上表面的芯片焊盘形成区域A中，金属板10从其上表面蚀刻到其厚度的中间，从而可以形成第一凹部C1。此外，由于芯片焊盘形成区域A中的金属板10的下表面被图7A所示的上述第二抗蚀层22保护，所以芯片焊盘形成区域A中的金属板10的下表面没有被蚀刻而被保留下来。
因此，在金属板10中形成由第一凹部C1的底板构成的芯片焊盘部分12。
此外，在金属板10的上表面中的每个端子形成区域B中，金属板10从其上表面蚀刻到其厚度的中间，从而可以形成第二凹部C2。
此外，在金属板10的下表面中的端子形成区域B中，金属板10从其下表面蚀刻到其厚度的中间，从而可以形成第三凹部C3。另外参照图8B的局部缩小平面图。在平面图中，第二凹部C2和第三凹部C3相应地设置在彼此重叠的区域。
以这种方式，通过第一凹部C1、第二凹部C2和第三凹部C3对金属板10的相反两个表面进行图案化，使得可以形成芯片焊盘部分12和多个电极14a中的每个图案。在图8B的实例中，多个电极14a在金属板10的相反两个表面上形成为圆柱状。
每个电极14a设置有第一突出部E1和第二突出部E2。第一突出部E1从金属板10的联接部分16的上表面向上突出。第二突出部E2从金属板10的联接部分16的下表面向下突出。
可替代地，可以形成其中引出布线(引出配线)连接到电极14a的引线布线部分。
此外，作为实例，在平面图中芯片焊盘部分12形成为矩形。
此外，在第一凹部C1和下表面侧的第三凹部C3之间以及在上表面侧的第二凹部C2和下表面侧的第三凹部C3之间，留下金属板10的薄板部作为联接部分16。
芯片焊盘部分12通过联接部分16联接到电极14a。另外，多个电极14a通过联接部分16彼此联接。
如上所述，形成了柱状电极14a，每个柱状电极包括设置在金属板10的上表面中的第一突出部E1和设置在金属板10的下表面中的第二突出部E2。芯片焊盘部分12和多个电极14a被形成为使得芯片焊盘部分12通过联接部分16联接到多个电极14a。
当例如金属板10的厚度为120μm时，上表面侧的第一凹部C1和第二凹部C2中的每一个的深度D1设定为约90μm，并且下表面侧的第三凹部C3的深度D2设定为约10μm至20μm。
因此，每个电极14a的第一突出部E1的高度被设定为高于电极14a的第二突出部E2的高度。换句话说，电极14a的上表面和联接部分16之间的距离(即深度D1)大于电极14a的下表面和联接部分16之间的距离(即，深度D2)。特别地，电极14a的上表面和联接部分16之间的距离与电极14a的下表面和联接部分16之间的距离的比率(D1/D2)在4.5至9的范围内。
在如上所述的实施例中，不仅从金属板10的上表面侧形成第一凹部C1和第二凹部C2，而且还从金属板10的下表面侧预先形成第三凹部C3。因此，如后所述，与根据现有技术的结构相比，可以更大幅地减少蚀刻由金属板10的薄板部制成的联接部分16以单独分离电极14a的蚀刻量。
金属板10的下表面中的第三凹部C3与金属板10的上表面中的第一凹部C1和第二凹部C2同时形成。因此，第三凹部C3的形成不会导致步骤数增加。
当如相对于前面图7B所述的那样金属板10通过第二抗蚀层22的格栅状开口部22a从其下表面侧被蚀刻时，在金属板10的下表面中形成的大量细孔最终彼此连通，从而形成第三凹部C3。
可以调节第二抗蚀层22的开口部22a的开口条件或蚀刻条件，使得第三凹部C3的底部(联接部分16的下表面)也可以形成为如图9所示的粗糙面S，在粗糙面S中形成有细小的凹凸。
因此，第三凹部C3的底部(联接部分16的下表面)的表面粗糙度可以设定为大于第一凹部C1和第二凹部C2的各底部(联接部分16的上表面和芯片焊盘部分12的上表面中的每一个)的表面粗糙度。
此外，当第三凹部C3的底部(联接部分16的下表面)形成为粗糙面S时，由于底部的表面积的增加，因此可以增加用于蚀刻联接部分16的蚀刻速率。因此，可以提高生产率。
接下来，如图10A所示，在图8A所示的结构体的上表面上形成第一电镀抗蚀层31，并且在结构体的下表面上形成第二电镀抗蚀层32。第一电镀抗蚀层31和第二电镀抗蚀层32中的每个均由电沉积抗蚀剂形成。
可替代地，其中形成有第一凹部C1至第三凹部C3的金属板10可以浸没在液体抗蚀剂中，使得抗蚀剂可以沉积在金属板10的相反两个表面中的每个表面上。
此外，如图10B所示，金属板10的上表面上的第一电镀抗蚀层31基于光刻法被曝光并显影。因此，第一电镀抗蚀层31被图案化，从而可以形成开口部31a。第一电镀抗蚀层31的开口部31a设置在电极14a的上表面上以露出电极14a的上表面。
接着，将金属板10的下表面上的第二电镀抗蚀层32基于光刻法曝光并显影。因此，第二电镀抗蚀层32被图案化，从而可以形成开口部32a。
第二电镀抗蚀层32的开口部32a设置在电极14a的下表面和芯片焊盘部分12的下表面上，以露出电极14a的下表面和芯片焊盘部分12的下表面。
接下来，如图11所示，使用金属板10作为电镀用的供电路径进行电镀。在金属板10中，已经形成了芯片焊盘部分12和电极14a。因此，在第一电镀抗蚀层31的开口部31a内，第一金属镀层40形成在电极14a的上表面上。
此外，在第二电镀抗蚀层32的开口部32a内，第二金属镀层42形成在电极14a的下表面和芯片焊盘部分12的下表面上。
因此，每个端子部分14均由电极14a、形成在电极14a的上表面上的第一金属镀层40和形成在电极14a的下表面上的第二金属镀层42构成。
作为第一金属镀层40和第二金属镀层42中的每一个的实例，可以使用从电极14a侧依次包括镍(Ni)层/钯(Pd)层/金(Au)层的多层膜。例如，Ni层的厚度为1.0μm，Pd层的厚度为0.05μm，Au层的厚度为0.01μm至0.02μm。金层可以是金(Au)-银(Ag)合金层。
可替代地，可以使用从电极14a侧依次包括镍(Ni)层/金(Au)层的多层膜。
此外，可以使用银(Ag)镀层或锡(Sn)镀层作为第一金属镀层40和第二金属镀层42中的每一个。
因此，第一金属镀层40和第二金属镀层42形成为含有如金或银等贵金属。
然后，如图12所示，从图11所示的结构体去除第一电镀抗蚀层31和第二电镀抗蚀层32。
以上述方式，可以获得根据第一实施例的每个引线框架1。
如图12所示，根据第一实施例的引线框架1设置有芯片焊盘部分12和设置在芯片焊盘部分12周围的端子部分14。
在引线框架1中，第一凹部C1和第二凹部C2形成在金属板10的上表面侧，而第三凹部C3形成在金属板10的下表面侧。第三凹部C3设置在与第二凹部C2对应的位置。此外，第一凹部C1、第二凹部C2和第三凹部C3形成为延伸到金属板10的厚度的中间。
芯片焊盘部分12由金属板10的第一凹部C1的底板构成。第一凹部C1的底板是金属板10的已从其上表面侧被蚀刻到其厚度的中间的剩余部分。芯片焊盘部分12设置成从金属板10的联接部分16的下表面向下突出。
每个端子部分14设置有由金属板10制成的电极14a。端子部分14的电极14a由第一凹部C1、第二凹部C2和第三凹部C3形成。第一凹部C1和第二凹部C2形成在金属板10的上表面侧。第三凹部C3形成在金属板10的下表面侧。
电极14a设置为从金属板10的上表面和下表面突出。电极14a具有设置在金属板10的上表面中的第一突出部E1和设置在金属板10的下表面的第二突出部E2。因此，下表面侧的一个第二突出部E2设置成与上表面侧的一个第一突出部E1对应，从而可以构建一个电极14a。
作为实例，电极14a突出地形成为柱状。该柱的实例包括圆柱、方柱等。
此外，电极14a可以突出地形成为前端的直径小于基部的直径(金属板10侧的直径)的截头圆锥。
此外，突出电极14a的侧表面可以形成为弯曲形状。在这种情况下，电极14a的侧表面形成为在呈柱状突出的电极14a的轴线方向上弯曲的弯曲形状。
以这种方式，设置从金属板10的上表面和下表面呈柱状突出的一个端子部分14。
在第一凹部C1和第三凹部C3之间以及在第二凹部C2和第三凹部C3之间，金属板10的薄板部被保留作为联接部分16。
芯片焊盘部分12通过联接部分16连接(接合)到端子部分14的电极14a。另外，端子部分14的电极14a通过联接部分16彼此连接(接合)。
设置在最外区域中的端子部分14的电极14a通过联接部分16与外框(未示出)连接，从而由外框支撑。
端子部分14的电极14a的上部的侧表面、联接部分16的上表面和芯片焊盘部分12的上表面从第一金属镀层40露出。
另外，如图12的局部放大剖视图所示，第一金属镀层40形成在各端子部分14的电极14a的上表面上。在第一实施例中，作为其中使第一金属镀层40的下表面的周缘部与第一突出部E1接触的结构的第一实例，第一金属镀层40的面积被设定为等于电极14a的上表面的面积。
第一金属镀层40的侧表面与电极14a的侧表面齐平。电极14a的第一突出部E1的整个侧表面从第一金属镀层40露出。
此外，第二金属镀层42形成在每个端子部分14的电极14a的下表面上。第二金属镀层42的面积被设定为等于电极14a的下表面的面积。电极14a的第二突出部E2的整个侧表面从第二金属镀层42露出。
另外，联接部分16联接到芯片焊盘部分12的侧表面上部，并且芯片焊盘部分12的侧表面下部设置成从联接部分16向下延伸。此外，第二金属电镀层42形成在芯片焊盘部分12的下表面上。第二金属镀层42分别形成在芯片焊盘部分12和端子部分14上。芯片焊盘部分12的侧表面从第二金属镀层42露出。
在图12的实例中，端子部分14被设置成岛状(图8B)。然而，端子部分14可以用作焊盘，并且引出布线与焊盘连接的引线布线部分可以彼此分离地形成。
如稍后将描述的那样，以第二金属镀层42为掩模，从联接部分16的下表面侧进行湿法蚀刻以形成孔。因此，芯片焊盘部分12与端子部分14分离，并且端子部分14彼此分离。
在实施例中，当在金属板10的上表面上形成第一凹部C1和第二凹部C2时，第三凹部C3同时也预先形成在金属板10的下表面中。因此，联接部分16的厚度减小。
当例如铜板100的厚度为120μm时，根据现有技术所述的方法铜板100的联接部分的厚度为30μm。
另一方面，在实施例中，将金属板10从其上表面侧蚀刻至90μm的深度，并从金属板10的下表面侧蚀刻到10μm至20μm的深度。因此，金属板10的联接部分16的厚度为10μm至20μm(120μm-(90μm+(10μm至20μm)))。因此，可以减小用于去除联接部分16的蚀刻量。
因此，缩短了联接部分16的蚀刻处理时间，使得能够提高生产效率。此外，由于蚀刻时间缩短，因此即使当诸如蚀刻溶液的浓度、温度等的工艺条件发生波动时，也可以降低过度蚀刻或蚀刻不足的风险。
另外，在根据该实施例的引线框架1中，将各端子部分14的第一突出部E1的高度设定为高于端子部分14的第二突出部E2的高度。如稍后将描述的那样，当构建电子元件装置时，利用密封树脂密封电极14a的第一突出部E1的整个侧表面。
在该情况下，当端子部分14的第一突出部E1的高度高时，端子部分14的用密封树脂密封的区域大。因此，可以防止端子部分14与密封树脂脱离，从而可以提高可靠性。
此外，当电子元件安装在芯片焊盘部分12上时，优选的是，电子元件的上表面和端子部分14的上表面被设置在相同的高度位置，这是为了最小化用于引线接合的每根导线的长度。
在根据该实施例的引线框架1中，如上述制造方法中所描述的，端子部分14的第一突出部E1的高度可以容易地设定为高于端子部分14的第二突出部E2的高度。因此，即使安装厚度较厚的电子元件，也可以将端子部分14的第一突出部E1的高度调整为适合于电子元件的厚度。
另外，在根据该实施例的引线框架1的制造方法中，在上述图11中第一金属镀层40形成在电极14a的上表面上之后，不需要从上表面侧进一步蚀刻电极14a。
这是因为，在上述图7A和7B中，当金属板10的相反两个表面被蚀刻时，上表面侧的蚀刻速率可以设定为高于下表面侧的蚀刻速率，从而可以通过一次蚀刻来形成具有期望长度的第一突出部E1。
因此，第一金属镀层40的面积等于电极14a的上表面的面积。第一金属镀层40的下表面的周缘部与电极14a接触。也就是说，第一金属镀层40的整个下表面与电极14a接触。
因此，可以防止第一金属镀层40的脱离或图案碎裂的发生，并且可以确保足够的引线接合区域。因此，可以提高进行引线接合时的可靠性。
接下来，将描述使用图12中的引线框架1构建电子元件装置的方法。
如图13A所示，制备具有设置在其正面上的连接端子52的半导体芯片50。半导体芯片50的连接端子52朝上，半导体芯片50的背面通过粘合剂54固定在引线框架1的芯片焊盘部分12上。
如图13B的局部缩小平面图所示，半导体芯片50安装在方形芯片焊盘部分12上并被多个端子部分14包围。
半导体芯片50是电子元件的实例。各种电子元件可以安装在引线框架1的芯片焊盘部分12上。
接下来，如图14A所示，半导体芯片50的连接端子52通过引线接合方法经由导线W在引线框架1的端子部分14的上端处连接到第一金属镀层40。作为每根导线W，可以使用由金、铝、铜等制成的金属导线。
此外，如图14B所示，在引线框架1上形成密封树脂(封装树脂)60，以密封(或封装)半导体芯片50、端子部分14和导线W。作为密封树脂60的实例，可以使用诸如环氧树脂等绝缘树脂。
在这种情况下，芯片焊盘部分12和端子部分14通过联接部分16彼此联接。因此，密封树脂60不形成在引线框架1的下表面侧，使得在端子部分14的下侧的第二金属镀层42可以照原样从密封树脂60露出。
接下来，如图14B和图15所示，以端子部分14的下表面中的第二金属镀层42作为掩模，从引线框架1的联接部分16的下表面侧对联接部分16进行湿法蚀刻。通过湿法蚀刻在联接部分16中形成孔，从而可以露出密封树脂60的下表面。因此，用第二金属镀层42作为掩模来蚀刻金属板10的下表面。因此，金属板10被去除。
因此，如图15所示，芯片焊盘部分12与端子部分14分离，并且端子部分14单独地分离。
芯片焊盘部分12和每个端子部分14通过密封树脂60彼此一体化。因此，即使当芯片焊盘部分12和端子部分14彼此分离时，它们两者都被密封树脂60支撑。
在这种情况下，如上所述，引线框架1的联接部分16的蚀刻时间缩短。因此，可以提高生产效率。此外，可以减少过度蚀刻或蚀刻不足的风险。因此，可以解决在密封树脂60与端子部分14的各个侧表面之间产生间隙或者端子部分14可能保持彼此连接的问题。
然后，密封树脂60和引线框架1被切割，以获得每个单独的产品。在金属板10中以格栅图案设置的产品区域被划分为各个产品区域。因此，可以获得各个电子元件装置。
在相邻的产品区域之间的金属板10和联接部分16已经通过蚀刻被完全去除的情况下，仅切割密封树脂60。因此，可以获得各个电子元件装置。
以上述方式，可以获得如图16所示的根据第一实施例的电子元件装置2。
在如图16所示的根据第一实施例的每个电子元件装置2中，具有朝上的连接端子52的半导体芯片50的背面由粘合剂54固定在芯片焊盘部分12上。芯片焊盘部分12由金属板10制成。
多个端子部分14被分开成岛状并且设置在芯片焊盘部分12的周围。每个端子部分14形成为柱状。端子部分14的下端侧设置成从密封树脂60向下突出。
另外参照图16的局部放大剖视图。端子部分14形成为包括电极14a、第一金属镀层40和第二金属镀层42。第一金属镀层40形成在电极14a的上表面上。第二金属镀层42形成在电极14a的下表面上。
此外，半导体芯片50的连接端子52通过导线W连接到端子部分14的上表面中的第一金属镀层40。此外，半导体芯片50、导线W和端子部分14的上部用密封树脂60密封。
以第二金属镀层42作为掩模，从下表面侧对图12中的引线框架1的上述联接部分16进行湿法蚀刻。因此，电子元件装置2的端子部分14彼此分离。
参照图16的局部放大剖视图，从第二金属镀层42的图案端部各向同性地对联接部分16进行蚀刻。因此，联接部分16的蚀刻面16a形成为凹形(undercut shape)。因此，第二金属镀层42的上表面的周缘部从电极14a露出。
另外，联接部分16的蚀刻面16a与第一凹部C1和第二凹部C2的内表面相交。因此，在端子部分14的电极14a的侧表面上形成有向外突出的侧表面突起P。侧表面突起P的前端设置成位于密封树脂60的下表面上。
因此，端子部分14的每个电极14a设置有上表面、下表面、形成在上表面和下表面之间的侧表面以及形成在侧表面上的突起P。电极14a的上部的高度被设定为高于电极14a的下部的高度。此外，第一金属镀层40的下表面的相应一个周缘部与电极14a接触。
端子部分14中的第一金属镀层40和电极14a的上部被密封树脂60密封。另外，端子部分14中的第二金属镀层42和电极14a的下部从密封树脂60露出。也就是说，第一金属镀层40和电极14a的侧表面的一部分嵌入密封树脂60中，第二金属镀层42和电极14a的侧表面的另一部分从密封树脂60露出。
以这种方式，用密封树脂60密封的端子部分14的区域大于从密封树脂60露出的端子部分14的区域。因此，可以提高端子部分14的可靠性。
根据本实施例的电子元件装置2使用图12所示的上述引线框架1制造。因此，能够解决现有技术所述的问题，使得能够以高生产率可靠地制造电子元件装置2。
(第二实施例)
图17A和图17B以及图18是用于说明根据第二实施例的引线框架的视图。图19是示出根据第二实施例的电子元件装置的视图。
在根据第二实施例的引线框架的制造方法中，如图17A所示，改变在图10A和图10B的上述步骤中的第一电镀抗蚀层31的开口部31a的位置。
另外参照图17A的局部放大平面图。第一电镀抗蚀层31的开口部31a设置在电极14a的上表面的中央部，并且电极14a的上表面的周缘部被第一电镀抗蚀层31覆盖。
接下来，如图17B所示，以与图11的上述步骤相同的方式，在第一电镀抗蚀层31的开口部31a内的电极14a的上表面的中央部形成第一金属镀层40。另外，以同样的方式，在第二电镀抗蚀层32的开口部32a内的电极14a的下表面上形成第二金属镀层42。然后，去除第一电镀抗蚀层31和第二电镀抗蚀层32。
因此，如图18所示，获得根据第二实施例的引线框架1a。
另外参照图18的局部放大剖视图和局部放大平面图。在第二实施例中，作为其中使第一金属镀层40的下表面的周缘部与第一突出部E1接触的结构的第二实例，将第一金属镀层40的面积设定为小于电极14a的上表面的面积。第一金属镀层40设置成覆盖电极14a的上表面的中央部，而电极14a的上表面的周缘部从第一金属镀层40露出。
另外，参照第一实施例中的图12所示的第一金属镀层40的上述结构。第一金属镀层40的面积被设定为等于或小于电极14a的上表面的面积。
在图18所示的引线框架1a上执行与图13A和图13B、图14A和图14B以及图15的上述步骤相同的步骤。因此，如图19所示，获得根据第二实施例的电子元件装置2a。
根据第二实施例的引线框架1a和电子元件装置2a可以获得与根据第一实施例的引线框架和电子元件装置相同的效果。
此外，在根据第二实施例的电子元件装置2a的引线框架1a的端子部分14中，电极14a的上表面的周缘部从第一金属镀层40露出。因此，电极14a与密封树脂60之间的接触面积增加。
与第一金属镀层40相比，形成电极14a的金属板10对密封树脂60具有更高的粘附性。因此，提高了电极14a与密封树脂60之间的粘附性。因此，获得了能够容易地防止端子部分14与密封树脂60脱离的结构。
(第三实施例)
图20A和图20B以及图21是用于说明根据第三实施例的引线框架的视图。图22是示出根据第三实施例的电子元件装置的视图。
在根据第三实施例的引线框架的制造方法中，如图20A所示，改变在图10A和图10B的上述步骤中的第一电镀抗蚀层31的开口部31a的位置。在第三实施例中，第一电镀抗蚀层31被图案化，使得电极14a的上表面和侧表面上部能够从第一电镀抗蚀层31的开口部31a露出。
接下来，如图20B所示，以与图11的上述步骤相同的方式，在第一电镀抗蚀层31的开口部31a内的电极14a的上表面和侧表面上部上形成第一金属镀层40。此外，以同样的方式，在第二电镀抗蚀层32的开口部32a内的电极14a的下表面上形成第二金属镀层42。然后，去除第一电镀抗蚀层31和第二电镀抗蚀层32。
因此，如图21所示，获得根据第三实施例的引线框架1b。
参照图21的局部放大剖视图和局部放大平面图。在第三实施例中，作为其中使第一金属镀层40的下表面的周缘部与第一突出部E1接触的结构的第三实例，第一金属镀层40形成为从电极14a的上表面延伸到电极14a的侧表面。端子部分14的第一突出部E1的侧表面下部从第一金属镀层40露出。
在图21所示的引线框架1b上执行与图13A和图13B、图14A和图14B以及图15的上述步骤相同的步骤。因此，如图22所示，获得根据第三实施例的电子元件装置2b。
根据第三实施例的引线框架1b和电子元件装置2b可以获得与根据第一实施例的引线框架和电子元件装置相同的效果。
此外，在根据第三实施例的电子元件装置2b的引线框架1b的端子部分14中，第一金属镀层40形成为从电极14a的上表面延伸到电极14a的侧表面。因此，可以提高第一金属镀层40和电极14a之间的粘附性，从而可以进一步防止第一金属镀层40脱离。
(第四实施例)
图23A和图23B、图24A和图24B以及图25是用于说明根据第四实施例的引线框架的视图。图26和图27是示出根据第四实施例的电子元件装置的视图。
在第四实施例中，引线框架的芯片焊盘部分形成为从金属板的下表面和上表面突出。
在第四实施例中，如图23A和图23B所示，在图6A和图6B的上述步骤中，第一抗蚀层21的图案还设置在金属板10的上表面的芯片焊盘形成区域A上。
接下来，使用第一抗蚀层21和第二抗蚀层22作为掩模，如图24A和图24B所示，通过与图7A的上述步骤相同的方法，从金属板10的相反两个表面侧将金属板10湿法蚀刻到其厚度的中间。
图24A和图24B示出了在去除第一抗蚀层21和第二抗蚀层22之后的状态。
在第四实施例中，如图24A和图24B所示，芯片焊盘部分12形成为从金属板10的联接部分16的下表面和上表面突出。
接下来，在图24A所示的结构体上执行与图10A至图12的上述步骤相同的步骤。
因此，如图25所示，获得了根据第四实施例的引线框架1c。根据第四实施例的引线框架1c与根据第一实施例的引线框架1的不同之处在于，芯片焊盘部分12从金属板10的上表面突出。芯片焊盘部分12的上表面的高度位置与每个端子部分14的电极14a的上表面的高度位置相同。
其他元件与根据第一实施例的引线框架1中的元件相同。
接下来，如图26所示，以与图13A的上述步骤相同的方式，通过粘合剂54将半导体芯片50固定在图25中的引线框架1c的芯片焊盘部分12上。接下来，半导体芯片50的连接端子52以与图14A的上述步骤相同的方式通过导线W连接到引线框架1c的端子部分14的第一金属镀层40。
接着，以与图14B的上述步骤相同的方式，在引线框架1c上形成用于密封半导体芯片50、端子部分14和导线W的密封树脂60。
另外，如图27所示，使用端子部分14的下表面中的第二金属镀层42作为掩模，以与图14B和图15的上述步骤相同的方式从引线框架1c的联接部分16的下表面侧对联接部分16进行湿法蚀刻。
因此，芯片焊盘部分12与端子部分14分离，并且端子部分14单独分离。
然后，密封树脂60和引线框架1c被切割，从而可以获得每个单独的产品。
按照上述方式，如图27所示，获得根据第四实施例的电子元件装置2c。
根据第四实施例的引线框架1c和电子元件装置2c可以获得与根据第一实施例的引线框架和电子元件装置相同的效果。
此外，在根据第四实施例的引线框架1c中，如图27所示，芯片焊盘部分12形成为具有与未被加工的金属板10相同的厚度。因此，根据第四实施例的芯片焊盘部12的体积大于根据第一实施例的芯片焊盘部分12的体积。
芯片焊盘部分12由导热性高的铜板形成。因此，从半导体芯片50产生的热量可以高效地从芯片焊盘部分12向外部散热。因此，可以改善电子元件装置的散热。
(第五实施例)
图28至图30是用于说明根据第五实施例的引线框架和电子元件装置的视图。在第五实施例中，将半导体芯片以芯片倒装的方式连接到引线框架。
如图28所示，当制造根据第四实施例的图25的上述引线框架1c时的芯片焊盘部分12在第五实施例中形成为公共端子部分13。
在公共端子部分13的上表面上形成由与第一金属镀层40相同的层构成的多个连接电极40a。在电极14a的上表面形成第一金属镀层40的步骤中，在公共端子部分13的上表面上同时形成连接电极40a。
因此，如图28所示，获得了根据第五实施例的引线框架1d。根据第四实施例的图25的引线框架1c的上述芯片焊盘部分12用作第五实施例的公共端子部分13。在公共端子部分13的上表面上形成由与第一金属镀层40相同的层构成的连接电极40a。
在第五实施例中，公共端子部分13上的连接电极40a以与端子部分14相同的方式形成，以便以芯片倒装的方式连接半导体芯片。例如，每个连接电极40a在平面图中形成为圆形焊盘的形状。
接下来，如图29所示，制备设置有连接端子52的半导体芯片50。引线框架1d的端子部分14和连接电极40a的布置对应于半导体芯片50的连接端子52。
半导体芯片50的连接端子52通过诸如焊料凸块等接合部54以芯片倒装的方式连接到端子部分14的上端处的第一金属镀层40和公共端子部分13上的连接电极40a。
可以使用各种方法作为半导体芯片50的接合方法。除了焊料凸块之外，也可以使用金凸块作为接合部54。
此外，可以在半导体芯片50的连接端子52上形成铜柱，并且铜柱通过焊接与端子部分14和连接电极40a接合。
然后，如图29所示，用密封树脂60填充半导体芯片50和引线框架1d之间的间隙，半导体芯片50的上表面和侧表面被密封树脂60密封。
此外，如图30所示，使用在端子部分14的下表面中的第二金属镀层42作为掩模，以与图14B和图15的上述步骤相同的方式从引线框架1d的联接部分16的下表面侧进行湿法蚀刻。
因此，公共端子部分13与端子部分14分离，端子部分14单独分离。
然后，切割密封树脂60和引线框架1d，从而可以获得每个单独的产品。
以上述方式，获得根据第五实施例的电子元件装置2d。
在第五实施例中，类似于端子部分14，公共端子部分13的下端部和侧表面的一部分从密封树脂60突出，并且公共端子部分13的下方的第二金属镀层42从密封树脂60露出。
根据第五实施例的引线框架1d和电子元件装置2d可以获得与根据第一实施例的引线框架和电子元件装置相同的效果。
此外，在第五实施例中，可以以芯片倒装的连接方式安装半导体芯片。因此，引线框架1d可以适应于半导体芯片的端子数量的增加。
此外，引线框架1d的公共端子部分13可以用作与半导体芯片的连接端子对应的公共电源端子或公共接地端子。因此，引线框架1d可以适应于半导体芯片的端子数量的进一步增加。
(第六实施例)
下面将参照图31至图33来描述根据第六实施例的引线框架1e和电子元件装置2e。图31是示出根据第六实施例的引线框架1e的剖视图。图32是示出根据第六实施例的电子元件装置2e的制造方法的剖视图。图33是示出根据第六实施例的电子元件装置2e的剖视图。
如图31所示，根据第六实施例的引线框架1e具有多个端子部分14，多个端子部分14以格栅状图案分开地设置，以替代与根据第五实施例的图28的上述引线框架1d中的公共端子部分13。
半导体芯片50的连接端子52通过诸如焊料凸块等接合部54以芯片倒装的方式连接到端子部分14的上端处的第一金属镀层40。此外，用密封树脂60密封半导体芯片50的下表面和侧表面以及端子部分14中的第一金属镀层40和电极14a的上部。
每个端子部分14中的电极14a的下端部和侧表面的一部分从密封树脂60突出，并且第二金属镀层42从密封树脂60露出。
在图32的实例中，半导体芯片50的背面从密封树脂60露出。然而，半导体芯片50的背面也可以用密封树脂60密封。
图33中的根据第六实施例的电子元件装置2e与图30中的根据第五实施例的电子元件装置2d相同，不同之处在于，设置端子部分14来代替公共端子部分13。
根据第六实施例的电子元件装置2e通过与图30中的根据第五实施例的电子元件装置2d的制造方法相同的方法制造。
根据第六实施例的引线框架1e和电子元件装置2e可以获得与根据第一实施例的引线框架和电子元件装置相同的效果。
如上所述，详细描述了示例性实施例和变型例。然而，本发明不限于上述实施例和变型例，并且在不脱离权利要求的范围的情况下，可以对上述实施例和变型例进行各种修改和替换。
本申请要求于2016年11月15日提交的日本专利申请No.2016-222098的优先权，其全部内容通过引用并入本文。

Claims (12)

1.一种包括端子部分的引线框架，所述端子部分包括：
柱状的电极；
第一金属镀层，其形成在所述电极的上表面上；以及
第二金属镀层，其形成在所述电极的下表面上，
其中，所述端子部分包括多个端子部分，
所述引线框架还包括联接到所述多个端子部分的联接部分，
所述电极的所述上表面和所述联接部分之间的第一距离大于所述电极的所述下表面和所述联接部分之间的第二距离，并且
所述联接部分的下表面的表面粗糙度大于所述联接部分的上表面的表面粗糙度。
2.根据权利要求1所述的引线框架，其中
所述第一距离与所述第二距离的比率在4.5至9的范围内。
3.根据权利要求1所述的引线框架，其中
所述联接部分的厚度在10μm至20μm的范围内。
4.根据权利要求1所述的引线框架，其中
在俯视图中，所述第一金属镀层的面积小于所述电极的所述上表面的面积。
5.根据权利要求1所述的引线框架，其中
所述第一金属镀层的整个下表面与所述电极的所述上表面接触。
6.根据权利要求1所述的引线框架，其中
所述第一金属镀层形成在所述电极的所述上表面和所述电极的侧表面的一部分上。
7.根据权利要求1至6中任一项所述的引线框架，还包括：芯片焊盘部分，
其中，所述端子部分包括多个端子部分，并且所述多个端子部分设置成围绕所述芯片焊盘部分。
8.一种制造包括端子部分的引线框架的方法，所述方法包括：
a)制备金属板；
b)加工所述金属板以形成柱状的电极；
c)在所述电极的上表面上形成第一金属镀层；以及
d)在所述电极的下表面上形成第二金属镀层，
其中，所述电极、所述第一金属镀层和所述第二金属镀层形成所述端子部分，并且所述端子部分包括多个端子部分，
所述引线框架还包括联接到所述多个端子部分的联接部分，
所述电极的所述上表面和所述联接部分之间的第一距离大于所述电极的所述下表面和所述联接部分之间的第二距离，并且
所述联接部分的下表面的表面粗糙度大于所述联接部分的上表面的表面粗糙度。
9.根据权利要求8所述的方法，其中
在俯视图中，所述第一金属镀层的面积小于所述电极的所述上表面的面积。
10.根据权利要求8所述的方法，其中
在步骤c)中，在所述电极的所述上表面和所述电极的侧表面的一部分上形成所述第一金属镀层。
11.根据权利要求8至10中任一项所述的方法，其中
步骤b)包括形成芯片焊盘部分，
所述电极包括多个电极，并且
所述多个电极设置成围绕所述芯片焊盘部分。
12.一种制造电子元件装置的方法，所述方法包括：
a)形成包括端子部分的引线框架，所述端子部分包括柱状的电极、形成在所述电极的上表面上的第一金属镀层和形成在所述电极的下表面上的第二金属镀层；
b)将电子元件安装在所述引线框架上以与所述端子部分电连接；
c)用密封树脂密封所述引线框架的一部分和所述电子元件；以及
d)使用所述第二金属镀层作为掩模来蚀刻所述引线框架的一部分，
其中，所述端子部分包括多个端子部分，
所述引线框架还包括联接到所述多个端子部分的联接部分，
所述电极的所述上表面和所述联接部分之间的第一距离大于所述电极的所述下表面和所述联接部分之间的第二距离，并且
所述联接部分的下表面的表面粗糙度大于所述联接部分的上表面的表面粗糙度。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200035614A1 (en) * 2018-07-30 2020-01-30 Powertech Technology Inc. Package structure and manufacturing method thereof
JP7319808B2 (ja) 2019-03-29 2023-08-02 ローム株式会社 半導体装置および半導体パッケージ
US11562948B2 (en) * 2019-11-04 2023-01-24 Mediatek Inc. Semiconductor package having step cut sawn into molding compound along perimeter of the semiconductor package

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101359641A (zh) * 2007-07-31 2009-02-04 精工爱普生株式会社 衬底及其制造方法、半导体装置及其制造方法
WO2009084597A1 (ja) * 2007-12-28 2009-07-09 Mitsui High-Tec, Inc. 半導体装置の製造方法及び半導体装置、半導体装置の中間製品の製造方法及び半導体装置の中間製品、並びにリードフレーム
CN101533825A (zh) * 2008-03-14 2009-09-16 日月光半导体制造股份有限公司 半导体封装结构及其工艺与表面粘着型半导体封装结构
JP2011029335A (ja) * 2009-07-23 2011-02-10 Mitsui High Tec Inc リードフレーム及びリードフレームの製造方法とこれを用いた半導体装置の製造方法
CN107799475A (zh) * 2016-08-31 2018-03-13 新光电气工业株式会社 引线框架和电子部件装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6342730B1 (en) * 2000-01-28 2002-01-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
KR100373460B1 (ko) * 2001-02-08 2003-02-25 신무환 고효율 ＳｉＣ 소자제작을 위한 건식식각 공정
TW574753B (en) * 2001-04-13 2004-02-01 Sony Corp Manufacturing method of thin film apparatus and semiconductor device
US7049683B1 (en) * 2003-07-19 2006-05-23 Ns Electronics Bangkok (1993) Ltd. Semiconductor package including organo-metallic coating formed on surface of leadframe roughened using chemical etchant to prevent separation between leadframe and molding compound
US7060535B1 (en) * 2003-10-29 2006-06-13 Ns Electronics Bangkok (1993) Ltd. Flat no-lead semiconductor die package including stud terminals
JP4857594B2 (ja) * 2005-04-26 2012-01-18 大日本印刷株式会社 回路部材、及び回路部材の製造方法
MY150130A (en) * 2005-11-28 2013-11-29 Dainippon Printing Co Ltd Circuit member, manufacturing method of the circuit member, and semiconductor device including the circuit member
TW201021119A (en) * 2008-09-25 2010-06-01 Lg Innotek Co Ltd Structure and manufacture method for multi-row lead frame and semiconductor package
CN102177579A (zh) * 2008-11-05 2011-09-07 株式会社三井高科技 半导体装置及其制造方法
US8124447B2 (en) * 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
JP5195647B2 (ja) * 2009-06-01 2013-05-08 セイコーエプソン株式会社 リードフレームの製造方法及び半導体装置の製造方法
US8669649B2 (en) * 2010-09-24 2014-03-11 Stats Chippac Ltd. Integrated circuit packaging system with interlock and method of manufacture thereof
US8643166B2 (en) * 2011-12-15 2014-02-04 Stats Chippac Ltd. Integrated circuit packaging system with leads and method of manufacturing thereof
JP2013168474A (ja) * 2012-02-15 2013-08-29 Toshiba Corp 多結晶シリコンのエッチング方法、半導体装置の製造方法およびプログラム
US9312194B2 (en) * 2012-03-20 2016-04-12 Stats Chippac Ltd. Integrated circuit packaging system with terminals and method of manufacture thereof
JP6493952B2 (ja) * 2014-08-26 2019-04-03 大口マテリアル株式会社 リードフレーム及びその製造方法
JP6555927B2 (ja) * 2015-05-18 2019-08-07 大口マテリアル株式会社 半導体素子搭載用リードフレーム及び半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101359641A (zh) * 2007-07-31 2009-02-04 精工爱普生株式会社 衬底及其制造方法、半导体装置及其制造方法
WO2009084597A1 (ja) * 2007-12-28 2009-07-09 Mitsui High-Tec, Inc. 半導体装置の製造方法及び半導体装置、半導体装置の中間製品の製造方法及び半導体装置の中間製品、並びにリードフレーム
CN101533825A (zh) * 2008-03-14 2009-09-16 日月光半导体制造股份有限公司 半导体封装结构及其工艺与表面粘着型半导体封装结构
JP2011029335A (ja) * 2009-07-23 2011-02-10 Mitsui High Tec Inc リードフレーム及びリードフレームの製造方法とこれを用いた半導体装置の製造方法
CN107799475A (zh) * 2016-08-31 2018-03-13 新光电气工业株式会社 引线框架和电子部件装置

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