JP6761738B2 - リードフレーム及びその製造方法、電子部品装置の製造方法 - Google Patents

リードフレーム及びその製造方法、電子部品装置の製造方法 Download PDF

Info

Publication number
JP6761738B2
JP6761738B2 JP2016222098A JP2016222098A JP6761738B2 JP 6761738 B2 JP6761738 B2 JP 6761738B2 JP 2016222098 A JP2016222098 A JP 2016222098A JP 2016222098 A JP2016222098 A JP 2016222098A JP 6761738 B2 JP6761738 B2 JP 6761738B2
Authority
JP
Japan
Prior art keywords
plating layer
electrode
lead frame
metal plating
metal plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016222098A
Other languages
English (en)
Other versions
JP2018081979A (ja
JP2018081979A5 (ja
Inventor
浩之佑 小林
浩之佑 小林
晃士 阿藤
晃士 阿藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2016222098A priority Critical patent/JP6761738B2/ja
Priority to US15/810,261 priority patent/US20180138107A1/en
Priority to TW106139334A priority patent/TWI733941B/zh
Priority to CN201711130270.4A priority patent/CN108074903B/zh
Publication of JP2018081979A publication Critical patent/JP2018081979A/ja
Publication of JP2018081979A5 publication Critical patent/JP2018081979A5/ja
Application granted granted Critical
Publication of JP6761738B2 publication Critical patent/JP6761738B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49527—Additional leads the additional leads being a multilayer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、リードフレーム及びその製造方法、電子部品装置の製造方法に関する。
従来、半導体チップなどの電子部品を実装するためのリードフレームがある。そのようなリードフレームでは、ダイパッド部の上に搭載された半導体チップが周囲のリードにワイヤによって接続され、半導体チップ及びワイヤが封止樹脂で封止される。
特開２０１１−２９３３５号公報
後述する予備的事項の欄で説明するように、リードフレームを使用する電子部品装置の製造方法では、銅板を下面側からウェットエッチングしてダイパッド部及び複数の端子部を個々に分離する工程がある（図３（ｂ）及び（ｃ））。
このとき、銅板のエッチング量が比較的多いため、エッチングの処理時間が長くなり、生産効率が悪い課題がある。
また、銅板のエッチング量が比較的多いため、エッチング液の状態によってはエッチングが過剰になったり、不足したりするため、十分な信頼性が得られない。
生産効率よく製造できると共に、十分な信頼性が得られる新規な構造のリードフレーム及びその製造方法、電子部品装置の製造方法を提供することを目的とする。
以下の開示の一観点によれば、金属板の連結部の上面から突出する第１突出部と、前記連結部の下面から突出する第２突出部とを備えた柱状の電極と、前記電極の上面に形成された第１金属めっき層と、前記電極の下面に形成された第２金属めっき層とを備えた端子部を有し、前記連結部の下面は、前記連結部の上面よりも表面粗さが大きく、前記第１突出部の高さは前記第２突出部の高さよりも高く、前記第１金属めっき層の下面の周縁部が前記第１突出部に接しているリードフレームが提供される。
以下の開示によれば、リードフレームでは、金属板の上面の第１突出部と金属板の下面の第２突出部とを備えた柱状の電極が形成されている。電極の上面に第１金属めっき層が形成され、電極の下面に第２金属めっき層が形成されて、端子部が構築される。
そして、第１突出部の高さは第２突出部の高さよりも高く、第１金属めっき層の下面の周縁部が第１突出部に接している。
リードフレームを使用して電子部品装置を構築する際には、リードフレームに電子部品を搭載し、封止樹脂を形成した後に、リードフレームの連結部が第２金属めっき層をマスクにして下面側からウェットエッチングされて端子部が個々に分離される。
端子部の第１突出部の高さが第２突出部の高さよりも高く設定されるため、封止樹脂で封止される端子部の領域が多くなり、信頼性を向上させることができる。
また、後述する予備的事項で説明するように、端子部の第１突出部の高さを高くする場合は、上記したリードフレームと違って、第１金属めっき層をマスクにして金属板をさらにウェットエッチングする手法がある。
このような手法では、第１金属めっき層の周縁部が電極から突出する構造となるため、第１金属めっき層の脱落やパターン欠けが発生しやすく、ワイヤボンディングを行う際に支障をきたすおそれがある。
上記したリードフレームでは、第１金属めっき層の下面の周縁部が第１突出部に接しているため、第１金属めっき層の脱落やパターン欠けの発生が防止され、信頼性よくワイヤボンディングを行うことができる。
また、リードフレームの製造方法では、金属板の上面の第１突出部と金属板の下面の第２突出部とを備えた柱状の電極を形成する工程を有し、金属板の下面も予めエッチングして、連結部の厚みを薄くしている。
これにより、リードフレームを使用して電子部品装置を構築する際に、リードフレームの連結部のエッチング時間が短くなるため、生産効率を向上させることができる。
図１（ａ）〜（ｃ）は予備的事項のリードフレームを使用した電子部品装置の製造方法を示す断面図（その１）である。 図２（ａ）〜（ｃ）は予備的事項のリードフレームを使用した電子部品装置の製造方法を示す断面図（その２）である。 図３（ａ）〜（ｃ）は予備的事項のリードフレームを使用した電子部品装置の製造方法を示す断面図（その３）である。 図４は図２（ｃ）の工程の後に第１金属めっき層をマスクにして金属板をウェットエッチングした様子を示す部分断面図である。 図５（ａ）及び（ｂ）は第１実施形態のリードフレームの製造方法を示す断面図（その１）である。 図６（ａ）及び（ｂ）は第１実施形態のリードフレームの製造方法を示す断面図及び平面図（その２）である。 図７（ａ）及び（ｂ）は第１実施形態のリードフレームの製造方法を示す断面図（その３）である。 図８（ａ）及び（ｂ）は第１実施形態のリードフレームの製造方法を示す断面図及び平面図（その４）である。 図９は図７（ａ）及び（ｂ）の工程で第３凹部の底面を粗化面にして形成した様子を示す部分断面図である。 図１０（ａ）及び（ｂ）は第１実施形態のリードフレームの製造方法を示す断面図（その５）である。 図１１は第１実施形態のリードフレームの製造方法を示す断面図（その６）である。 図１２は第１実施形態のリードフレームを示す断面図である。 図１３（ａ）及び（ｂ）は第１実施形態の電子部品装置の製造方法を示す断面図及び部分平面図（その１）である。 図１４（ａ）及び（ｂ）は第１実施形態の電子部品装置の製造方法を示す断面図（その２）である。 図１５は第１実施形態の電子部品装置の製造方法を示す断面図（その３）である。 図１６は第１実施形態の電子部品装置を示す断面図である。 図１７（ａ）及び（ｂ）は第２実施形態のリードフレームの製造方法を示す断面図及び平面図（その１）である。 図１８は第２実施形態のリードフレームの製造方法を示す断面図及び平面図（その２）である。 図１９は第２実施形態の電子部品装置を示す断面図である。 図２０（ａ）及び（ｂ）は第３実施形態のリードフレームの製造方法を示す断面図（その１）である。 図２１は第３実施形態のリードフレームを示す断面図及び平面図である。 図２２は第３実施形態の電子部品装置を示す断面図である。 図２３（ａ）及び（ｂ）は第４実施形態のリードフレームの製造方法を示す断面図及び平面図（その１）である。 図２４（ａ）及び（ｂ）は第４実施形態のリードフレームの製造方法を示す断面図及び平面図（その２）である。 図２５は第４実施形態のリードフレームを示す断面図である。 図２６は第４実施形態の電子部品装置の製造方法を示す断面図である。 図２７は第４実施形態の電子部品装置を示す断面図である。 図２８は第５実施形態のリードフレームを示す断面図である。 図２９は第５実施形態の電子部品装置の製造方法を示す断面図である。 図３０は第５実施形態の電子部品装置を示す断面図である。 図３１は第６実施形態の電子部品装置を示す断面図である。
以下、実施の形態について、添付の図面を参照して説明する。
実施形態を説明する前に、基礎となる予備的事項について説明する。
図１及び図２は、予備的事項に係るリードフレームを説明するための図である。予備的事項の記載は、発明者の個人的な検討内容であり、公知技術ではない技術内容を含む。
予備的事項に係るリードフレームの製造方法では、図１（ａ）に示すように、まず、銅板１００を用意する。銅板１００には、ダイパッド形成領域Ａとその周囲の端子形成領域Ｂとが画定されている。
次いで、図１（ｂ）に示すように、銅板１００の上面に、開口部１１０ａが設けられた第１レジスト層１１０を形成する。さらに、銅板１００の下面の全体に第２レジスト層１３０を形成して下面を保護する。
銅板１００のダイパッド形成領域Ａは、第1レジスト層１１０の開口部１１０ａ内に配置される。銅板１００の端子形成領域Ｂでは、端子部が配置される部分に第1レジスト層１１０のパターンが島状に配置される。
続いて、図１（ｃ）に示すように、第１レジスト層１１０の開口部１１０ａを通して銅板１００を厚みの途中までウェットエッチングして凹部Ｃを形成する。例えば、銅板１００の厚みが１２０μｍ程度の場合は、凹部Ｃの深さは９０μｍ程度に設定される。
その後に、図２（ａ）に示すように、第１レジスト層１１０及び第２レジスト層１３０を除去する。
銅板１００の表面側に凹部Ｃを形成することにより、ダイパッド部１２０とその周囲に配置される端子部１４０とが繋がった状態で区画される。
次いで、図２（ｂ）に示すように、銅板１００の上に、端子部１４０の上面に開口部１６０ａが設けられた第１めっきレジスト層１６０を形成する。また、銅板１００の下に、端子部１４０の下面になる部分及びダイパッド部１２０の下面になる部分に開口部１８０ａが設けられた第２めっきレジスト層１８０を形成する。
そして、同じく図２（ｂ）に示すように、銅板１００をめっき給電経路に利用する電解めっきにより、第１めっきレジスト層１６０の開口部１６０ａ内に第１金属めっき層２００を形成する。また同様に、第２めっきレジスト層１８０の開口部１８０ａ内に第２金属めっき層２２０を形成する。
その後に、図２（ｃ）に示すように、第１めっきレジスト層１６０及び第２めっきレジスト層１８０を除去する。
次いで、図３（ａ）に示すように、銅板１００のダイバッド部１２０の上に半導体チップ３００をフェイスアップで搭載する。さらに、半導体チップ３００の接続端子と、銅板１００の端子部１４０の上面の第１金属めっき層２００とをワイヤＷによって接続する。
続いて、図３（ｂ）に示すように、銅板１００、半導体チップ３００、端子部１４０及びワイヤＷを封止する封止樹脂４００を形成する。
その後に、図３（ｃ）に示すように、銅板１００の下面の第２金属めっき層２２０をマスクにして銅板１００を下面からウェットエッチングする。銅板１００の下面からのエッチング面が銅板１００の凹部Ｃに連通するまでエッチングが行われる。
これにより、銅板１００が貫通加工されてパターン化され、ダイパッド部１２０及びその周囲の端子部１４０が個々に分離される。端子部１４０は、上面に第１金属めっき層２００を備え、下面に第２金属めっき層２２０を備えて形成される。
以上により、ダイパッド部１２０の上に半導体チップ３００が搭載され、ワイヤＷによって半導体チップ３００が端子部１４０に電気的に接続された電子部品装置５００が構築される。
前述したように、銅板１００の厚みが１２０μｍで、凹部Ｃの深さが９０μｍの場合は、図３（ｃ）の工程での銅板１００のエッチング量は３０μｍである。このように、図３（ｃ）の工程での銅板１００の下面からのエッチング量が比較的多いため、エッチングの処理時間が長くなり、生産効率が悪い課題がある。
凹部Ｃの深さを深くすることにより、図３（ｃ）の工程での銅板１００の下面からのエッチング量を減らすことができる。しかし、端子部１４０同士の距離が狭い場合、端子部１４０間の凹部が広くなり、端子部１４０の上面の面積を十分に確保できなくなる。
また、図３（ｃ）の工程で銅板１００をウェットエッチングする際に、エッチング液の濃度や温度などのプロセス条件が変動すると、エッチングが過剰になったり、エッチングが不足したりする。エッチングが過剰になると、封止樹脂４００と端子部１４０の側面との間にエッチング液が侵入して隙間が発生するため、封止性が低下し、信頼性の低下の要因になる。
また、エッチングが不足すると、端子部１４０同士がつながった状態となるため、不良品となってしまう。
また、図３（ｃ）の電子部品装置５００において、封止樹脂４００で封止される端子部１４０の高さを高くする要求がある。これは、封止樹脂４００で封止される端子部１４０の領域を多くして、封止樹脂４００からの端子部１４０の脱落を防止し、信頼性を向上させるためである。
あるいは、厚みの厚い半導体チップ３００の上面と端子部１４０の上面とを同じ高さ位置に設定して、半導体チップ３００と端子部１４０との接続距離を短縮するためである。
この場合は、前述した図２（ｃ）において、端子部１４０の電極の上面に第１金属めっき層２００を形成した後に、第１金属めっき層２００をマスクにして金属板１００をさらにウェットエッチングして端子部１４０の深さを深くする手法が採用される。
このような手法では、図４に示すように、端子部１４０の電極が第１金属めっき層２００の端部から内側にアンダーカットした形状となり、第１金属めっき層２００の周縁部が端子部１４０の電極から突出する構造となる。
このため、その後の製造工程で第１金属めっき層２００の脱落やパターン欠けが発生しやすく、ワイヤボンディングを行う際に支障をきたすおそれがある。また、第１金属めっき層２００が脱落すると、端子部１４０間で電気ショートが発生することがあり、歩留り低下の要因になる。
以下に説明する実施形態のリードフレームでは、前述した課題を解消することができる。
（第１実施形態）
図５〜図１１は第１実施形態のリードフレームの製造方法を説明するための図、図１２は実施形態のリードフレームを示す図、図１３〜図１６は第１実施形態の電子部品装置を説明するための図である。
以下、リードフレーム及び電子部品装置の製造方法を説明しながら、リードフレーム及び電子部品装置の構造について説明する。
第１実施形態のリードフレームの製造方法では、まず、図５（ａ）に示すように、金属板１０を用意する。
金属板１０の好適な一例としては、銅合金からなる銅板が使用される。あるいは、４２アロイ（４２％ニッケル（Ｎｉ）−鉄（Ｆｅ））などのリードフレームとして使用できる各種の金属板を使用することができる。金属板１０の厚みは、例えば１２０μｍ程度である。
金属板１０には、ダイパッド形成領域Ａとその周囲の端子形成領域Ｂとが画定されている。リードフレームとなる一枚の金属板１０に複数の製品領域が格子状に設けられている。各製品領域に、ダイパッド形成領域Ａと端子形成領域Ｂとが設けられている。
次いで、図５（ｂ）に示すように、金属板１０の上面に第１レジスト層２１を形成し、下面に第２レジスト層２２を形成する。第1レジスト層２１及び第２レジスト層２２として、ドライフィルムレジスト又は液状レジストが使用される。
さらに、金属板１０の上面の第１レジスト層２１をフォトリソグラフィに基づいて露光、現像を行う。これにより、図６（ａ）に示すように、第１レジスト層２１がパターン化されて開口部２１ａが形成される。
図６（ｂ）は図６（ａ）の部分縮小平面図である。図６（ａ）の断面図は図６（ｂ）の平面図のＩ−Ｉに沿った断面に相当する。他の図面についても同様である。
図６（ｂ）の部分縮小平面図を加えて参照すると、第１レジスト層２１のパターンは、金属板１０の端子形成領域Ｂの各端子部になる部分に島状に配置される。そして、金属板１０のダイパッド形成領域Ａは、第１レジスト層２１の開口部２１ａに一括して露出した状態となっている。
また同様に、金属板１０の下面の第２レジスト層２２をフォトリソグラフィに基づいて露光、現像を行う。これにより、図６（ａ）に示すように、第２レジスト層２２がパターン化されて開口部２２ａが形成される。
第２レジスト層２２のパターンは、金属板１０のダイパッド形成領域Ａに一括して配置され、端子形成領域Ｂの各端子部になる部分に島状に配置される。
端子形成領域Ｂでは、第1レジスト層２１のパターンと第２レジスト層２２のパターンとが対応する位置に配置される。
続いて、図７（ａ）に示すように、金属板１０の両面側の第１レジスト層２１の開口部２１ａ及び第２レジスト層２２の開口部２２ａを通して、金属板１０を両側から厚みの途中までウェットエッチングする。
金属板１０として銅板を使用する場合は、エッチング液として、塩化第二鉄溶液、又は塩化第二銅溶液などが使用される。エッチング装置としては、スプレーエッチング装置が好適に使用される。
このとき、金属板１０の上面からのエッチング深さが、下面からのエッチング深さよりも深くなるように設定される。そのようなエッチングを行うには、図７（ｂ）の模式図に示すように、金属板１０の上面側では、エッチング領域に第１レジスト層２１の一括した開口部２１ａを配置する。
一方、金属板１０の下面側では、エッチング領域に第２レジスト層２２の開口部２２ａを格子状に分割して配置して、エッチング領域の開口率を小さくする。
例えば、第２レジスト層２２の格子状の開口部２２ａの各大きさは２０μｍ×２０μｍ〜５０μｍ×５０μｍである。第２レジスト層２２の各開口部２２ａの形状や配置位置は任意に設定することができる。金属板１０の下面のエッチング領域に所定の開口率になるように、第２レジスト層２２の開口部２２ａを分割して配置すればよい。
これにより、金属板１０の上面側では、エッチャントの供給が多くなってエッチングレートが高くなる。一方、金属板１０の下面側では、エッチャントの供給が少なくなるためエッチングレートが低くなる。
例えば、金属板１０の下面のエッチング領域に対する第２レジスト層２２の開口部２２ａの開口率を５０％程度に設定すると、金属板１０の下面側でのエッチングレートが金属板１０の上面側でのエッチングレートの半分程度になる。
あるいは、スプレーエッチング装置によって金属板１０の両面をエッチングする際に、金属板１０の上面及び下面に供給されるエッチング液の圧力などの条件を調整することにより、金属板１０の上面側のエッチングレートを高くすることができる。
この場合は、例えば、以下のようなエッチング条件が採用される。
エッチング液：塩化第二銅水溶液
エッチング液の温度：４０℃
上側のスプレーの圧力：０．１３ＭＰａ〜０．１７ＭＰａ（例えば０．１５ＭＰａ）
下側のスプレーの圧力：０．０３ＭＰａ〜０．０７ＭＰａ（例えば０．０５ＭＰａ）
金属板１０のコンベア搬送速度：１．５５ｍ／分
この場合は、金属板１０の下面側の第２レジスト層２２に格子状の開口部２２ａを必ずしも設ける必要はなく、エッチング領域に第２レジスト層２２の一括した開口部２２ａを形成してもよい。
あるいは、金属板１０の下面側のエッチングレートをかなり低く設定したい場合は、第２レジスト層２２に格子状の開口部２２ａを設け、かつ、上記したようなスプレーエッチング装置のエッチング条件を採用してもよい。
図８（ａ）には、図７（ａ）の金属板１０から第１レジスト層２１及び第２レジスト層２２が除去された状態が示されている。
図８（ａ）に示すように、金属板１０の上面のダイパッド形成領域Ａでは、金属板１０の上面から厚みの途中までエッチングされて第１凹部Ｃ１が形成される。また、金属板１０の下面のダイパッド形成領域Ａは、上記した図７（ａ）の第２レジスト層２２で保護されているため、エッチングされずに残される。
これにより、金属板１０に第１凹部Ｃ１の底板からなるダイパッド部１２が区画される。
また、金属板１０の上面の端子形成領域Ｂでは、金属板１０の上面から厚みの途中までエッチングされて第２凹部Ｃ２が形成される。
また、金属板１０の下面の端子形成領域Ｂでは、金属板１０の下面から厚みの途中までエッチングされて第３凹部Ｃ３が形成される。図８（ｂ）の部分縮小平面図を加えて参照すると、第２凹部Ｃ２と第３凹部Ｃ３は、平面視で重なる領域に対応して配置される。
このようにして、第１凹部Ｃ１、第２凹部Ｃ２及び第３凹部Ｃ３によって金属板１０の両面がパターン化されて、ダイパッド部１２及び複数の電極１４ａの各パターンが区画される。図８（ｂ）の例では、複数の電極１４ａは金属板１０の両面に円柱状に区画される。
電極１４ａは金属板１０の連結部１６の上面から上側に突出する第１突出部Ｅ１と、金属板１０の連結部１６の下面から下側に突出する第２突出部Ｅ２とを備えている。
あるいは、電極１４ａに引き出し配線が繋がったリード配線部を区画してもよい。
また、ダイパッド部１２は、一例として、平面視で矩形状に形成される。
また、上面側の第１凹部Ｃ１及び第２凹部Ｃ２と、下面側の第３凹部Ｃ３との間に金属板１０の薄板部分が残されて連結部１６となる。
そして、ダイパッド部１２と電極１４ａとが連結部１６で連結されている。また、複数の電極１４ａが連結部１６で連結されている。
以上のように、金属板１０の上面の第１突出部Ｅ１と金属板１０の下面の第２突出部Ｅ２とを備えた柱状の電極１４ａを形成する。ダイパッド部１２と複数の電極１４ａとが連結部１６で連結した状態で区画される。
例えば、金属板１０の厚みが１２０μｍの場合は、上面側の第１凹部Ｃ１及び第２凹部Ｃ２の深さＤ１は９０μｍ程度に設定され、下面側の第３凹部Ｃ３の深さＤ２は１０μｍ〜２０μｍ程度に設定される。
このように、電極１４ａの第１突出部Ｅ１の高さは、第２突出部Ｅ２の高さよりも高く設定される。
以上のように、本実施形態では、金属板１０の上面から第１凹部Ｃ１及び第２凹部Ｃ２を形成するだけではなく、金属板１０の下面から第３凹部Ｃ３を予め形成している。これにより、後述するように、金属板１０の薄板部からなる連結部１６をエッチングして電極１４ａを個々に分離する際に、予備的事項の構造よりもエッチング量を減らすことができる。
金属板１０の下面の第３凹部Ｃ３は、金属板１０の上面の第1凹部Ｃ１及び第２凹部Ｃ２と同時に形成するため、工程の増加にはならない。
前述した図７（ｂ）で説明したように、金属板１０の下面側から第２レジスト層２２の格子状の開口部２２ａを通してエッチングする場合は、金属板１０の下面に形成される多数の微細な孔が最終的に連通して第３凹部Ｃ３が形成される。
図９に示すように、第２レジスト層２２の開口部２２ａの開口条件やエッチング条件を調整すると、第３凹部Ｃ３の底面（連結部１６の下面）を微細な凹凸が形成された粗化面Ｓとすることも可能である。
これにより、第３凹部Ｃ３の底面（連結部１６の下面）の表面粗さを第１凹部Ｃ１及び第２凹部Ｃ２の各底面（連結部１６及びダイパッド部１２の各上面）の表面粗さよりも大きく設定することも可能である。
また、第３凹部Ｃ３の底面（連結部１６の下面）を粗化面Ｓとすると、底面の表面積が増加するため、連結部１６をエッチングする際のエッチング速度が速まり、生産性を向上させることができる。
次いで、図１０（ａ）に示すように、図８（ａ）の構造体の上面に第１めっきレジスト層３１を形成し、下面に第２めっきレジスト層３２を形成する。第１めっきレジスト層３１及び第２めっきレジスト層３２は、電着レジストにより形成される。
あるいは、第1〜第３凹部Ｃ１〜Ｃ３が形成された金属板１０を液状レジストに浸漬させて、金属板１０の両面にレジストを付着させてもよい。
さらに、図１０（ｂ）に示すように、金属板１０の上面の第１めっきレジスト層３１をフォトリソグラフィに基づいて露光、現像を行う。これにより、第１めっきレジスト層３１がパターン化されて開口部３１ａが形成される。第１めっきレジスト層３１の開口部３１ａは、電極１４ａの上面に配置され、電極１４ａの上面が露出した状態となる。
続いて、金属板１０の下面の第２めっきレジスト層３２をフォトリソグラフィに基づいて露光、現像を行う。これにより、第２めっきレジスト層３２がパターン化されて開口部３２ａが形成される。
第２めっきレジスト層３２の開口部３２ａは、電極１４ａの下面とダイパッド部１２の下面とに配置され、電極１４ａの下面とダイパッド部１２の下面とが露出した状態となる。
次いで、図１１に示すように、ダイパッド部１２及び電極１４ａが区画された金属板１０をめっき給電経路に利用して電解めっきを施す。これにより、第１めっきレジスト層３１の開口部３１ａ内の電極１４ａの上面に第１金属めっき層４０が形成される。
また、第２めっきレジスト層３２の開口部３２ａ内の電極１４ａの下面とダイパッド部１２の下面とに第２金属めっき層４２が形成される。
これにより、電極１４ａと、電極１４ａの上面に形成された第１金属めっき層４０と、電極１４ａの下面に形成された第２金属めっき層４２とにより、端子部１４が構築される。
第１金属めっき層４０及び第２金属めっき層４２の好適な一例としては、電極１４ａ側から順に、ニッケル（Ｎｉ）層／パラジウム（Ｐｄ）層／金（Ａｕ）層からなる積層膜が使用される。例えば、Ｎｉ層の厚みが１．０μｍであり、Ｐｄ層の厚みが０．０５μｍであり、Ａｕ層の厚みが０．０１μｍ〜０．０２μｍである。金層は、金（Ａｕ）・銀（Ａｇ）合金層であってもよい。
あるいは、電極１４ａ側から順に、（Ｎｉ）層／金（Ａｕ）層からなる積層膜を使用してもよい。
さらには、第１金属めっき層４０及び第２金属めっき層４２として、銀（Ａｇ）めっき層、又は錫（Ｓｎ）めっき層を使用してよい。
このように、第１金属めっき層４０及び第２金属めっき層４２は、金又は銀などの貴金属を含んで形成される。
その後に、図１２に示すように、図１１の構造体から第１めっきレジスト層３１及び第２めっきレジスト層３２を除去する。
以上により、第１実施形態のリードフレーム１が得られる。
図１２に示すように、第１実施形態のリードフレーム１は、ダイパッド部１２と、その周囲に配置された端子部１４とを備えている。
リードフレーム１では、金属板１０の上面側に第1凹部Ｃ１及び第２凹部Ｃ２が形成され、下面側に第３凹部Ｃ３が形成されている。第３凹部Ｃ３は第２凹部Ｃ２に対応する位置に配置されている。また、第1凹部Ｃ１、第２凹部Ｃ２及び第３凹部Ｃ３は金属板１０の厚みの途中まで形成されている。
ダイパッド部１２は、金属板１０の第１凹部Ｃ１の底板からなる。第１凹部Ｃ１の底板は、上面側から厚みの途中までエッチングされた金属板１０の残りの部分である。ダイパッド部１２は、金属板１０の連結部１６の下面から下側に突出して設けられている。
端子部１４は、金属板１０から形成された電極１４ａを備えている。端子部１４の電極１４ａは、金属板１０の上面側に形成された第１凹部Ｃ１及び第２凹部Ｃ２と、下面側から形成された第３凹部Ｃ３とによって区画されている。
電極１４ａは金属板１０の上面及び下面から突出して設けられている。電極１４ａは金属板１０の上面の第１突出部Ｅ１と、金属板１０の下面の第２突出部Ｅ２とを備えている。
このように、上面側の一つの第１突出部Ｅ１に対応して下面側の一つの第２突出部Ｅ２が設けられることで、一つの電極１４ａが構築されている。
電極１４ａの一例では、柱状に突出して形成される。柱状の例としては、円柱状、又は角柱状などがある。
また、電極１４ａは、先端の径が基部の径（金属板１０側の径）よりも小さい円錐台状に突出して形成されていてもよい。
さらに、突出した電極１４ａの側面が曲面状に形成されていてもよい。この場合、電極１４ａの側面は、柱状に突出した電極１４ａの軸方向に湾曲した曲面状に形成される。
このようにして、金属板１０の上面及び下面から柱状に突出して一つの端子部１４が設けられている。
第1凹部Ｃ１と第３凹部Ｃ３との間、及び第２凹部Ｃ２と第３凹部Ｃ３との間に金属板１０の薄板部分が残されて連結部１６となっている。
ダイパッド部１２と端子部１４の電極１４ａとが連結部１６で繋がって連結されている。また、複数の端子部１４の電極１４ａが連結部１６で繋がって連結されている。
最外に配置された端子部１４の電極１４ａが連結部１６によって外枠（不図示）に繋がって支持されている。
端子部１４の電極１４ａの上部の側面、連結部１６の上面及びダイパッド部１２の上面は第１金属めっき層４０から露出している。
また、図１２の部分拡大断面図に示すように、端子部１４の電極１４ａの上面に第１金属めっき層４０が形成されている。第１実施形態では、第１金属めっき層４０の下面の周縁部が第１突出部Ｅ１に接する構造の第１例として、第１金属めっき層４０の面積は電極１４ａの上面の面積と同じに設定される。
第１金属めっき層４０の側面と電極１４ａの側面とが同一面を構築している。電極１４ａの第１突出部Ｅ１の側面の全体が第１金属めっき層４０から露出している。
また、端子部１４の電極１４ａの下面に第２金属めっき層４２が形成されている。第２金属めっき層４２の面積は電極１４ａの下面の面積と同じに設定され、電極１４ａの第２突出部Ｅ２の側面の全体が第２金属めっき層４２から露出している。
また、ダイパッド部１２の側面上部に連結部１６が連結されており、ダイパッド部１２の側面下部が連結部１６から下側に延びて配置されている。さらに、ダイパッド部１２の下面に第２金属めっき層４２が形成されている。ダイパッド部１２と端子部１４との間で第２金属めっき層４２は分離されて形成される。ダイパッド部１２の側面が第２金属めっき層４２から露出している。
図１２の例では、端子部１４は島状に配置されているが（図８（ｂ））、端子部１４をパッドとし、パッドに引き出し配線が繋がったリード配線部を相互に分離して形成してもよい。
後述するように、第２金属めっき層４２をマスクにして連結部１６が下面側からウェットエッチングにより貫通加工されて、ダイパッド部１６と端子部１４とが分離されると共に、各端子部１４が分離される。
本実施形態では、金属板１０の上面に第１、第２凹部Ｃ１，Ｃ２を形成すると同時に、金属板１０の下面にも予め第３凹部Ｃ３を形成して、連結部１６の厚みを薄くしている。
例えば、金属板１０の厚みが１２０μｍの場合、予備的事項で説明した方法では、銅板１００の連結部の厚みは３０μｍである。
これに対して、本実施形態では、金属板１０を上面側から９０μｍの深さでエッチングし、金属板１０の下面側から１０〜２０μｍの深さでエッチングしている。これにより、金属板１０の連結部１６の厚みが１０μｍ〜２０μｍ（１２０μ−（９０＋（１０μｍ〜２０μｍ））となり、連結部１６を除去する際のエッチング量を減らすことができる。
よって、連結部１６をエッチングする際の処理時間が短くなるため、生産効率を向上させることができる。また、エッチング時間が短くなるため、エッチング液の濃度や温度などのプロセス条件が変動しても、エッチングが過剰になったり、エッチングが不足したりするリスクを低減させることができる。
また、本実施形態のリードフレーム１では、端子部１４の第１突出部Ｅ１の高さは第２突出部Ｅ２の高さよりも高く設定されている。後述するように、電子部品装置を構築する際に、電極１４ａの第１突出部Ｅ１の側面の全体が封止樹脂で封止される。
このとき、端子部１４の第１突出部Ｅ１の高さが高いと、封止樹脂で封止される端子部１４の領域が多くなるため、封止樹脂からの端子部１４の脱落が防止され、信頼性を向上させることができる。
さらに、ダイパッド部１２の上に電子部品を搭載する際に、ワイヤボンディングのワイヤの長さを最短にするなどの理由から、電子部品の上面と端子部１４の上面とが同じ高さ位置に配置されることが好ましい。
本実施形態のリードフレーム１では、前述した製造方法で説明したように、端子部１４の第１突出部Ｅ１の高さを第２突出部Ｅ２の高さよりも容易に高く設定することができる。このため、厚みの厚い電子部品を搭載する場合であっても、端子部１４の第１突出部Ｅ１の高さを電子部品の厚みに対応するように調整することが可能である。
また、本実施形態のリードフレーム１の製造方法では、前述した図１１で電極１４ａの上面に第１金属めっき層４０を形成した後には、上面側から電極１４ａをさらにエッチングする必要がない。
これは、前述した図７（ａ）及び（ｂ）で金属板１０の両面をエッチングする際に、上面側のエッチングレートを下面側のエッチングレートよりも高く設定できるため、一回のエッチングで所望の深さの第１突出部Ｅ１を形成できるからである。
よって、第１金属めっき層４０の面積は電極１４ａの上面の面積と同じになり、第１金属めっき層４０の下面の周縁部が電極１４ａに接する構造となる。
このため、第１金属めっき層４０の脱落やパターン欠けの発生が防止され、十分なワイヤボンディング領域を確保できるため、ワイヤボンディングを行う際の信頼性を向上させることができる。
次に、図１２のリードフレーム１を使用して電子部品装置を構築する方法について説明する。
図１３（ａ）に示すように、表面に接続端子５２を備えた半導体チップ５０を用意する。そして、半導体チップ５０の接続端子５２を上側に向けて、半導体チップ５０の背面をリードフレーム１のダイパッド部１２の上に接着剤５４で固定する。
図１３（ｂ）の部分縮小平面図に示すように、半導体チップ５０は、四角状のダイパッド部１２の上に搭載され、複数の端子部１４に取り囲まれた状態となる。
半導体チップ５０は電子部品の一例であり、リードフレーム１のダイパッド部１２に各種の電子部品を搭載することができる。
続いて、図１４（ａ）に示すように、ワイヤボンディング法により、半導体チップ５０の接続端子５２とリードフレーム１の端子部１４の上端の第1金属めっき層４０とをワイヤＷで接続する。ワイヤＷとして、金、アルミニウム、又は銅などからなる金属線が使用される。
さらに、図１４（ｂ）に示すように、リードフレーム１の上に、半導体チップ５０、端子部１４及びワイヤＷを封止する封止樹脂６０を形成する。封止樹脂６０の一例としては、エポキシ樹脂などの絶縁樹脂が使用される。
このとき、ダイパッド部１２及び複数の端子部１４は連結部１６で相互に連結されている。このため、リードフレーム１の下面側には封止樹脂６０は形成されず、端子部１４の下側の第２金属めっき層４２は封止樹脂６０から露出したままの状態となる。
次いで、図１４（ｂ）及び図１５に示すように、端子部１４の下面の第２金属めっき層４２をマスクにして、リードフレーム１の連結部１６を下面側からウェットエッチングする。連結部１６はウェットエッチングにより貫通加工されて封止樹脂６０の下面が露出する。このように、第２金属めっき層４２をマスクにして、金属板１０の下面をエッチングして、金属板１０を除去する。
これにより、図１６に示すように、ダイパッド部１２と端子部１４とが分離されると共に、複数の端子部１４が個々に分離される。
ダイパッド部１２と各端子部１４とは、封止樹脂６０によって一体化されているため、分離されても封止樹脂６０によって支持された状態となる。
このとき、前述したように、リードフレーム１の連結部１６のエッチング時間が短くなるため、生産効率を向上させることができる。また、エッチングが過剰になったり、エッチングが不足するリスクが低減され、封止樹脂６０と端子部１４の側面との間に隙間が発生したり、端子部１４同士がつながったままとなる課題が解消される。
その後に、個々の製品が得られるように、封止樹脂６０及びリードフレーム１を切断する。一枚の金属板１０に格子状に配置された複数の製品領域が個々の製品領域に分割されて、個々の電子部品装置が得られる。
エッチングにより複数の製品領域間の金属板１０及び連結部１６が完全に除去される場合は、封止樹脂６０だけが切断されて、個々の電子部品装置が得られる。
以上により、図１６に示すように、第１実施形態の電子部品装置２が得られる。
図１６に示すように、第１実施形態の電子部品装置２では、金属板１０から形成されたダイパッド部１２の上に、接続端子５２を上側に向けて半導体チップ５０の背面が接着剤５４で固定されている。
ダイパッド部１２の周囲には複数の端子部１４が島状に分離されて配置されている。端子部１４は柱状で形成され、端子部１４の下端側が封止樹脂６０から下側に突出して設けられている。
図１６の部分拡大断面図を加えて参照すると、端子部１４は、電極１４ａと、電極１４ａの上面に形成された第１金属めっき層４０と、電極１４ａの下面に形成された第２金属めっき層４２とから形成される。
また、半導体チップ５０の接続端子５２と端子部１４の上面の第１金属めっき層４０とがワイヤＷで接続されている。また、半導体チップ５０、ワイヤＷ及び端子部１２の上部が封止樹脂６０で封止されている。
電子部品装置２の端子部１４は、前述した図１２のリードフレーム１の連結部１６が第２金属めっき層４２をマスクにして下面側からウェットエッチングされて分離される。
図１６の部分拡大断面図を参照すると、第２金属めっき層４２のパターン端部から連結部１６が等方的にエッチングされるため、連結部１６のエッチング面１６ａがアンダーカット形状となる。このため、第２金属めっき層４２の上面の周縁部が電極１４ａから露出した状態となる。
また、連結部１６のエッチング面１６ａが、第1凹部Ｃ１及び第２凹部Ｃ２の内面と交差する。これにより、端子部１４の電極１４ａの側面に、外側に突起する側面突起Ｐが形成されている。側面突起Ｐの先端が封止樹脂６０の下面に位置して配置されている。
このように、端子部１４の電極１４ａは、上部と、下部と、上部と下部との間に形成された側面突起Ｐとを備えている。電極１４ａの上部の高さが下部の高さよりも高く設定されている。さらに、第１金属めっき層４０の下面の周縁部が電極１４ａに接している。
そして、端子部１４の第１金属めっき層４０と電極１４ａの上部とが封止樹脂６０で封止されている。また、端子部１４の第２金属めっき層４２と電極１４ａの下部とが封止樹脂６０から露出している。
このようにして、封止樹脂６０で封止された端子部１４の領域が封止樹脂６０から露出する端子部１４の領域よりも多くなるため、端子部１４の信頼性を向上させることができる。
本実施形態の電子部品装置２は、前述した図１２のリードフレーム１を使用して製造されるため、予備的事項で説明した課題が解消され、信頼性よく高歩留りで製造される。
（第２実施形態）
図１７及び図１８は第２実施形態のリードフレームを説明するための図、図１９は第２実施形態の電子部品装置を示す図である。
第２実施形態のリードフレームの製造方法では、図１７（ａ）に示すように、前述した図１０（ａ）及び（ｂ）の工程で、第１レジスト層３１の開口部３１ａの位置を変更する。
図１７（ａ）の部分拡大平面図を加えて参照すると、電極１４ａの上面の中央部に第１レジスト層３１の開口部３１ａが配置され、電極１４ａの上面の周縁部が第１レジスト層３１で被覆される。
次いで、図１７（ｂ）に示すように、前述した図１１の工程と同様に、第１レジスト層３１の開口部３１ａ内の電極１４ａの上面の中央部に第１金属めっき層４０を形成する。また同様に、第２レジスト層３２の開口部３２ａ内の電極１４ａの下面に第２金属めっき層４２を形成する。その後に、第１レジスト層３１及び第２レジスト層３２が除去される。
これにより、図１８に示すように、第２実施形態のリードフレーム１ａが得られる。
図１８の部分拡大断面図及び部分拡大平面図を参照すると、第２実施形態では、第１金属めっき層４０の下面の周縁部が第１突出部Ｅ１に接する構造の第２例として、第１金属めっき層４０の面積は電極１４ａの上面の面積より小さく設定される。第１金属めっき層４０は電極１４ａの上面の中央部を被覆して配置され、電極１４ａの上面の周縁部が第１金属めっき層４０から露出している。
このように、前述した第１実施形態の図１２の第１金属めっき層４０の構造と併せて参照すると、第１金属めっき層４０の面積は、電極１４ａの上面の面積と同等以下に設定される。
そして、図１８のリードフレーム１ａに対して前述した図１３〜図１５の工程と同様な工程を遂行する。これにより、図１９に示すように、第２実施形態の電子部品装置２ａが得られる。
第２実施形態のリードフレーム１ａ及び電子部品装置２ａは第１実施形態と同様な効果を奏する。
さらに、第２実施形態の電子部品装置２ａのリードフレーム１ａの端子部１４では、電極１４ａの上面の周縁部が第１金属めっき層４０から露出している。これにより、電極１４ａと封止樹脂６０との接触面積が大きくなる。
封止樹脂６０に対する密着性は、第１金属めっき層４０よりも電極１４ａを形成する金属板１０の方が高い。よって、電極１４ａと封止樹脂６０との密着性が向上するため、端子部１４が封止樹脂６０から抜けにくい構造となる。
（第３実施形態）
図２０及び図２１は第３実施形態のリードフレームを説明するための図、図２２は第３実施形態の電子部品装置を示す図である。
第３実施形態のリードフレームの製造方法では、図２０（ａ）に示すように、前述した図１０（ａ）及び（ｂ）の工程で、第１レジスト層３１の開口部３１ａの位置を変更する。第３実施形態では、第１レジスト層３１の開口部３１ａから電極１４ａの上面と側面上部とが露出するように、第１レジスト層３１をパターニングする。
次いで、図２０（ｂ）に示すように、前述した図１１の工程と同様に、第１レジスト層３１の開口部３１ａ内の電極１４ａの上面と側面上部に第１金属めっき層４０を形成する。また同様に、第２レジスト層３２の開口部３２ａ内の電極１４ａの下面に第２金属めっき層４２を形成する。その後に、第１レジスト層３１及び第２レジスト層３２が除去される。
これにより、図２１に示すように、第３実施形態のリードフレーム１ｂが得られる。
図２１の部分拡大断面図及び部分拡大平面図を参照すると、第３実施形態では、第１金属めっき層４０の下面の周縁部が第１突出部Ｅ１に接する構造の第３例として、第１金属めっき層４０は電極１４ａの上面から側面にかけて形成されている。端子部１４の第１突出部Ｅ１の側面下部は第１金属めっき層４０から露出している。
そして、図２１のリードフレーム１ｂに対して前述した図１３〜図１５の工程と同様な工程を遂行する。これにより、図２２に示すように、第３実施形態の電子部品装置２ｂが得られる。
第３実施形態のリードフレーム１ｂ及び電子部品装置２ｂは第１実施形態と同様な効果を奏する。
さらに、第３実施形態の電子部品装置２ｂのリードフレーム１ｂの端子部１４では、第１金属めっき層４０が電極１４ａの上面から側面にかけて形成されている。これにより、第１金属めっき層４０と電極１４ａとの密着性を向上させることができるため、第１金属めっき層４０が脱落することをさらに防止することができる。
（第４実施形態）
図２３〜図２５は第４実施形態のリードフレームを説明するための図、図２６及び図２７は第４実施形態の電子部品装置を説明するための図である。
第４実施形態では、リードフレームのダイパッド部が金属板の下面及び上面から突出して形成される。
第４実施形態では、図２３（ａ）及び（ｂ）に示すように、前述した図６（ａ）及び（ｂ）の工程で、金属板１０の上面のダイパッド形成領域Ａにも第１レジスト層２１のパターンを配置する。
次いで、図２４（ａ）及び（ｂ）に示すように、前述した図７（ａ）の工程と同様な方法により、第１レジスト層２１及び第２レジスト層２２をマスクにして、金属板１０を両面側から厚みの途中までウェットエッチングする。
図２４（ａ）及び（ｂ）では、第１レジスト層２１及び第２レジスト層２２を除去した後の様子が示されている。
第４実施形態では、図２４（ａ）及び（ｂ）に示すように、ダイパッド部１２が金属板１０の連結部１６の下面及び上面から突出して形成される。
続いて、図２４（ａ）の構造体に対して、前述した図１０（ａ）〜図１２の工程と同じ工程を遂行する。
これにより、図２５に示すように、第４実施形態のリードフレーム１ｃが得られる。第４実施形態のリードフレーム１ｃが第１実施形態のリードフレーム１と異なる点は、ダイパッド部１２が金属板１０の上面から突出していることである。ダイパッド部１２の上面の高さ位置が端子部１４の電極１４ａの上面の高さ位置と同じになっている。
その他の要素は第１実施形態のリードフレーム１と同じである。
次いで、図２６に示すように、前述した図１３（ａ）の工程と同様に、図２５のリードフレーム１ｃのダイパッド部１２の上に半導体チップ５０を接着剤５４で固定する。次いで、前述した図１４（ａ）の工程と同様に、半導体チップ５０の接続端子５２とリードフレーム１ｃの端子部１４の第1金属めっき層４０とをワイヤＷで接続する。
続いて、前述した図１４（ｂ）の工程と同様に、リードフレーム１ｃの上に、半導体チップ５０、端子部１４及びワイヤＷを封止する封止樹脂６０を形成する。
さらに、図２７に示すように、前述した図１４（ｂ）及び図１５の工程と同様に、端子部１４の下面の第２金属めっき層４２をマスクにして、リードフレーム１ｃの連結部１６を下面側からウェットエッチングする。
これにより、ダイパッド部１２と端子部１４とが分離されると共に、複数の端子部１４が個々に分離される。
その後に、個々の製品が得られるように、封止樹脂６０及びリードフレーム１ｃを切断する。
以上により、図２７に示すように、第４実施形態の電子部品装置２ｃが得られる。
第４実施形態のリードフレーム１ｃ及び電子部品装置２ｃは第１実施形態と同様な効果を奏する。
さらに、図２７に示すように、第４実施形態のリードフレーム１ｃでは、ダイパッド部１２は加工前の金属板１０の厚みと同じで形成される。このため、第４実施形態のダイパッド部１２の体積は、第１実施形態のダイパッド部１２の体積よりも大きくなる。
ダイパッド部１２は熱伝導性の高い銅板から形成される。よって、半導体チップ５０から発する熱をダイパッド部１２から外部に効率よく放熱できるので、電子部品装置の放熱性を向上させることができる。
（第５実施形態）
図２８〜図３０は、第５実施形態のリードフレーム及び電子部品装置を説明するための図である。第５実施形態では、リードフレームに半導体チップがフリップチップ接続される。
第５実施形態では、図２８に示すように、前述した第４実施形態の図２５のリードフレーム１ｃを製造する際に、ダイパッド部１２を共通端子部１３として形成する。
そして、共通端子部１３の上面に第１金属めっき層４０と同一層からなる複数の接続電極４０ａを形成する。電極１４ａの上面に第１金属めっき層４０を形成する工程で、共通端子部１３の上面に接続電極４０ａが同時に形成される。
これにより、図２８に示すように、第５実施形態のリードフレーム１ｄが得られる。図２８に示すように、第５実施形態では、前述した第４実施形態の図２５のリードフレーム１ｃのダイパッド部１２が共通端子部１３となっている。そして、共通端子部１３の上面に第１金属めっき層４０と同一層からなる複数の接続電極４０ａが形成されている。
第５実施形態では、共通端子部１３の上の接続電極４０ａは、端子部１４と同様に、半導体チップをフリップチップ接続するために形成される。接続電極４０ａは、例えば、平面視で円形のパッド状に形成される。
次に、図２９に示すように、接続端子５２を備えた半導体チップ５０を用意する。リードフレーム１ｄの端子部１４及び接続電極４０ａの配列は、半導体チップ５０の接続端子５２に対応している。
そして、半導体チップ５０の接続端子５２をはんだバンプなどの接合部５４を介して端子部１４の上端の第１金属めっき層４０と共通端子部１３の上の接続電極４０ａにフリップチップ接続する。
半導体チップ５０の接合方法は各種の方法を使用することができる。接合部５４として、はんだバンプの他に、金バンプを使用してもよい。
また、半導体チップ５０の接続端子５２に銅ピラーを形成し、銅ピラーをはんだにより端子部１４と接続電極４０ａとに接合してもよい。
その後に、同じく図２９に示すように、半導体チップ５０とリードフレーム１ｄとの間に封止樹脂６０を充填すると共に、半導体チップ５０の上面及び側面を封止樹脂６０で封止する。
さらに、図３０に示すように、前述した図１４（ｂ）及び図１５の工程と同様に、端子部１４の下面の第２金属めっき層４２をマスクにして、リードフレーム１ｄの連結部１６を下面側からウェットエッチングする。
これにより、共通端子部１３と端子部１４とが分離されると共に、複数の端子部１４が個々に分離される。
その後に、個々の製品が得られるように、封止樹脂６０及びリードフレーム１ｄを切断する。
以上により、第５実施形態の電子部品装置２ｄが得られる。
第５実施形態では、端子部１４と同様に、共通端子部１３の下端と側面の一部が封止樹脂６０から突出し、共通端子部１３の下の第２金属めっき層４２が封止樹脂６０から露出している。
第５実施形態のリードフレーム１ｄ及び電子部品装置２ｄは第１実施形態と同様な効果を奏する。
さらに、第５実施形態では、フリップチップ接続による半導体チップの搭載が可能であるため、半導体チップの多端子化に対応することができる。
また、リードフレーム１ｄの共通端子部１３は、半導体チップの複数の接続端子に対応する共通電源端子又は共通接地端子として使用することができる。このため、半導体チップのさらなる多端子化に対応可能になる。
（第６実施形態）
図３１には、第６実施形態のリードフレーム１ｅ及び電子部品装置２ｅが示されている。
図３１に示すように、第６実施形態のリードフレーム１ｅでは、前述した第５実施形態の図３０のリードフレーム１ｄにおいて、共通端子部１３の代わりに、複数の端子部１４を格子状に分割して配置している。
そして、半導体チップ５０の接続端子５２がはんだバンプなどの接合部５４を介して端子部１４の上端の第１金属めっき層４０にフリップチップ接続されている。さらに、半導体チップ５０の下面及び側面と、端子部１４の第１金属めっき層４０と電極１４ａの上部とが封止樹脂６０で封止されている。
各端子部１４の電極１４ａの下端と側面の一部が封止樹脂６０から突出し、第２金属めっき層４２が封止樹脂６０から露出している。
図３１の例では、半導体チップ５０の背面が封止樹脂６０から露出しているが、半導体チップ５０の背面を封止樹脂６０で封止してもよい。
図３１の第６実施形態の電子部品装置２ｅにおいて、共通端子部１３の代わりに複数の端子部１４を配置すること以外は、第５実施形態の図３０の電子部品装置２ｄと同じである。
第６実施形態の電子部品装置２ｅは、第５実施形態の図３０の電子部品装置２ｄの製造方法と同様な方法で製造される。
第６実施形態のリードフレーム１ｅ及び電子部品装置２ｅは第１実施形態と同様な効果を奏する。
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ…リードフレーム、２，２ａ，２ｂ，２ｃ，２ｄ，２ｅ…電子部品装置、１０…金属板、１２…ダイパッド部、１３…共通端子部、１４…端子部、１４ａ…電極、１６…連結部、２１…第１レジスト層、２１ａ，２２ａ，３１ａ，３２ａ…開口部、２２…第２レジスト層、３１…第１めっきレジスト層、３２…第２めっきレジスト層、４０…第１金属めっき層、４０ａ…接続電極、４２…第２金属めっき層、４２ａ…下面被覆部、４２ｂ…側面被覆部、５０…半導体チップ、５２…接続端子、６０…封止樹脂、Ａ…ダイパッド形成領域、Ｂ…端子形成領域、Ｃ１…第１凹部、Ｃ２…第２凹部、Ｃ３…第３凹部、Ｅ１…第１突出部、Ｅ２…第２突出部、Ｐ…側面突起、Ｓ…粗化面、Ｗ…ワイヤ。

Claims (9)

  1. 金属板の連結部の上面から突出する第１突出部と、前記連結部の下面から突出する第２突出部とを備えた柱状の電極と、
    前記電極の上面に形成された第１金属めっき層と、
    前記電極の下面に形成された第２金属めっき層と
    を備えた端子部を有し、
    前記連結部の下面は、前記連結部の上面よりも表面粗さが大きく、
    前記第１突出部の高さは前記第２突出部の高さよりも高く、
    前記第１金属めっき層の下面の周縁部が前記第１突出部に接していることを特徴とするリードフレーム。
  2. 第１金属めっき層の面積は、前記電極の上面の面積よりも小さいことを特徴とする請求項１に記載のリードフレーム。
  3. 前記第１金属めっき層は、前記電極の上面から側面にかけて形成されていることを特徴とする請求項１に記載のリードフレーム。
  4. 前記金属板にダイパッド部が形成され、前記ダイパッド部の周囲に前記端子部が配置されていることを特徴とする請求項１乃至３のいずれか一項に記載のリードフレーム。
  5. 金属板を加工して、前記金属板の連結部の上面から突出する第１突出部と前記連結部の下面から突出する第２突出部とを備えた柱状の電極を形成する工程と、
    前記電極の上面に第１金属めっき層を形成すると共に、前記電極の下面に第２金属めっき層を形成して、前記電極、前記第１金属めっき層及び前記第２金属めっき層を備えた端子部を得る工程と
    を有し、
    前記柱状の電極を形成する工程は、前記連結部の下面を前記連結部の上面よりも表面粗さが大きい面とする工程を有し、
    前記第１突出部の高さは前記第２突出部の高さよりも高く設定され、
    前記第１金属めっき層の下面の周縁部が前記第１突出部に接して形成されることを特徴とするリードフレームの製造方法。
  6. 前記第１金属めっき層を形成する工程において、
    第１金属めっき層の面積は、前記電極の上面の面積よりも小さく設定されることを特徴とする請求項５に記載のリードフレームの製造方法。
  7. 前記第１金属めっき層を形成する工程において、
    前記第１金属めっき層は、前記電極の上面から側面にかけて形成されることを特徴とする請求項５に記載のリードフレームの製造方法。
  8. 前記電極を形成する工程において、前記金属板にダイパッド部を形成し、
    前記ダイパッド部の周囲に前記端子部が配置されることを特徴とする請求項５乃至７のいずれか一項に記載のリードフレームの製造方法。
  9. 金属板を加工して、前記金属板の連結部の上面から突出する第１突出部と前記連結部の下面から突出する第２突出部とを備えた柱状の電極を形成する工程と、
    前記電極の上面に第１金属めっき層を形成すると共に、前記電極の下面に第２金属めっき層を形成して、前記電極、前記第１金属めっき層及び前記第２金属めっき層を備えた端子部を得る工程と
    を含み、前記柱状の電極を形成する工程が前記連結部の下面を前記連結部の上面よりも表面粗さが大きい面とする工程を有する製造方法により、
    前記第１突出部の高さが前記第２突出部の高さよりも高く設定され、かつ、前記第１金属めっき層の下面の周縁部が前記第１突出部に接して形成されるリードフレームを得る工程と、
    前記リードフレームに電子部品を搭載し、前記電子部品と前記端子部の上端とを接続する工程と、
    前記金属板の上面に、前記端子部の上端及び前記電子部品を封止する封止樹脂を形成する工程と、
    前記第２金属めっき層をマスクとして前記連結部の下面をエッチングして、前記連結部を除去する工程と
    を有することを特徴とする電子部品装置の製造方法。
JP2016222098A 2016-11-15 2016-11-15 リードフレーム及びその製造方法、電子部品装置の製造方法 Active JP6761738B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2016222098A JP6761738B2 (ja) 2016-11-15 2016-11-15 リードフレーム及びその製造方法、電子部品装置の製造方法
US15/810,261 US20180138107A1 (en) 2016-11-15 2017-11-13 Lead frame and electronic component device
TW106139334A TWI733941B (zh) 2016-11-15 2017-11-14 導線架及其製造方法暨製造電子構件裝置之方法
CN201711130270.4A CN108074903B (zh) 2016-11-15 2017-11-15 引线框架和电子元件装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016222098A JP6761738B2 (ja) 2016-11-15 2016-11-15 リードフレーム及びその製造方法、電子部品装置の製造方法

Publications (3)

Publication Number Publication Date
JP2018081979A JP2018081979A (ja) 2018-05-24
JP2018081979A5 JP2018081979A5 (ja) 2019-07-11
JP6761738B2 true JP6761738B2 (ja) 2020-09-30

Family

ID=62106703

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016222098A Active JP6761738B2 (ja) 2016-11-15 2016-11-15 リードフレーム及びその製造方法、電子部品装置の製造方法

Country Status (4)

Country Link
US (1) US20180138107A1 (ja)
JP (1) JP6761738B2 (ja)
CN (1) CN108074903B (ja)
TW (1) TWI733941B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200035614A1 (en) * 2018-07-30 2020-01-30 Powertech Technology Inc. Package structure and manufacturing method thereof
JP7319808B2 (ja) 2019-03-29 2023-08-02 ローム株式会社 半導体装置および半導体パッケージ
US11562948B2 (en) * 2019-11-04 2023-01-24 Mediatek Inc. Semiconductor package having step cut sawn into molding compound along perimeter of the semiconductor package

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6342730B1 (en) * 2000-01-28 2002-01-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
KR100373460B1 (ko) * 2001-02-08 2003-02-25 신무환 고효율 ＳｉＣ 소자제작을 위한 건식식각 공정
TW574753B (en) * 2001-04-13 2004-02-01 Sony Corp Manufacturing method of thin film apparatus and semiconductor device
US7049683B1 (en) * 2003-07-19 2006-05-23 Ns Electronics Bangkok (1993) Ltd. Semiconductor package including organo-metallic coating formed on surface of leadframe roughened using chemical etchant to prevent separation between leadframe and molding compound
US7060535B1 (en) * 2003-10-29 2006-06-13 Ns Electronics Bangkok (1993) Ltd. Flat no-lead semiconductor die package including stud terminals
JP4857594B2 (ja) * 2005-04-26 2012-01-18 大日本印刷株式会社 回路部材、及び回路部材の製造方法
US20090146280A1 (en) * 2005-11-28 2009-06-11 Dai Nippon Printing Co., Ltd. Circuit member, manufacturing method of the circuit member, and semiconductor device including the circuit member
US7807498B2 (en) * 2007-07-31 2010-10-05 Seiko Epson Corporation Substrate, substrate fabrication, semiconductor device, and semiconductor device fabrication
WO2009084597A1 (ja) * 2007-12-28 2009-07-09 Mitsui High-Tec, Inc. 半導体装置の製造方法及び半導体装置、半導体装置の中間製品の製造方法及び半導体装置の中間製品、並びにリードフレーム
US20090230524A1 (en) * 2008-03-14 2009-09-17 Pao-Huei Chang Chien Semiconductor chip package having ground and power regions and manufacturing methods thereof
CN102224586B (zh) * 2008-09-25 2013-12-11 Lg伊诺特有限公司 多行引线框架和半导体封装的结构和制造方法
WO2010052973A1 (ja) * 2008-11-05 2010-05-14 株式会社三井ハイテック 半導体装置及びその製造方法
US8124447B2 (en) * 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
JP5195647B2 (ja) * 2009-06-01 2013-05-08 セイコーエプソン株式会社 リードフレームの製造方法及び半導体装置の製造方法
JP2011029335A (ja) * 2009-07-23 2011-02-10 Mitsui High Tec Inc リードフレーム及びリードフレームの製造方法とこれを用いた半導体装置の製造方法
US8669649B2 (en) * 2010-09-24 2014-03-11 Stats Chippac Ltd. Integrated circuit packaging system with interlock and method of manufacture thereof
US8643166B2 (en) * 2011-12-15 2014-02-04 Stats Chippac Ltd. Integrated circuit packaging system with leads and method of manufacturing thereof
JP2013168474A (ja) * 2012-02-15 2013-08-29 Toshiba Corp 多結晶シリコンのエッチング方法、半導体装置の製造方法およびプログラム
US9312194B2 (en) * 2012-03-20 2016-04-12 Stats Chippac Ltd. Integrated circuit packaging system with terminals and method of manufacture thereof
JP6493952B2 (ja) * 2014-08-26 2019-04-03 大口マテリアル株式会社 リードフレーム及びその製造方法
JP6555927B2 (ja) * 2015-05-18 2019-08-07 大口マテリアル株式会社 半導体素子搭載用リードフレーム及び半導体装置の製造方法
JP6770853B2 (ja) * 2016-08-31 2020-10-21 新光電気工業株式会社 リードフレーム及び電子部品装置とそれらの製造方法

Also Published As

Publication number Publication date
TW201830626A (zh) 2018-08-16
CN108074903B (zh) 2022-07-01
JP2018081979A (ja) 2018-05-24
TWI733941B (zh) 2021-07-21
US20180138107A1 (en) 2018-05-17
CN108074903A (zh) 2018-05-25

Similar Documents

Publication Publication Date Title
JP6770853B2 (ja) リードフレーム及び電子部品装置とそれらの製造方法
TWI587457B (zh) 樹脂密封型半導體裝置及其製造方法
TWI666737B (zh) 佈線基板、製造佈線基板之方法及電子組件裝置
TW201725661A (zh) 半導體裝置與其製造方法
US8384205B2 (en) Electronic device package and method of manufacture
JP2004071898A (ja) 回路装置およびその製造方法
JP6761738B2 (ja) リードフレーム及びその製造方法、電子部品装置の製造方法
TW201448059A (zh) 樹脂密封型半導體裝置之製造方法及引線框架
CN110473853A (zh) 一种dfn器件的封装结构、无引线框架载体及dfn器件的封装方法
JP6608672B2 (ja) 半導体装置及びその製造方法、リードフレーム及びその製造方法
JP6643213B2 (ja) リードフレーム及びその製造方法と電子部品装置
JP7271337B2 (ja) 電子部品装置及び電子部品装置の製造方法
JP2007048978A (ja) 半導体装置及びその製造方法
JP2007287762A (ja) 半導体集積回路素子とその製造方法および半導体装置
JP6524526B2 (ja) 半導体素子実装用基板及び半導体装置、並びにそれらの製造方法
JP2017163106A (ja) リードフレーム集合基板及び半導体装置集合体
JP5264640B2 (ja) 積層型半導体装置及びその製造方法
CN107658286B (zh) 半导体元件安装用基板、半导体装置及它们的制造方法
JP2014022582A (ja) 半導体装置の製造方法、及び半導体装置
JP7145414B2 (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP2003110057A (ja) 半導体装置の製造方法
JP2009141139A (ja) 半導体装置

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20180209

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20180215

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190604

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190604

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200312

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200407

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200528

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200825

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200907

R150 Certificate of patent or registration of utility model

Ref document number: 6761738

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150