KR101070923B1 - 반도체 기판의 제조방법 - Google Patents

반도체 기판의 제조방법 Download PDF

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Abstract

본 발명에서는 반도체 기판의 제조방법이 개시된다. 상기 반도체 기판의 제조방법은 원소재 기판을 제공하는 단계, 원소재 기판의 적어도 일면 상에 감광층을 형성하는 단계, 감광층에 대해 목적 패턴을 인식시키고 현상하는 노광-현상 단계, 감광층으로 일부가 덮여진 원소재 기판에 대해 금속 피막을 형성하는 단계, 감광층을 제거하여 금속 피막을 패턴화하는 단계, 및 금속 피막을 식각 마스크로 하여, 노출된 원소재 기판을 선택적으로 식각하는 에칭 단계를 포함한다.
본 발명에 의하면, 패턴화에 수반되는 과 에칭을 방지하여, 미세 패턴의 가공능력 및 가공 정밀도가 향상된 반도체 기판의 제조방법이 제공된다.

Description

반도체 기판의 제조방법{Manufacturing method for semiconductor substrate}
도 1은 반도체 기판의 일 예로서, 리드 프레임의 일 형태를 도시한 평면도이다.
도 2a 내지 도 2f는 종래 반도체 기판의 제조방법을 도시한 공정단계별 수직 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 반도체 기판의 제조방법에 관한 공정 순서도이다.
도 4a 내지 도 4g는 도 3에 도시된 각 공정 단계를 설명하기 위한 수직 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 110,210 : 다이패드
120,220 : 리드 130 : 내부 리드
140 : 외부 리드 160 : 댐바
170 : 사이드 레일 180 : 타이 바
S : 원소재 기판 PR : 감광층
M1 : 금속 피막 M2 : 금속 보호막
W1 : 다이패드 영역 W2 : 리드 영역
본 발명은 반도체 기판의 제조방법에 관한 것으로, 보다 구체적으로, 패턴화에 수반되는 과 에칭을 방지하여, 미세 패턴의 가공능력 및 가공 정밀도가 향상된 반도체 기판의 제조방법에 관한 것이다.
반도체 기판은 반도체 칩과 함께 반도체 패키지를 구성하는 것으로서, 반도체 칩을 지지하는 동시에, 상기 반도체 칩과 외부회로(주로 PCB)를 전기적으로 연결시켜 주는 기능(전기적인 Gate 기능)을 한다. 도 1에는 반도체 기판의 일 예로서, 리드 프레임의 일 형태에 관한 평면도가 도시되어 있다. 도시된 반도체 기판(100)은 대략 장방형으로 외곽을 둘러싸는 사이드 레일(170)과, 상기 사이드 레일(170)에 의해 대략 중앙위치에 지지되는 다이패드(110), 사이드 레일(170)에서 다이패드(110) 쪽으로 연장되는 다수의 리드(120)들을 구비한다. 상기 다이패드(110)는 타이 바(180)에 의해 사이드 레일(170)에 연결되고 반도체 칩을 지지하는 기능을 가진다. 또한, 리드(120)는 내부 리드(130) 및 외부 리드(140)를 구비하며, 상기 내부 리드(130)와 외부 리드(140) 사이에는 각 리드(120)의 간격을 유지하고 지지하는 댐바(160)가 형성되어 있다.
통상적으로 반도체 기판의 제조방법은 크게 두 가지로 분류될 수 있는데, 그 중 하나로서 스탬핑에 의한 방식에서는 순차 이송형 프레스 금형장치에 의해 기판 자재를 순차적으로 이송시키면서 타발함으로써 소정의 형상의 반도체 기판을 제공하게 된다. 스탬핑 방식으로 제조시에는 가공 면 상에 타발 흔적 내지 버어(burr)가 발생되는 문제점이 있는바, 미세 피치화된 리드 간에는 전기적인 단락(short)이 발생될 수 있는 문제점이 있다.
한편, 반도체 기판의 제조를 위한 또 다른 가공 방식으로 에칭 방식이 있는데, 이에 따르면, 기판 자재에 패턴을 인식시키는 포토(photo) 단계, 기판 형상을 만드는 에칭단계, 상기 기판 일부에 선택적으로 도금하는 도금단계, 반도체 칩이 안착될 위치를 마련하는 다운 셋(down-set) 및 리드의 변형을 방지하기 위한 테이핑 단계를 순차로 진행하여, 완성된 반도체 기판을 제공하게 된다.
상기 포토 및 에칭 단계에 관한 구체적인 기술적 내용을 도 2a 내지 도 2f를 참조하여 상세히 설명하면 이하와 같다. 먼저, 소정의 물성을 갖는 기판 자재(S`)를 준비하고(도 2a), 준비된 기판 자재(S`)상에 광 조사를 통해 광화학적인 경화 반응을 일으키는 감광층(PR`)을 형성한다(도 2b). 다음에, 미도시된 광 마스크를 통한 선택적인 노광 및 현상을 거쳐 경화되지 않은 감광층(PR`) 일부를 제거하여, 기판 자재의 일부 영역(E`t)만을 선택적으로 노출시킨다(도 2c). 다음에, 노출된 기판 자재에 에칭액을 적용하여 다이패드(110) 및 리드(120) 형상을 완성한 후(도 2d), 잔존하는 감광층(PR`)을 박리 제거하면 반도체 기판의 초기 형태가 완성된다(도 2e). 다음에, 기판 자재의 양면에 대해 금속 보호막(L)을 형성하는 단계가 선택적으로 수행될 수 있다(도 2f).
통상, 유기물 형태의 감광층(PR`)과 금속 기반의 기판 자재(S`)는 물성차이 에 기인하는 불량한 접착 특성 때문에, 감광층(PR`)과 기판 자재(S`) 간의 접착 면(B`s, 도 2c)으로 에칭액이 침투하는 경우가 빈번하게 발생되며, 이것은 기판 자재(S`) 상에 설계된 식각 영역을 초과하여 과 에칭을 야기하는 원인이 된다. 또한, 이러한 문제점을 인식하고 충분한 접착 강도 확보를 목적으로, 감광층(PR`)을 일정두께(t) 이상으로 형성할 경우, 에칭 효율이 저하되는 또 다른 문제가 발생된다.
한편, 현재 반도체 산업은 고속화, 박막 소형화, 멀티기능화가 급속하게 진행되어 있어, 반도체 칩을 보호하는 한편, 반도체 칩의 신호와 다른 칩과의 연결 게이트 역할을 하는 반도체 기판에 대해서도 미세 패턴의 필요성이 강조되고 있다.
본 발명은 상기한 문제점을 감안하여 제안된 것으로, 패턴화에 수반되는 과 에칭을 방지하여 미세 패턴의 가공능력 및 가공의 정밀도가 향상되는 반도체 기판의 제조방법을 제공하는 것을 그 목적으로 한다.
상기와 같은 목적 및 그 밖의 목적을 달성하기 위해, 본 발명의 반도체 기판의 제조방법은,
(a) 원소재 기판을 제공하는 단계;
(b) 상기 원소재 기판의 적어도 일면 상에 감광층을 형성하는 단계;
(c) 상기 감광층에 대해 목적 패턴을 인식시키고 현상하는 노광-현상 단계;
(d) 감광층으로 일부가 덮여진 원소재 기판에 대해 금속 피막을 형성하는 단계;
(e) 감광층을 제거하여 상기 금속 피막을 패턴화하는 단계; 및
(f) 상기 금속 피막을 식각 마스크로 하여, 노출된 원소재 기판을 선택적으로 식각하는 에칭 단계;를 포함한다.
본 발명의 바람직한 실시예에 있어서, 상기 금속 피막은 니켈(Ni), 니켈 합금(Ni-alloy), 팔라듐(Pd), 팔라듐 합금(Pd-alloy), 은(Au), 은 합금(Au-alloy), 니켈-팔라듐 합금(Ni/Pd-alloy), 니켈-팔라듐-은 합금(Ni/Pd/Au-alloy) 또는 그들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 금속 성분을 포함한다. 한편, 상기 금속 피막은 금속 도금 또는 증착(evaporation)에 의해 형성될 수 있다.
상기 금속 피막은 동종의 단일 금속층으로 이루어지거나, 또는 이종 간의 금속층이 2 이상 복층으로 적층된 형태로 이루어질 수 있다.
예를 들어, 상기 금속 피막은 원소재 기판상에 순차로 적층된 니켈(Ni)계 제1 금속층, 팔라듐(Pd)계 제2 금속층, 및 금(Au)계 제3 금속층을 포함하여 이루어질 수 있다.
상기 (f) 단계 이후에는, 에칭에 의해 노출된 원소재 기판의 식각 가공면에 대해 금속 보호막을 형성하는 단계가 더 포함될 수 있다. 상기 금속 보호막은 상기 금속 피막과 동종의 금속 성분으로 형성되는 것이 바람직하다.
본 발명의 바람직한 일 실시예에서, 상기 (b) 단계 내지 (f) 단계는 상기 원소재 기판의 양쪽 면에 대해 동시에 진행된다.
한편, 상기 (f) 에칭 단계 이전에, 금속 피막이 형성된 원소재 기판에 대해 에칭 전 열처리하는 단계가 수행될 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 대해 상세히 설명하기로 한다.
도 3에는 본 발명의 일 실시예에 따른 반도체 기판의 제조방법에 관한 공정 순서도가 도시되어 있다. 본 실시예의 제조방법은 이하와 같은 공정 단계들을 포함하여 반도체 기판을 제공하게 된다. 즉, 원소재 기판이 제공되는 원소재 기판 준비단계(P 10); 상기 원소재 기판상에 소정의 두께로 감광물질을 형성하는 감광층 형성단계(P 20); 상기 감광층에 대해 소망하는 기판 패턴을 인식 및 현상시키는 감광층 노광-현상 단계(P 30); 감광층이 부분적으로 입혀져 있는 원소재 기판에 대해 금속 피막을 형성하는 금속 피막 형성단계(P 40); 원소재 기판상에서 감광층을 박리하는 리프트-오프(lift-off) 단계(P 50); 금속 피막을 통해 노출된 원소재 기판을 선택적으로 식각하는 에칭 단계(P 60); 식각 가공면에 대해 금속 보호막을 형성하는 금속 보호막 형성단계(P 70);를 포함한다.
이하에서는 도 4a 내지 도 4g에 도시되어 있는 공정 단계별 수직 단면도들을 참조하면서 본 실시예에 따른 반도체 기판의 제조방법에 대해 상세히 설명하기로 한다. 먼저, 도 4a에 도시된 바와 같이, 원소재 기판(S)을 준비하는데(P 10), 기판 소재로는 구리(Cu) 또는 이를 주소재로 하여 다른 기능성 원소들이 고용된 구리 합금(Cu-alloy) 등의 구리 계열이나, 니켈(Ni) 또는 이를 주소재로 하여 다른 원소들이 고용되어 있는 니켈 합금(Ni-alloy) 등의 니켈 계열이 선택될 수 있으나, 이에 한정되지는 않는다. 이어서, 도시되지는 않았으나, 제공된 원소재 기판(S)에 대한 전처리 단계가 수행될 수 있는데, 예를 들어, 후술하는 감광층(PR)과의 부착력을 향상시킬 목적으로, 원소재 기판(S)의 표면에 대해 세정(cleaning)처리가 수행될 수 있다.
다음에, 도 4b에 도시된 바와 같이, 상기 원소재 기판(S)의 양면에 대해 소정 두께로 감광물질을 도포하는 감광층(PR) 형성단계가 수행된다(P 20). 본 단계에서는 노광 정도에 따라 광화학적인 경화 반응을 일으키는 감광물질을 원소재 기판(S)의 양면에 대해 형성하는데, 감광성 페이스트를 원소재 기판(S)의 양면에 균일하게 도포한 후 고온 건조시키는 방식이나, 필름 형태로 마련된 감광필름을 원소재 기판(S)의 양면에 부착시키는 방식으로 이루어질 수 있다. 한편, 본 발명에서는 원소재 기판(S)의 양쪽 면에서 동시에 가공을 수행하는 양면 가공방식은 물론이고, 원소재 기판(S)의 어느 일면을 통하여 전체 두께를 가공하는 일면 가공방식을 모두 고려한다. 양면 가공시, 도 4b에 도시된 바대로, 감광층(PR)은 원소재 기판(S)의 양쪽 면 모두에 대해 형성될 것이고, 일면 가공시, 상기 감광층(PR)은 원소재 기판(S)의 선택된 일면에 대해서만 형성될 것이다. 이하에서는 양면 가공방식에 따른 제조방법의 일 예를 소개하고 있으나, 이하에서 설명될 성층, 에칭 등의 공정은 일면 가공에 대해서도 동일하게 적용될 수 있는 것이다.
다음에, 도 4c에 도시된 바대로, 도포된 감광층(PR)에 대해 목적하는 기판 패턴을 인식시키는 노광-현상 공정이 수행된다(P 30). 목적 패턴이 전사된 광 마스크(미도시)를 통하여 감광층(PR)을 노광시킴에 따라, 경화되지 않은 감광층(PR)의 일부는 현상 공정을 통하여 선택적으로 제거되며, 경화된 일부는 현상 이후에도 잔 존하게 된다. 도시된 예에 있어서는, 경화된 감광층(PR)이 원소재 기판(S)의 식각될 부분(W3) 위에 잔존하여 해당 영역을 덮는다.
다음에, 도 4d에 도시된 바대로, 일부 영역(W3)에 감광층(PR)이 입혀져 있는 원소재 기판(S)에 대해 소정 두께(Tm)의 금속 피막(M1)을 형성하는 금속 피막 형성단계(P 40)가 수행된다. 상기 금속 피막(M1)은 원소재 기판(S)에 대한 양호한 밀착력을 갖는 특정 금속 소재로 형성될 수 있으며, 기판 소재에 따라 상응하는 후보 물질군이 고려될 수 있으나, 예컨대, 니켈(Ni), 니켈 합금(Ni-alloy), 니켈-팔라듐 합금(Ni/Pd-alloy), 금(Au), 금 합금(Au-alloy), 니켈-팔라듐-금 합금(Ni/Pd/Au-alloy) 등이 단독 또는 조합으로 사용될 수 있으며, 상기 금속 피막(M1)은 동종의 단일 금속층으로 구성되거나, 또는 이종 간의 금속층이 2 이상 복층으로 적층된 형태를 가질 수 있다. 여기서, 금속 피막(M1)이 2 이상의 복층으로 마련되는 경우, 서로 대면되는 금속층 간에는 층간 접합력을 고려한 소재의 선택이 바람직할 것이다. 예시적으로, 구리(Cu) 합금으로 된 원소재 기판(S)이 사용될 때, 상기 원소재 기판(S)상에 니켈(Ni)계의 제1 금속층(예를 들어, 니켈)을 적어도 5μin, 팔라듐(Pd)계의 제2 금속층(예를 들어, 팔라듐)을 적어도 0.1μin, 그리고, 금(Au)계의 제3 금속층(예를 들어, 금 합금)을 적어도 0.1μin의 두께로 적층함으로써, 상기 금속 피막(M1)을 형성할 수 있다.
한편, 상기 금속 피막(M1)은 치밀한 내부조직을 갖도록 금속 도금에 의해 형성하는 것이 가능하며, 그외에 증착(evaporation) 공정을 비롯한 공지된 막 형성 공정이 모두 고려될 수 있음은 물론이다. 비록 공정 선택에 따라서는 감광층(PR) 상으로 금속 피막(M1)의 형성이 없거나 미비할 수 있으나(예를 들어, 도금 공정의 경우), 이것은 후술하는 바와 같이 감광층(PR)과 함께 제거될 것이 예정되어 있는바, 문제될 것이 없다.
다음에, 도 4e에 도시된 바와 같이, 감광층(PR)을 박리하는 리프트-오프(lift-off) 공정이 진행된다(P 50). 감광층(PR)은 물리적인 박리에 의하거나, 또는 특정 용매의 적용에 따른 화학적인 분해에 의해 제거되는 것이 가능하며, 이에 수반하여 감광층(PR) 상에 형성되어 있던 금속 피막도 함께 제거된다. 이에 따라, 감광층(PR)이 제거된 오프닝을 통하여 원소재 기판(S)의 표면이 노출되며, 다이패드 영역(W1) 및 리드 영역(W2)은 금속 피막(M1)에 의해 덮여 있게 된다.
다음에, 도 4f에 도시된 바와 같이, 외부로 노출된 원소재 기판(S)의 양면을 식각하는 에칭 단계가 진행된다(P 60). 본 에칭 단계에서는 원소재 기판(S)에 대한 선택적인 부식 특성을 갖는 에칭액, 예를 들어, Cupric chloride(CuCl2), Ferric chloride(FeCl3), Alkaline etchants, Hydrogen peroxide Sulphuric acid(H2O2+H2SO4) 등을 고압으로 분사하는 스프레이 노즐이 상하로 다수 배치되어 있는 이송 경로 상으로 원소재 기판(S)을 주행시킴에 의해 행해질 수 있다. 이때, 에칭액의 선택에 관하여서는 에칭 마스크로 작용하는 금속 피막(M1)은 손상시키지 않고 노출된 원소재 기판(S)만을 선별적으로 부식시키는 특성이 필요하다. 본 에칭 단계는 상하 양면에서 진행되는 양면 에칭을 통하여, 각 개의 리드(220)와 다이패드(210)가 서로 분리되어 개별화될 때까지 진행된다.
원소재 기판(S)에 대한 에칭시, 원소재 기판(S)에 대한 양호한 접착력을 갖 는 금속 피막(M1)이 에칭 마스크의 기능을 하게 되므로, 에칭 마스크와 원소재 기판(S) 사이의 접착 면(Bs, 도 4e)를 통한 에칭액의 침투로 야기되던 종래 과 에칭의 문제를 해소할 수 있다. 이렇게 본 발명의 제조방법은 과 에칭을 방지하여 고해상도의 패터닝이 가능하다는 관점에서, 정확한 치수제어가 절실한 미세 피치의 반도체 기판의 가공에 매우 적합하게 적용될 수 있다.
또한, 이와 유사한 관점으로부터, 종래 원소재 기판과, 에칭 마스크로 기능하는 감광층 사이의 양호한 밀착력을 목적으로, 에칭에 앞서 원소재 기판(S)에 대해 행해지던 일련의 전처리 공정이 생략되거나, 또는 적어도 일부 세정 처리만으로 간소화될 수 있다.
한편, 에칭가공의 정밀도를 높이기 위한 목적으로, 에칭 단계에 선행하여 에칭전 열처리 단계가 수행될 수 있다. 에칭 마스크로서 금속 피막(M1)이 형성된 원소재 기판(S)을 고온환경에서 열처리하는 것으로, 금속 피막(M1)과 접촉하는 원소재 기판(S)의 하지 부분에 대해 금속 피막(M1) 성분을 확산시키는 것이 가능하다. 금속 피막(M1)의 부식 저항성이 높은 금속원소를 사전에 원소재 기판(S) 내부로 침투시킴으로써, 에칭시 금속 피막(M1)에 의해 덮여있는 하지 부분(W1,W2 부분에 해당)이 부식되지 않도록 하여 에칭가공의 정밀도를 높이기 위한 것이다.
에칭 처리를 거쳐서 기판의 초기 형상이 얻어진 이후에는 요구되는 특성에 맞추어, 선택적으로 수행되는 후처리 과정들이 진행될 수 있다. 이하에서는 이에 대해 설명하기로 한다. 도 4g에 도시된 바와 같이, 선행 에칭 공정을 통해 노출된 식각 가공면(Sa)에 대해 도금, 증착, 또는 여타의 가공을 행함으로써 금속 보호 막(M2)이 입혀지는 금속 보호막 형성공정(P 70)이 수행될 수 있다. 상기 금속 보호막(M2)은 이미 원소재 기판(S)의 양면을 덮고 있는 금속 피막(M1)과 동일한 금속 성분으로 마련될 수 있으며, 금속 피막(M1)과 함께 실질적으로 각 리드(220) 및 다이패드(210)의 외표면을 전부 둘러싸도록 형성되어, 원소재 기판(S)을 보호하는 기능을 할 수 있다. 이렇게 금속 보호막(M2) 및 금속 피막(M1)으로 둘러싸여진 원소재 기판(S)은 산소/수분 기타 불순원소와의 접촉이 차단되므로, 산화/부식 등에 의한 기능적 특성 저하가 방지된다. 상기 금속 보호막(M2)의 형성은 필요에 의해 선택적으로 수행되는 공정인바, 금속 피막(M1)만으로 원소재 기판에 대한 보호가 이루어질 수 있다. 또는, 금속 피막(M1)의 주된 목적은 원소재 기판(S)에 대한 에칭 마스크로서 기능하는 것이므로, 에칭 완료 이후에 기판 양면에 잔존하는 금속 피막(M1)은 에칭 등을 통하여 제거될 수 있으며, 이때 식각 가공면(Sa)에 대한 금속 보호막(M2)의 형성은 생략될 수 있다.
한편, 다이패드(210) 상에 안착될 반도체 칩(미도시)과, 각 리드(220) 간의 양호한 전기 접속을 위해, 다이패드(210)와 리드(220)가 서로 수직으로 단차진 위치에 배치되도록 다이패드(210)에 대한 업-셋(up-set) 포밍이나 다운-셋(down-set) 포밍이 진행될 수 있다. 업-셋이나 다운 셋 포밍을 통하여, 반도체 칩의 안착 위치가 형상 자체로 정의될 수 있어, 반도체 칩의 실장단계에서 공정의 편이가 도모될 수 있다.
또한, 반도체 칩(보다 구체적으로, 반도체 칩의 각 전극)과 각 리드(220) 사이에는 본딩 와이어(bonding wire) 또는 솔더 볼(solder ball) 등과 같은 신호전 달수단이 개재되는데, 반도체 칩으로부터 연장되는 본딩 와이어를 각 리드(220) 상에 견고하게 고착시키기 위하여, 리드(220)의 단부 상에 용융 금속층(미도시)을 형성하는 은(Ag) 도금 공정이 진행될 수 있다.
본 발명에서는 노광에 의해 패턴 인식이 가능한 감광층(PR)과 원소재 기판(S)에 대한 에칭 마스크로 작용하는 금속 피막(M1)을 활용하여, 종래와 같은 노광-현상 방식에 의해 패턴 형성이 가능하면서도 에칭 마스크의 부착력을 재고하여 미세 패턴에 대한 가공 정밀도를 향상시키고 있다. 특히, 본 발명에서는 상기와 같은 효과를 달성하면서도 에칭 마스크(금속 피막, M1)의 패턴화를 감광층(PR)의 리프트-오프(lift-off)로 구현하므로, 마스크 패턴을 형성하기 위한 목적의 추가적인 에칭이 필요하지 않다.
이상 설명한 반도체 기판의 제조방법에 의하면, 원소재 기판과의 양호한 밀착력을 갖는 금속 피막을 에칭 마스크로 활용함에 의해, 원소재 기판과 에칭 마스크 간의 계면을 통한 에칭액의 침투가 억제되고, 이것에 따라, 설계된 에칭 영역을 초과하는 과 에칭 현상이 방지될 수 있다. 또한, 본 발명에 개시된 반도체 기판의 제조방법은 향상된 가공 정밀도를 바탕으로, 고집적, 고해상도의 패턴을 갖는 기판 제작에 적합하게 활용될 수 있다.
본 발명은 도면에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기 술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. (a) 원소재 기판을 제공하는 단계;
    (b) 상기 원소재 기판의 적어도 일면 상에 감광층을 형성하는 단계;
    (c) 상기 감광층에 대해 목적 패턴을 인식시키고 현상하는 노광-현상 단계;
    (d) 감광층으로 일부가 덮여진 원소재 기판에 대해 금속 피막을 형성하는 단계;
    (e) 감광층을 제거하여 상기 금속 피막을 패턴화하는 단계; 및
    (f) 상기 금속 피막을 식각 마스크로 하여, 노출된 원소재 기판을 선택적으로 식각하는 에칭 단계;를 포함하는 반도체 기판의 제조방법.
  2. 제1항에 있어서,
    상기 금속 피막은 니켈(Ni), 니켈 합금(Ni-alloy), 팔라듐(Pd), 팔라듐 합금(Pd-alloy), 금(Au), 금 합금(Au-alloy), 니켈-팔라듐 합금(Ni/Pd-alloy), 니켈-팔라듐-금 합금(Ni/Pd/Au-alloy) 또는 그들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 금속 성분을 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
  3. 제1항에 있어서,
    상기 금속 피막은 금속 도금 또는 증착(evaporation)에 의해 형성되는 것을 특징으로 하는 반도체 기판의 제조방법.
  4. 제1항에 있어서,
    상기 금속 피막은 동종의 단일 금속층으로 이루어지거나, 또는 이종 간의 금속층이 2 이상 복층으로 적층된 형태로 이루어지는 것을 특징으로 하는 반도체 기판의 제조방법.
  5. 제1항에 있어서,
    상기 금속 피막은 원소재 기판상에 순차로 적층된 니켈(Ni)계 제1 금속층, 팔라듐(Pd)계 제2 금속층, 및 금(Au)계 제3 금속층을 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
  6. 제1항에 있어서,
    상기 (f) 에칭 단계 이후에, 에칭에 의해 노출된 원소재 기판의 식각 가공면에 대해 금속 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
  7. 제1항에 있어서,
    상기 금속 보호막은 상기 금속 피막과 동종의 금속 성분으로 형성되는 것을 특징으로 하는 반도체 기판의 제조방법.
  8. 제1항에 있어서,
    상기 (b) 단계 내지 (f) 단계는 상기 원소재 기판의 양쪽 면에 대해 동시에 진행되는 것을 특징으로 하는 반도체 기판의 제조방법.
  9. 제1항에 있어서,
    상기 (f) 에칭 단계에 앞서, 상기 금속 피막이 형성된 원소재 기판에 대해 열처리를 가하는 단계가 수행되는 것을 특징으로 하는 반도체 기판의 제조방법.
  10. 제1항에 있어서,
    상기 (a) 원소재 기판의 제공단계와 (b) 감광층의 도포단계 사이에는 적어도 상기 원소재 기판에 대한 세정 처리를 포함하는 원소재 기판의 전처리 단계가 개재되는 것을 특징으로 하는 반도체 기판의 제조방법.
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