JP6168589B2 - 半導体素子搭載用基板及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 113
- 239000000758 substrate Substances 0.000 title claims description 41
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 238000007747 plating Methods 0.000 claims description 125
- 238000005530 etching Methods 0.000 claims description 53
- 229910052751 metal Inorganic materials 0.000 claims description 40
- 239000002184 metal Substances 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 23
- 238000004806 packaging method and process Methods 0.000 claims 3
- 238000007789 sealing Methods 0.000 description 38
- 239000011347 resin Substances 0.000 description 36
- 229920005989 resin Polymers 0.000 description 36
- 239000000463 material Substances 0.000 description 16
- 230000000052 comparative effect Effects 0.000 description 9
- 239000004020 conductor Substances 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 238000004090 dissolution Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 239000000956 alloy Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910000510 noble metal Inorganic materials 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
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Description
本発明の半導体素子搭載用基板は、厚さ0.1mm〜0.15mmの銅合金を金属板として使用する。
金属板として、厚さ0.125mmの銅系合金材(古河電気工業株式会社製EFTEC64−T)を用いて、両面にドライフィルムレジスト(旭化成イーマテリアルズ株式会社製AQ−2558)をラミネートした。
実施例1と同様に、両面にめっきが形成され、両面にレジスト層を形成した材料を用いて、裏面側は全面を覆うレジストマスクとし、表面側には、ワイヤボンディング部として形成した直径0.5mmの円形形状のめっきと同じ中心の直径が0.53mmの円が内接する四角形で0.2mmのコーナー半径となるレジストマスクを形成した。同様に0.6mmの円が内接する五角形と六角形で0.2mmのコーナー半径となるレジストマスクを形成したものを準備した。半導体素子搭載部については実施例1と同じ形状のレジストマスクを形成した。
実施例1と同様に、両面にめっきが形成され、両面にレジスト層を形成した材料を用いて、裏面側は全面を覆うレジストマスクとし、表面側には実施例1と同様に形成しためっきより半径で50μm大きく覆うようにレジストマスクを形成した。なお、半導体素子搭載部については図3(2)に示すようにサイドの直線部分に半径0.7mmの円弧が間隔をおいて形成されるようにレジストマスクを形成したものと、図3(3)に示すようにサイドの直線部分及びコーナー部分に半径0.3mmの円弧が連続して形成されるようにレジストマスクを形成したものと、図3(4)に示すようにサイドの直線部分及びコーナー部分に半径0.3mmの円弧が間隔をおいて形成されるようにレジストマスクを形成したものとを準備した。
両面に実施例1と同じめっきが形成され、両面にレジスト層を形成した材料を用いた。裏面側は全面を覆うレジストマスクとし、表面側は形成しためっきより半径で10μm大きく覆うようにレジストマスクを形成した以外は実施例1と同様にした。
両面に実施例2と同じめっきが形成され、両面にレジスト層を形成した材料を用いた。裏面側は全面を覆うレジストマスクとし、表面側はワイヤボンディング部として形成した直径0.5mmの円形形状のめっきと同じ中心の直径が0.52mmの円が内接する四角形で0.2mmのコーナー半径となるレジストマスクを形成した以外は実施例2と同様にした。
両面に実施例2と同じめっきが形成され、両面にレジスト層を形成した材料を用いた。裏面側は全面を覆うレジストマスクとし、表面側はワイヤボンディング部として形成した直径0.5mmの円形形状のめっきと同じ中心の直径が0.53mmの円が内接する四角形で0.16mmのコーナー半径となるレジストマスクを形成した以外は実施例2と同様にした。
両面に実施例2と同じめっきが形成され、両面に実施例2と同じレジストマスクを形成した材料を用いた。
実施例1と同じ、厚さ0.125mmの銅系合金材の両面にドライフィルムレジストをラミネートし、表面側にワイヤボンディング部に形成するめっきエリアを直径0.5mmの円形、半導体素子搭載部に形成するめっきエリアは角部に半径0.1mmとなる4mm□の四角形状、そして裏面側の外部接続部に形成するめっきエリアは、同じ角部が半径0.1mmとなる0.5mm□の四角形状、パッド部の部位にも角部が半径0.1mmとなる4mm□の四角形状が開口されるレジストマスクを形成した。
形成したレジストマスクの開口部から露出している金属板1に、めっき前処理を行い、Ni、Pd、Auを順次めっきし、レジストマスクを剥離した。
両面に実施例1と同じめっきが形成され、両面にレジスト層を形成した材料を用いた。裏面側は全面を覆うレジストマスクとし、表面側は形成しためっきより半径で7μm大きく覆うようにレジストマスクを形成した以外は実施例1と同様にした。
両面に実施例2と同じめっきが形成され、両面にレジスト層を形成した材料を用いた。裏面側は全面を覆うレジストマスクとし、表面側はワイヤボンディング部として形成した直径0.5mmの円形形状のめっきと同じ中心の直径が0.51mmの円が内接する四角形で0.2mmのコーナー半径となるレジストマスクを形成した以外は実施例2と同様にした。
両面に実施例2と同じめっきが形成され、両面にレジスト層を形成した材料を用いた。裏面側は全面を覆うレジストマスクとし、表面側はワイヤボンディング部として形成した直径0.5mmの円形形状のめっきに外接する一辺が0.5mmでコーナー半径が0.2mmの四角形のレジストマスクを形成した以外は実施例2と同様にした。
両面に実施例2と同じめっきが形成され、両面にレジスト層を形成した材料を用いた。裏面側は全面を覆うレジストマスクとし、表面側はワイヤボンディング部として形成した直径0.5mmの円形形状のめっきと同じ中心の直径が0.53mmの円が内接する四角形で0.10mmのコーナー半径となるレジストマスクを形成した以外は実施例2と同様にした。
両面に実施例2と同じめっきが形成され、両面にレジスト層を形成した材料を用いた。裏面側は全面を覆うレジストマスクとし、表面側はワイヤボンディング部として形成した直径0.5mmの円形形状のめっきと同じ中心の直径が0.53mmの円が内接する四角形でコーナーは直角であるレジストマスクを形成した以外は実施例2と同様にした。
両面に実施例2と同じめっきが形成され、両面に実施例2とレジスト層を形成した材料を用いた。
両面に実施例1と同じめっきが形成され、両面にレジスト層を形成した材料を用いた。裏面側は全面を覆うレジストマスクとし、表面側は半導体素子搭載部についてはサイドの直線部分には円弧を形成せずにサイドが直線状に形成されるようにレジストマスクを形成以外は実施例1と同様にした。
1’ めっき
2 外部接続部
3 半導体素子搭載部
3’ めっき
4 凹部
5 柱状形状
6 凹部
7 略角柱状形状
8 パッド部
9 円弧部分
10 金属板
11 導体端子
20 半導体素子
21 ワイヤ
30 封止樹脂
Claims (9)
- 表面側に半導体素子の実装とワイヤボンディングをして前記表面側を樹脂封止した後、裏面側からのエッチング加工によって半導体素子搭載用基板の不要な部分を除去するようにして半導体パッケージを製造するのに用いられる金属板製の半導体素子搭載用基板であって、
前記金属板の前記表面側は上面の平面形状が円形形状としたワイヤボンディング部となる柱状形状が形成された状態であり、前記柱状形状の側面は凹部を有するとともに、前記柱状形状の上面には前記円形形状より小さなエリアに円形形状のワイヤボンディング用のめっきが形成され、
また同じ面には上面の平面形状が略四角形形状で各辺には部分的に円弧となる形状を有して半導体素子搭載部となる略角柱状形状が形成された状態であり、前記略角柱状形状の側面は部分的に凹部を有するとともに、前記略角柱状形状のパッド部上面には前記略四角形形状より小さなエリアにめっきが形成され、
前記金属板の前記裏面側には、半導体パッケージの外部接続端子となる部分に、前記ワイヤボンディング用のめっきと同じ構成で前記ワイヤボンディング用のめっきの直径と一辺の長さが略等しい四角形状のめっきが形成されていることを特徴とする半導体素子搭載用基板。 - 前記ワイヤボンディング用のめっきの外周には、前記柱状形状の上面が露出していることを特徴とする請求項1に記載の半導体素子搭載用基板。
- 前記柱状形状の上面の円形形状の半径は、前記ワイヤボンディング用のめっきの半径より10μm以上大きいことを特徴とする請求項2に記載の半導体素子搭載用基板。
- 表面側に半導体素子の実装とワイヤボンディングをして前記表面側を樹脂封止した後、裏面側からのエッチング加工によって半導体素子搭載用基板の不要な部分を除去するようにして半導体パッケージを製造するのに用いられる金属板製の半導体素子搭載用基板であって、
前記金属板の前記表面側は上面の平面形状をコーナーの半径がハーフエッチング深さの2倍以上の大きさを有する四角形以上の多角形形状としたワイヤボンディング部となる柱状形状が形成された状態であり、前記柱状形状の側面は凹部を有するとともに、前記柱状形状の上面には前記多角形状より小さなエリアに円形形状のワイヤボンディング用のめっきが形成され、
また同じ面には上面の平面形状が略四角形形状で各辺には部分的に円弧となる形状を有して半導体素子搭載部となる略角柱状形状が形成された状態であり、前記略角柱状形状の側面は部分的に凹部を有するとともに、前記略角柱状形状のパッド部上面には前記略四角形形状より小さなエリアにめっきが形成され、
前記金属板の前記裏面側には、半導体パッケージの外部接続端子となる部分に、前記ワイヤボンディング用のめっきと同じ構成で前記ワイヤボンディング用のめっきの直径と一辺の長さが略等しい四角形状のめっきが形成されていることを特徴とする半導体素子搭載用基板。 - 前記ワイヤボンディング用のめっきの外周には、前記柱状形状の上面が露出していることを特徴とする請求項4に記載の半導体素子搭載用基板。
- 前記ワイヤボンディング用のめっきは前記柱状形状の上面の多角形状に対して内接する円を想定すると、その円の半径は前記ワイヤボンディング用のめっきの半径より10μm以上大きいことを特徴とする請求項5に記載の半導体素子搭載用基板。
- 表面側に半導体素子の実装とワイヤボンディングをして前記表面側を樹脂封止した後、裏面側からのエッチング加工によって半導体素子搭載用基板の不要な部分を除去するようにして半導体パッケージを製造するのに用いられる金属板製の半導体素子搭載用基板の製造方法であって、
前記金属板の前記表面側に円形形状のワイヤボンディング用のめっき及び四角形状の半導体素子搭載用のめっき並びに前記裏面側に前記ワイヤボンディング用のめっきの直径と一辺の長さが略等しい四角形状の外部接続端子用のめっきを形成する工程と、
前記金属板の前記表面側に形成したワイヤボンディング用のめっき及び半導体素子搭載用のめっきより広い範囲を覆うレジストマスクを形成するとともに前記裏面側は全体を覆うレジストマスクを形成する工程と、
前記表面側の前記レジストマスクから露出している前記金属板をハーフエッチング加工し、側面に凹部が形成されたワイヤボンディング用の柱状形状と、側面に部分的に凹部が形成された半導体素子搭載用の略角柱状形状のパッド部とを形成する工程を
順次経ることを特徴とする半導体素子搭載用基板の製造方法。 - 前記レジストマスクは、ワイヤボンディング用のめっき部分では上面の平面形状が円形形状であり、半導体素子搭載用のめっき部分では上面の平面形状が略四角形形状で各辺は部分的に円弧となる形状を有していることを特徴とする請求項7に記載の半導体素子搭載用基板の製造方法。
- 前記レジストマスクは、ワイヤボンディング用のめっき部分では上面の平面形状が四角形以上の多角形状であってコーナーの半径が前記ハーフエッチング加工によるエッチング深さの2倍以上の大きさであり、半導体素子搭載部となるめっき部分では上面の平面形状が略四角形形状で各辺は部分的に円弧となる形状を有していることを特徴とする請求項7に記載の半導体素子搭載用基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013033087A JP6168589B2 (ja) | 2013-02-22 | 2013-02-22 | 半導体素子搭載用基板及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013033087A JP6168589B2 (ja) | 2013-02-22 | 2013-02-22 | 半導体素子搭載用基板及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014165242A JP2014165242A (ja) | 2014-09-08 |
JP6168589B2 true JP6168589B2 (ja) | 2017-07-26 |
Family
ID=51615612
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013033087A Active JP6168589B2 (ja) | 2013-02-22 | 2013-02-22 | 半導体素子搭載用基板及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6168589B2 (ja) |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004007022A (ja) * | 2003-09-30 | 2004-01-08 | Sanyo Electric Co Ltd | 半導体装置 |
JP2006310570A (ja) * | 2005-04-28 | 2006-11-09 | Aoi Electronics Co Ltd | 半導体装置 |
JP4137981B2 (ja) * | 2007-03-15 | 2008-08-20 | 株式会社三井ハイテック | 半導体装置の製造方法 |
JP2009302095A (ja) * | 2008-06-10 | 2009-12-24 | Seiko Epson Corp | 半導体装置及び半導体装置の製造方法 |
JP5817590B2 (ja) * | 2011-02-28 | 2015-11-18 | Jfeスチール株式会社 | 空気予熱装置および排気再循環装置 |
JP5868043B2 (ja) * | 2011-07-04 | 2016-02-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP5954871B2 (ja) * | 2012-09-04 | 2016-07-20 | Shマテリアル株式会社 | 半導体装置の製造方法並びにそれに用いられる半導体素子搭載用基板とその製造方法 |
-
2013
- 2013-02-22 JP JP2013033087A patent/JP6168589B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2014165242A (ja) | 2014-09-08 |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150701 |
|
A977 | Report on retrieval |
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|
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