CN113410201A - 半导体装置、引线架以及半导体装置的制造方法 - Google Patents

半导体装置、引线架以及半导体装置的制造方法 Download PDF

Info

Publication number
CN113410201A
CN113410201A CN202010603132.9A CN202010603132A CN113410201A CN 113410201 A CN113410201 A CN 113410201A CN 202010603132 A CN202010603132 A CN 202010603132A CN 113410201 A CN113410201 A CN 113410201A
Authority
CN
China
Prior art keywords
lead
leads
semiconductor device
top surface
outer side
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN202010603132.9A
Other languages
English (en)
Inventor
藤原敏智
渡边文友
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Powertech Technology Inc
Original Assignee
Powertech Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Powertech Technology Inc filed Critical Powertech Technology Inc
Publication of CN113410201A publication Critical patent/CN113410201A/zh
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明揭露一种半导体装置、引线架以及半导体装置的制造方法，其中，半导体装置，包括半导体晶片、多个引线以及密封层。引线包括凹陷部形成在位于外侧的底面中以及突出部形成在位于外侧的顶面中。突出部形成为由引线的顶面朝向密封层突出。并且，本发明亦揭露一种用于半导体装置中的引线架以及一种半导体装置的制造方法。

Description

半导体装置、引线架以及半导体装置的制造方法
技术领域
本发明涉及一种半导体装置，且本发明亦涉及一种用于半导体装置中的引线架以及一种半导体装置的制造方法。
背景技术
四方平面无引线(或称“四方平面无引脚”，quad flat no-lead,QFN)封装为无引线的半导体装置，因其尺寸小及优秀的热与电性能，而被广泛应用于电子封装产业。
QFN封装通常设计为使晶粒垫(die pad)暴露在底面中，在连接到电子设备的安装板(mounting board)时形成有效散热路径。为了确保QFN封装与安装板之间建立成功的焊点(solder joint)，通常会进行目视检查以检查连接状况。然而，由于焊接端子是位在QFN封装的底面，因此无法轻易确认连接状态。
为了解决此问题，现有技术已开发在封装体的边缘上具有缺口(notch)的QFN封装。可透过两步锯切(two-step sawing)或半蚀刻(half-etching)以在引线端的底面中形成减薄部分，以产生缺口。然而，通过上述方法产生的减薄部分的形状与大小受限于引线的厚度。因此，有限的减薄部分不能作为让人满意的目视指示物或者作为可靠的焊点。此外，锯切方法经常导致引线上产生毛边。而毛边的产生并非所期望的，因为毛边可能会聚集在引线的缺口内并对焊料的安装与接合的可靠性产生负面影响。因此，为了去除毛边，需要增加成本及人力。此外，上述蚀刻方法需要使用蚀刻与清洁的设备，使得运作及维护的成本增加。
发明内容
根据本发明的一实施例，提供一种半导体装置，包括半导体晶片、多个引线设置在半导体晶片周围、以及密封层形成为覆盖半导体晶片及各引线的一部分。各引线分别包括顶面、底面、内侧以及外侧。其中，底面相反于顶面，内侧邻近半导体晶片，外侧相反于内侧。引线电连接于半导体晶片。引线的底面及外侧从密封层所暴露出。各引线分别包括凹陷部，形成在位于外侧的底面中以及突出部，形成在位于外侧的顶面中，且突出部形成为由引线的顶面朝向密封层突出。
根据另一实施例，提供一种引线架，包括外框、中央开口、晶粒垫以及多个引线。晶粒垫设置在中央开口之内。多个引线贴附于外框且朝向晶粒垫延伸。各引线包括顶面、底面、内侧以及外侧。其中，底面相反于顶面，内侧邻近半导体晶片，外侧相反于内侧。各引线分别包括凹陷部，形成在位于外侧的底面中以及突出部，形成在位于外侧的顶面中。
根据另一实施例，提供一种半导体装置的制造方法，该方法包括：提供引线架，引线架包括晶粒垫及多个引线，各引线分别包括顶面、底面、内侧以及外侧，其中底面相反于顶面，内侧邻近半导体晶片，外侧相反于内侧；装载引线架到下模具上，其中下模具包括多个间隙，多个间隙彼此以间隔关系设置；由与下模具相反的一侧压制各引线，以形成凹陷部及突出部，其中各突出部朝向下模具的各间隙突出；从引线架移除下模具；安装半导体晶片在晶粒垫上，且将半导体晶片电连接于引线；形成密封层在半导体晶片与各引线的一部分的上方，以形成封装体，其中包含模板以贴附在引线的底面；从引线移除模板；在引线的底面形成镀层；以及沿各凹陷部将封装体单体化，其中各凹陷部是藉由调整尺寸和设置位置，使得在单体化步骤后保留各凹陷部的一部分。
附图说明
本发明通过示例的方式所绘示出，且并不受所附图式的限制，在所附图式中，相似的符号标记是指相似的元件。图中的元件是为了简洁及清楚所绘出，且不一定是按比例绘制。
图1A为本发明一实施例的半导体装置的底视示意图。
图1B为沿着图1A的线段A-A’所取得的剖面示意图。
图1C为本发明一实施例的半导体装置的侧视示意图。
图2A为本发明另一实施例的引线架的俯视示意图。
图2B为图2A中所示的围绕区域X的放大图。
图3A为本发明另一实施例的引线架的俯视示意图。
图3B为图3A中所示的围绕区域X的放大图。
图4A为本发明另一实施例的引线架的俯视示意图。
图4B为图4A中所示的围绕区域X的放大图。
图5A为本发明又一实施例的引线架的俯视示意图。
图5B为图5A中所示的围绕区域X的放大图。
图6为本发明再一实施例的引线架的俯视示意图。
图7A到图7I为示出本发明一实施例的用于制造半导体装置的步骤顺序的剖面图。
图8A为图7D中所示的围绕区域Z的放大图。
图8B到图8D示出本发明其他实施例的凹陷部与突出部的示例性形状。
图9A为本发明一实施例的半导体装置安装在安装板上的剖面示意图。
图9B为本发明一实施例的半导体装置安装在安装板上的侧视示意图。
图10A到图10F为示出本发明另一实施例的用于制造半导体装置的步骤顺序的剖面图。
图11为根据图10A到图10F所述步骤制造的半导体装置的剖面示意图。
图12为本发明又一实施例的半导体装置的剖面示意图。
附图标记：
10：半导体晶片
100：半导体装置
20：引线
200：引线框带
201：引线架
202：外框
203：中央开口
205：晶粒垫
20a：顶面
20b：底面
22：凹陷部
24：突出部
30：密封层
302：接线
304：凸块
402：冲头
404：刀片
50：镀层
70：下模具
702：模板
80：封装体
90：安装板
902：连接垫
904：焊料
G：间隙
S：单体化线
X，Z：围绕区域
θ：倾斜角
具体实施方式
请适当地参考所附图式以描述本发明的实施例。须注意的是，于后所述的半导体装置、引线架或半导体装置的制造方法旨在体现本发明的技术概念，且其并非将本发明的范围限制于以下实施例，除非另有说明。以下所述的本发明的一实施例与一示例的内容也可以应用于其他实施例与示例。在一些图式中，是将构件的尺寸或位置关系加以凸显，以使下文更为清楚，不一定是按比例绘制。
须注意的是，「包括」、「包含有」、「包括」或「包括有」等词并不排除其他元件或方法相关的步骤，且应当理解「一」的用语并不排除多个元件或步骤。
图1A示出本发明一实施例的半导体装置100的底视图。图1B示出沿着图1A的线段A-A’所取得的剖面图。图1C示出图1A的半导体装置100的侧视图。
如图1A到图1C所示，半导体装置100包括半导体晶片10安装在晶粒垫205上、多个引线20设置在半导体晶片10周围、以及密封层30。各引线20分别包括一顶面20a、一底面20b相反于顶面20a、一内侧邻近半导体晶片10以及一外侧相反于内侧。引线20包括正极及负极(未示出)。半导体晶片10电连接于引线20。对于打线接合晶片(wire-bond chip)，电连接可通过图1B所示的接线302以实现。而对于覆晶(flip chip)型封装，半导体晶片10与引线20之间的电连接则可通过图12所示的凸块304以实现。
图1B描绘出密封层30，其形成为覆盖半导体晶片10以及引线20的一部分，使引线20的底面20b及外侧从密封层30所暴露出。引线20包括凹陷部22形成在位于外侧的底面20b中，以及包括突出部24形成在位于外侧的顶面20a中。突出部24形成为由引线20的顶面20a朝向密封层30突出。
在本发明的此实施例中，引线20的外侧是指邻近半导体装置100的外缘的区域且包括引线端。引线20的内侧是指与外侧相反的区域且邻近晶粒垫205或半导体晶片10。
如图1B所示，凹陷部22的位置及突出部24的位置可彼此对应。具体而言，凹陷部22及突出部24二者皆形成在引线20的外侧，使得引线20位于外侧的部分高于引线20位于内侧的部分。更具体地说，凹陷部22及/或突出部24可形成为暴露在半导体装置100的外缘中。
引线20可形成为在外侧倾斜，以使凹陷部22的直径由底面20b往上减少。突出部24也可相对于半导体装置100的底面形成小于90°的倾斜角θ。倾斜角θ的范围可例如为45到63度。
从半导体装置100的侧面来看，凹陷部22可形成为弧形，例如为圆形的一部分或椭圆形的一部分；或者凹陷部22可形成为多边形，例如三角形、梯形、五边形、六边形、七边形或八边形等。从半导体装置100的侧面来看，突出部24可形成为弧形，例如圆形的一部分或椭圆形的一部分；或者突出部24可形成为多边形，例如三角形、梯形、五边形、六边形、七边形或八边形等。如图1C所示的示例，从半导体装置100的侧面来看，凹陷部22与突出部24二者皆形成为梯形。
再者，凹陷部可形成为椭圆形或矩形，使椭圆形或矩形的长度方向沿着相对应引线的延伸方向配置，如图3A与图4A所示。
此外，凹陷部的宽度可小于相对应的引线的宽度，使得在封装步骤过程中模板可覆盖凹陷部的开口，以避免封装材料流入凹陷部中。
在一些实施例中，凹陷部22的形状与突出部24的形状可为共形的(conformal)。在其他实施例中，凹陷部22的形状与突出部24的形状可为非共形的(non-conformal)。
在本发明的一实施例中，半导体装置100可包括在引线20上的一粗糙表面(未示出)。具体而言，粗糙表面可包括在引线20的顶面20a中。更具体地说，粗糙表面可包括在引线20的顶面20a中的突出部24上。引线20上的粗糙表面有助于增加引线20与密封层30的接触面积，藉此提升引线20与密封层30之间的黏着强度，并避免半导体装置100之内发生剥离。
在另一实施例中，半导体装置100可包括镀层50，位在引线20的底面20b表面与凹陷部22中。镀层50可包括铅、铋、锡、铜、银、镍、钯、金的金属或上述金属的合金。镀层50有助于增加引线20的可焊性及导电性。
如上所述，在现有技术中的凹陷部是通过两步锯切或半蚀刻方法所制成，以在引线端的底面中形成缺口。在经过两步锯切或半蚀刻方法后，引线仍保持平坦，且凹陷部的形状与尺寸受引线厚度所限制。
再者，锯切方法产生毛边，其聚集在引线的缺口之内且会对焊料的安装与接合的可靠性产生负面影响。
与现有技术不同的是，本发明的凹陷部22是对引线20制造一结构扭曲，而不经过两步锯切或半蚀刻方法。可在引线20上藉由压制工具(例如冲头(punch))以进行结构扭曲，从而造成一升高部分，其构成形成在引线20的位于外侧的底面20b中的凹陷部22以及形成在引线20的顶面20a中的突出部24。由于不需要切除引线的一部分以形成凹陷部，故本发明的凹陷部22的形状与尺寸不受限于引线20的厚度，因此可形成较宽或较高的凹陷部22。
本发明的凹陷部22不需要蚀刻与清洁设备即可形成。此外，由于不需要使用切割机(dicing saw)形成凹陷部22，故可减少毛边的产生。因此，可节省去除毛边的人力与成本。
据此，本发明的凹陷部22可增加整体可焊接面积，且可易于从半导体装置100的侧面观察到，因此有益于作为可靠焊点及焊接状况的目视指示物。
此外，突出部24形成为由引线20的顶面20a朝向密封层30突出，可在引线20与密封层30之间提供锚固效果，从而使引线20与密封层30之间的黏着强度提升，并避免半导体装置100之内发生剥离。
图2A示出本发明另一实施例的引线框带200的一部分的俯视图。引线框带200包括多个引线架201(虚线围成的方形区域)排列成至少一阵列。各引线架201包括外框202、中央开口203、晶粒垫205设置在中央开口203之内、以及多个引线20贴附于外框202且朝向晶粒垫205延伸。各引线20包括顶面20a、底面20b相反于顶面20a、一内侧邻近晶粒垫205以及一外侧相反于内侧。
在此实施例中，引线20的外侧是指邻近引线架201外缘的区域，且不仅包括引线端，还包括外框202。
图2B描绘出图2A中所示的围绕区域X的放大图。如图2B所见，引线20包括突出部24(以实线示出)形成在位于外侧的顶面20a中，以及包括凹陷部22(以虚线示出)形成在位于外侧的底面20b中。凹陷部22是藉由调整尺寸和设置位置，使得在单体化(singulation)后保留凹陷部22的一部分。具体而言，凹陷部22及/或突出部24是藉由调整尺寸和设置位置，使得在单体化后保留凹陷部22的一部分及突出部24的一部分。
在一实施例中，如图2A与图2B所示，从引线架201的上方来看，凹陷部22及突出部24形成为圆形。在其他实施例中，如图3A与图3B所示，凹陷部22的形状及突出部24的形状亦可形成为椭圆形，或者可形成为如图4A与图4B中所示的矩形。在这些实施例中，凹陷部22及突出部24设置在引线20与外框202的交叉处，以跨越交叉处，使得在单体化之后虽然凹陷部22的一部分与突出部24的一部分会被移除，但单体化后仍会保留凹陷部22的一部分与突出部24的一部分。
在本发明中，设置在引线20与外框202的各交叉处的凹陷部与突出部组合的数量并不受限制。例如，如图2A、图3A及图4A所示，在引线20与外框202的各交叉处可为一组凹陷部22与突出部24。或者，在引线20与外框202的各交叉处可为多组凹陷部22与突出部24。例如，图5A示出二组凹陷部22与突出部24设置在引线20与外框202的交叉处。图5B描绘出图5A中所示的围绕区域X的放大图。如图5B所示，各组凹陷部22与突出部24是藉由调整尺寸和设置位置，使得凹陷部22及突出部24跨越单体化线S。因此，在单体化后会移除在两条单体化线S之间的凹陷部22的一部分与突出部24的一部分，而在单体化后会保留在两条单体化线S以外的凹陷部22的一部分与突出部24的一部分。
图6示出本发明引线架的再一实施例。如图6所示，引线20位于外侧的部分的宽度大于此引线20位于内侧的部分的宽度，使得在引线20与外框202的交叉处可提供更多的空间，以容纳较大尺寸或较多数量的凹陷部22与突出部24。
根据本发明的引线架201，引线20的结构、凹陷部22与突出部24的形状与数量可设计为较佳地增加整体可焊接面积，并有益于提供可靠焊点及焊接状况的目视指示物。
此外，本发明实施例中的突出部24提供锚固效果，使得引线20与密封层30之间的黏着强度提升，以避免半导体装置之内发生剥离。
在另一实施例中，引线架201可包括在引线20上的一粗糙表面(未示出)。具体而言，粗糙表面可包括在引线20的顶面20a中。更具体地说，粗糙表面可包括在引线20的顶面20a中的突出部24中。当将引线架201应用于半导体装置时，粗糙表面有助于增加引线20与密封层的接触面积，藉此提升引线20与密封层之间的黏着强度，并避免半导体装置100之内发生剥离。
根据本发明另一实施例，引线架201可包括镀层(未示出)，位在引线20的底面20b表面与凹陷部22中。镀层可包括铅、铋、锡、铜、银、镍、钯、金的金属或上述金属的合金。镀层有助于增加引线20的可焊性及导电性。
以下将结合半导体装置的制造方法以详细描述本发明的引线架和半导体装置的其他特征。
如图7A到图7I所示，其绘示出本发明一实施例的用于制造半导体装置100的方法的剖面图。此方法包括以下步骤：如图7A所示，提供引线架201，引线架201包括晶粒垫205及多个引线20，其中各引线20分别包括顶面20a、底面20b相反于顶面20a、一内侧邻近晶粒垫205以及一外侧相反于内侧；如图7B所示，装载引线架201到下模具70上，其中下模具70包括多个间隙G，多个间隙G彼此以间隔关系设置；如图7C所示，由与下模具70相反的一侧压制各引线20，以形成凹陷部22及突出部24，其中突出部24由引线20的顶面20a朝向下模具70的间隙G突出；如图7D所示，从引线架201上移除下模具70；如图7E所示，安装半导体晶片10在晶粒垫205上，且将半导体晶片10电连接于引线20；如图7F所示，形成密封层30在半导体晶片10与导线20的一部分的上方，以形成封装体80，其中包含模板702以贴附在引线20的底面20b；如图7G所示，从引线20上移除模板702并暴露出引线20的底面20b；如图7H所示，镀覆(plating)引线20以在底面20b表面形成镀层50；以及如图7I所示，沿凹陷部22将封装体80单体化，以形成半导体装置100，其中凹陷部22是藉由调整尺寸和设置位置，使得在单体化步骤后保留凹陷部22的一部分。
根据本发明的实施例，引线20的外侧是指邻近半导体装置100的外缘的区域且包括引线端。引线20的内侧是指与外侧相反的区域且邻近晶粒垫205或半导体晶片10。
如图7C所示，凹陷部22、突出部24及间隙G可彼此互相对应设置。具体而言，间隙G的空间是配置成使凹陷部22及突出部24形成在引线20的外侧。更具体地说，各间隙G中的空间是配置成如图7I所描绘的，在单体化步骤后使凹陷部22及/或突出部24可暴露在半导体装置100的外缘中。
须提及的是，本发明的方法所形成的凹陷部22与突出部24的数量并不受限制，其可为一个或多个凹陷部22与突出部24。各间隙G中的空间以及下模具70的间隙G的数量可对照凹陷部22与突出部24的期望数量及/或期望位置来配置。
在图7C的所示的压制步骤中，引线20可压制为在外侧倾斜，以使凹陷部22的直径由底面20b往上减少。图8A绘示出图7D中所示的围绕区域Z的放大图。在图8A中，突出部24可压制为相对于底面20b形成小于90°的倾斜角θ，倾斜角θ的范围可例如为45到63度。可通过使用冲头402冲压(stamping)或冲孔(punching)以进行压制步骤。压制步骤与单体化步骤一起会使得引线20位于外侧的部分高于此引线20位于内侧的部分。
凹陷部22的形状及突出部24的形状可为各式样且并不受限制。示例可见于图8A到图8D。在本实施例的一些示例中，凹陷部22可压制为形成多边形，例如三角形(参见图8B)、梯形(参见图8A)、五边形、六边形、七边形或八边形等。在本实施例的其他示例中，凹陷部22可压制为形成弧形，例如圆形的一部分(参见图8C)或椭圆形的一部分(参见图8D)。在本实施例的一些示例中，突出部24可压制为形成多边形，例如三角形(参见图8B)、梯形(参见图8A)、五边形、六边形、七边形或八边形等。在本实施例的其他示例中，突出部24可压制为形成弧形，例如圆形的一部分(参见图8C)或椭圆形的一部分(参见图8D)。
在一些实施例中，凹陷部22的形状与突出部24的形状可配置为共形。在其他实施例中，凹陷部22的形状与突出部24的形状可配置为非共形。
在又一实施例中，上述方法还可包括在引线上进行表面粗化(未示出)的步骤。具体而言，可在引线20的顶面20a中进行表面粗化。更具体地说，可在引线20的顶面20a中的突出部24上进行表面粗化。表面粗化步骤的顺序可配置为在形成密封层30在半导体晶片10与导线20的一部分的上方以形成封装体80的步骤之前的任一阶段。表面粗化步骤亦可配置为提供包括有晶粒垫205及多个引线20的引线架201之前的预处理步骤。可例如通过使用等离子处理(plasma treatment)以进行表面粗化步骤。形成在引线20上的粗化表面可增加引线20与密封层30的接触面积，藉此提升引线20与密封层30之间的黏着强度，并避免半导体装置100之内发生剥离。
在本发明中，镀层50可形成在引线20的底面20b表面及凹陷部22中。镀层50可包括铅、铋、锡、铜、银、镍、钯、金的金属或上述金属的合金。镀层50有助于增加引线20的可焊性及导电性。
根据本实施例，引线20可压制为形成一结构扭曲。结构扭曲造成一升高部分，其构成形成在引线20的位于外侧的底面20b中的凹陷部22以及形成在引线20的顶面20a中的突出部24。因此突出部24高于晶粒垫205及引线20的其余部分。与现有技术不同的是，不需要切除引线的一部分以形成凹陷部。因此，本发明的凹陷部22的形状与尺寸不受限于引线20的厚度，故可形成较宽或较高的凹陷部22。据此，本发明的方法所制成的凹陷部22可增加整体可焊接面积，且可易于从半导体装置100的侧面观察到，进而有益于作为可靠焊点及焊接状况的目视指示物。
在本发明中，可通过使用刀片(如图10F中的404所示)锯切或者使用冲头(未示出)进行单体化步骤，以将封装体80分离成个别的半导体器件100。可适当地调整刀片或冲头的宽度，以使凹陷部22的一部分及/或突出部24的一部分可暴露在半导体器件100的外缘中。
在本发明中，可通过将封装材料封装在半导体晶片10与引线20的一部分的上方以形成封装体80而形成密封层30。封装材料可例如为密封树脂。在封装步骤的过程中，将模板702黏着到引线20的底面20b并覆盖通往凹陷部22的开口，以避免封装材料或其他杂质流入凹陷部22。须注意的是，凹陷部22的宽度可形成为小于相对应的引线20的宽度，以使模板702可完全覆盖凹陷部22的开口。
在另一实施例中，该方法可使用位于外侧的宽度大于位于内侧的宽度的引线20，从而可为压制步骤提供较大的空间，以形成较大尺寸或较多数量的凹陷部22与突出部24。
图9A与图9B绘示出本发明一实施例的半导体装置100安装在安装板90上的剖面图与侧视图。使用上述方法制造的半导体装置100在引线20上具有凹陷部22及突出部24。引线20的底面20b及凹陷部22被镀膜50所覆盖。如图9B所示，形成在镀层50上的焊料904延伸到凹陷部22。当半导体装置100与安装板90的连接垫902之间成功连接，可在半导体装置100的侧面观察到焊料904，且焊料90可作为目视指示物。对于在半导体装置100的侧面不能观察到的那些焊料904，即表示连接可能失败，且会将半导体装置100提交至进一步检查、重制或废弃。从图9A与图9B可见，凹陷部22有效地增加整体可焊接面积，且可易于从半导体装置100的侧面观察到。因此，凹陷部22有益于作为可靠焊点及焊接状况的目视指示物。
此外，突出部24形成为朝向密封层30突出，可在引线20与密封层30之间提供锚固效果，造成引线20与密封层30之间的黏着强度提升，并避免半导体装置100之内发生剥离。
如上所述，本发明的凹陷部22的形状与尺寸并不受限于引线20的厚度，因此可形成较宽或较高的凹陷部22。图10A到图10F示出本发明另一实施例的半导体装置的制造方法的剖面图。详细步骤亦可参考图7A到图7I，不同之处在于此实施例中形成较宽的凹陷部22与突出部24。
图11绘示出另一实施例的半导体装置的剖面示意图。相较于图1B，图11中凹陷部22的直径较宽，并提供更多的空间以容纳焊料，藉此可有效地增加整体可焊接面积。
[半导体装置]
在本发明的实施例中，半导体装置100可为四方平面无引线(QFN)封装，而，本发明亦可同样应用于其他平面无引线封装，例如双侧平面无引线(dual flat-pack no-lead，DFN)封装。
本发明的范围不受限于这些示例性实施例。经参阅本发明内容，本领域中具有通常知识者可实现众多变化、修饰或均等，无论其为说明书中所明确提供的或是说明书中所隐含的，例如结构、尺寸、材料类型及制程的变化、修饰或均等。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做之均等变化与修饰，皆应属本发明的涵盖范围。

Claims (10)

1.一种半导体装置，其特征在于，包括：
一半导体晶片；
多个引线，设置在所述半导体晶片周围，各引线分别包括一顶面、一底面相反于所述顶面、一内侧邻近所述半导体晶片以及一外侧相反于所述内侧，且所述引线电连接于所述半导体晶片；以及
一密封层，形成为覆盖所述半导体晶片以及各所述引线的一部分，并使各所述引线的所述底面及所述外侧从所述密封层所暴露出；
其中，各所述引线分别包括一凹陷部形成在位于所述外侧的所述底面中以及一突出部形成在位于所述外侧的所述顶面中，且所述突出部形成为由所述引线的所述顶面朝向所述密封层突出。
2.如权利要求1所述的半导体装置，其特征在于，一镀层形成在各所述引线的所述底面与所述凹陷部中。
3.如权利要求1所述的半导体装置，其特征在于，各所述凹陷部形成为弧形或多边形。
4.如权利要求1所述的半导体装置，其特征在于，各所述引线位于所述外侧的部分的宽度大于位于所述内侧的部分的宽度。
5.如权利要求1所述的半导体装置，其特征在于，各所述凹陷部暴露在所述半导体装置的一外缘中。
6.如权利要求1所述的半导体装置，其特征在于，各所述引线的所述突出部包括一粗糙表面。
7.一种引线架，其特征在于，包括：
一外框；
一中央开口；
一晶粒垫，设置在所述中央开口之内；以及
多个引线，贴附于所述外框且朝向所述晶粒垫延伸，各引线包括一顶面、一底面相反于所述顶面、一内侧邻近所述晶粒垫以及一外侧相反于所述内侧；
其中，各所述引线分别包括一凹陷部形成在位于所述外侧的所述底面中以及一突出部形成在位于所述外侧的所述顶面中。
8.如权利要求7所述的引线架，其特征在于，各所述突出部高于所述晶粒垫。
9.如权利要求7所述的引线架，其特征在于，各所述引线的所述突出部相对于所述引线的所述底面形成小于90°的一倾斜角。
10.一种半导体装置的制造方法，其特征在于，包括：
提供一引线架，所述引线架包括一晶粒垫及多个引线，各所述引线分别包括一顶面、一底面相反于所述顶面、一内侧邻近所述晶粒垫以及一外侧相反于所述内侧；
装载所述引线架到一下模具上，其中所述下模具包括多个间隙，所述多个间隙彼此以间隔关系设置；
由与所述下模具相反的一侧压制各所述引线，以形成一凹陷部及一突出部，其中各所述突出部朝向所述下模具的各所述间隙突出；
从所述引线架移除所述下模具；
安装一半导体晶片在所述晶粒垫上，且将所述半导体晶片电连接于所述多个引线；
形成一密封层在所述半导体晶片与各所述引线的一部分的上方，以形成一封装体，其中包含一模板以贴附在所述多个引线的所述多个底面；
从所述多个引线移除所述模板；
在所述多个引线的所述多个底面形成一镀层；以及
沿各所述凹陷部将所述封装体单体化，其中各所述凹陷部是藉由调整尺寸和设置位置，使得在所述单体化步骤后保留各所述凹陷部的一部分。
CN202010603132.9A 2020-03-17 2020-06-29 半导体装置、引线架以及半导体装置的制造方法 Withdrawn CN113410201A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/820,748 2020-03-17
US16/820,748 US20210296216A1 (en) 2020-03-17 2020-03-17 Semiconductor device, lead frame, and method for manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
CN113410201A true CN113410201A (zh) 2021-09-17

Family

ID=77677389

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010603132.9A Withdrawn CN113410201A (zh) 2020-03-17 2020-06-29 半导体装置、引线架以及半导体装置的制造方法

Country Status (3)

Country Link
US (1) US20210296216A1 (zh)
CN (1) CN113410201A (zh)
TW (1) TW202137456A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230003681A (ko) * 2021-06-29 2023-01-06 삼성전자주식회사 반도체 패키지

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6281568B1 (en) * 1998-10-21 2001-08-28 Amkor Technology, Inc. Plastic integrated circuit device package and leadframe having partially undercut leads and die pad
JP2003158234A (ja) * 2001-11-21 2003-05-30 Hitachi Ltd 半導体装置及びその製造方法
US20040238923A1 (en) * 2003-03-11 2004-12-02 Siliconware Precision Industries Co., Ltd. Surface-mount-enhanced lead frame and method for fabricating semiconductor package with the same
JP2005033043A (ja) * 2003-07-08 2005-02-03 New Japan Radio Co Ltd リードフレームおよび半導体装置並びにそれらの製造方法
US7944043B1 (en) * 2008-07-08 2011-05-17 Amkor Technology, Inc. Semiconductor device having improved contact interface reliability and method therefor
CN108281396A (zh) * 2017-01-05 2018-07-13 意法半导体公司 具有从封装突出的引线的引线框
CN110277368A (zh) * 2018-03-15 2019-09-24 艾普凌科株式会社 半导体装置及其制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6281568B1 (en) * 1998-10-21 2001-08-28 Amkor Technology, Inc. Plastic integrated circuit device package and leadframe having partially undercut leads and die pad
JP2003158234A (ja) * 2001-11-21 2003-05-30 Hitachi Ltd 半導体装置及びその製造方法
US20040238923A1 (en) * 2003-03-11 2004-12-02 Siliconware Precision Industries Co., Ltd. Surface-mount-enhanced lead frame and method for fabricating semiconductor package with the same
JP2005033043A (ja) * 2003-07-08 2005-02-03 New Japan Radio Co Ltd リードフレームおよび半導体装置並びにそれらの製造方法
US7944043B1 (en) * 2008-07-08 2011-05-17 Amkor Technology, Inc. Semiconductor device having improved contact interface reliability and method therefor
CN108281396A (zh) * 2017-01-05 2018-07-13 意法半导体公司 具有从封装突出的引线的引线框
CN110277368A (zh) * 2018-03-15 2019-09-24 艾普凌科株式会社 半导体装置及其制造方法

Also Published As

Publication number Publication date
TW202137456A (zh) 2021-10-01
US20210296216A1 (en) 2021-09-23

Similar Documents

Publication Publication Date Title
US7579674B2 (en) Semiconductor package configuration with improved lead portion arrangement
US7608930B2 (en) Semiconductor device and method of manufacturing semiconductor device
TWI480993B (zh) Semiconductor device and method for manufacturing semiconductor device
US7939933B2 (en) Semiconductor device
US9136247B2 (en) Resin-encapsulated semiconductor device and method of manufacturing the same
US8853841B2 (en) Lead frame which includes terminal portion having through groove covered by lid portion, semiconductor package, and manufacturing method of the same
US6358778B1 (en) Semiconductor package comprising lead frame with punched parts for terminals
US8133759B2 (en) Leadframe
TW200845351A (en) Semiconductor device, leadframe and manufacturing method of semiconductor device
KR20150039105A (ko) 반도체 장치 및 그 제조 방법
US20060012055A1 (en) Semiconductor package including rivet for bonding of lead posts
US12119263B2 (en) Methods and apparatus for an improved integrated circuit package
US11600561B2 (en) Semiconductor device
JP2003174131A (ja) 樹脂封止型半導体装置及びその製造方法
JP7494107B2 (ja) リードフレーム、リードフレームの製造方法及び半導体装置
CN113410201A (zh) 半导体装置、引线架以及半导体装置的制造方法
EP3319122B1 (en) Semiconductor device with wettable corner leads
US20200321228A1 (en) Method of manufacturing a lead frame, method of manufacturing an electronic apparatus, and electronic apparatus
JP2008192660A (ja) 半導体装置およびその製造方法
TWI761105B (zh) 半導體封裝結構及導線架
TWI761116B (zh) 半導體封裝結構及導線架
JPH08111432A (ja) 半導体装置及びその製造方法
JP2021103712A (ja) 半導体装置およびその製造方法
JP2001077273A (ja) リードフレームとそれを用いた樹脂封止型半導体装置の製造方法
JP2001267483A (ja) 半導体装置及びその製造方法及び電子装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication
WW01 Invention patent application withdrawn after publication

Application publication date: 20210917