JP6644978B2 - 半導体素子搭載用基板及び半導体装置、並びにそれらの製造方法 - Google Patents

Description

本発明は、半導体素子搭載用基板及び半導体装置、並びにそれらの製造方法に関する。

近年、携帯電話等に代表されるように、電子機器の小型化，薄型化が推進されている。このため、そのような電子機器に用いられる半導体装置についても高密度化、小型化、軽量化、及び回路基板への高密度実装化が図られている。

従来、半導体装置は、導電性基板をエッチング加工又はプレス加工してリードフレームを作製し、このリードフレームに半導体素子を搭載し、ワイヤボンディング等による接続を行い、その後、封止樹脂で全体を覆い半導体装置を作製していた。

ところが、小型化、高密度配置化を目的に、樹脂封止後、導電性基板を除去するタイプの半導体装置が提案されている。

係る半導体装置では、導電性を有する基材の両面に、所定のパターニングを施したレジストマスクを形成し、そのレジストマスクから露出した基材上にめっきにより導電性金属をめっき層として設ける。そして、表面側のめっき層をマスクとして、表面側からハーフエッチングすることで半導体素子搭載用のダイパッド部と外部接続用のリード部とを形成し、レジストマスクを除去することで半導体素子搭載用基板をまず形成する。

そして、形成した半導体素子搭載用基板に半導体素子を搭載し、ワイヤボンディングした後に樹脂封止を行い、裏面側のめっき層をマスクとして所定の箇所の導電性基板をエッチング除去することにより、ダイパッド部及びリード部を分離した半導体装置が作製される。

例えば、このような導電性基板を除去するタイプの半導体装置が、特許文献１に開示されている。

また、これら半導体装置を小型化、薄型化すると同時に高密度実装化を進めた特許文献２では、上述の配線層を封止樹脂で樹脂封止後、基板を除去する等の方法を用いて、ダイパッド部下側にも外部端子を配置するＦａｎ−Ｉｎ型の半導体装置を開示している。これにより、外部端子部を複数列配置することが可能となり、多ピン化が進んだ。

特開２００７−１５０３７２号公報 特開２０１３−８０９５７号公報

しかしながら、特許文献２に記載の半導体装置では、内部端子部と外部端子部を接続する配線部を配置する必要があり、外部端子部間にこの配線部を複数配置するには限界があった。このため外部端子部が２００ピンを超える多ピンの半導体装置には、導電性基板ではなく、例えば、ポリイミドテープ等テープ基材に銅箔を積層したＴＡＢ（Tape Automated Bonding）テープが用いられている。ポリイミドテープは高価であり、かつ製造工程も複雑であるため、導電性基板を使用した半導体装置に比べコストが高いという問題点があった。

そこで、本発明は、前記課題に鑑みてなされたものであり、半導体素子搭載用基板に半導体素子を搭載し、樹脂封止後に裏面からのエッチング加工によりダイパッド部及びリード部を分離する半導体装置において、従来に比べより多ピン化、小型化、高密度実装が可能な半導体素子搭載用基板及び半導体装置、並びにそれらの製造方法を提供することを目的とする。

上記目的を達成するため、本発明の一態様に係る半導体素子搭載用基板は、導電性基板の表面側の所定領域に設けられた半導体素子搭載領域と、
該半導体素子搭載領域の周囲に設けられ、前記表面側の平坦面を含む内部端子部と、
該内部端子部と離間して設けられ、前記表面側の平坦面を含む外部端子部と、
前記内部端子部と前記外部端子部とを少なくとも前記表面側の平坦面上で電気的に接続する第１の配線部と、
前記内部端子部と前記外部端子部とを電気的に接続し、前記表面側の平坦面よりも高さが低く設けられた第２の配線部と、
少なくとも、前記導電性基板の表面側の半導体素子搭載領域、前記内部端子部、前記外部端子部、前記第１の配線部及び前記第２の配線部以外の領域に設けられた窪み領域と、を有する。

本発明によれば、多ピン化、小型化、高密度実装が可能な半導体素子搭載用基板及び半導体装置を提供することができる。

本発明の第１の実施形態に係る半導体素子搭載用基板の一例を示す図である。 本発明の第１の実施形態に係る半導体素子搭載用基板の配線部の一例を示す図である。 本発明の第１の実施形態に係る半導体素子搭載用基板の配線部の製造方法の一例を示す図である。 本発明の第１の実施形態に係る半導体装置の一例を示す断面図である。 本発明の第１の実施形態に係る半導体装置の変形例に係る半導体装置を示す断面図である。 本発明の第２の実施形態に係るＦａｎ−Ｉｎ型の半導体素子搭載用基板の一例を示す断面図である。 本発明の第２の実施形態に係るＦａｎ−Ｉｎ型の半導体装置の一例を示す断面図である。 本発明のＦａｎ−Ｉｎ型半導体装置の一例を示した図である。 本発明の第１の実施形態に係る半導体装置の製造方法の一例の前半の一連の工程を示した図である。 本発明の第１の実施形態に係る半導体素子搭載用基板の製造方法の一例の後半の一連の工程を示した図である。 本発明の実施形態に係る半導体装置の製造方法の一例の前半の一連の工程を示す図である。 本発明の実施形態に係る半導体装置の製造方法の一例の後半の一連の工程を示す図である。

以下、図面を参照して、本発明を実施するための形態の説明を行う。

［第１の実施形態］
＜半導体素子搭載用基板＞
以下、図面を参照して、本発明の第１の実施形態に係る半導体素子搭載用基板について説明する。

図１は、本発明の第１の実施形態に係る半導体素子搭載用基板（以下、「リードフレーム」とも称す）の一例を示す図である。なお、図１では、配線部５０に沿った断面ではなく、配線部５０と交わるようなラインで切断した断面を示す。

図１に示すように、第１の実施形態に係る半導体素子搭載用基板１００は、導電性基板１０と、半導体素子搭載領域２０として機能する半導体素子搭載部２２と、半導体素子の電極と接続するための内部端子部３０と、外部機器（図示せず）と接続するための外部端子部４０と、内部端子部２０と外部端子部４０とを電気的に接続する配線部５０と、第１の窪み領域６０と、第２の窪み領域７０と、表面めっき層８０と、裏面めっき層８１とを有する。なお、半導体素子搭載領域２０の下方全体の部分は、ダイパッド部と呼んでも良い。

なお、パターンによっては、半導体素子搭載領域２０を確保した上で、半導体素子搭載部２２を作製しないパターンもある。つまり、本実施形態において、半導体素子搭載部２２を設けることは必須ではなく、半導体素子を搭載可能な半導体素子搭載領域２０が確保されていればよい。例えば、本発明の半導体素子搭載用基板は、半導体搭載領域２０を確保して、半導体素子の下面に外部端子部４０を配置するＦａｎ−Ｉｎタイプ等の半導体装置や、フリップチップ接合により内部端子部３０に半導体素子の電極を直接接合する半導体装置にも適用可能である。以下、第１の実施形態においては、半導体素子搭載部２２があるパターンの半導体素子搭載用基板１００について説明する。

導電性基板１０の材質は、導電性が得られれば特に限定はないが、例えば、銅または銅合金を使用してもよい。樹脂を封止後、導電性基板１０の所定の箇所を溶解除去するため、一般的には、選択溶解除去が可能な銅又は銅合金を使用することが多い。

第１の実施形態に係る半導体素子搭載用基板１００における半導体素子搭載部２２、内部端子部３０、及び外部端子部４０の各構成部位は、導電性基板１０がエッチングされずに未加工で残っている平坦領域から構成される。一方、第１の窪み領域６０及び第２の窪み領域７０（以下、単に「窪み領域６０、７０」と呼んでもよいこととする。）は、導電性基板１０を表面側からエッチングすることにより形成され、エッチング後の導電性基板１０の残部、つまり窪み領域６０、７０の下方領域は裏面連結部１１を構成する。また、半導体素子搭載部２２及び内部端子部３０の表面上には、電気めっきにより表面めっき層８０が形成され、半導体素子搭載部２２及び外部端子部４０の裏面上には、やはり電気めっきにより裏面めっき層８１が形成される。

内部端子部３０と外部端子４０とは、配線部５０により電気的に接続され、さらに導電性基板１０のエッチング加工により形成された裏面連結部１１でも連結されている。また、半導体素子搭載部２２は、裏面連結部１１で各内外部端子部３０、４０及び配線部５０と連結されている。

表面めっき層８０は、少なくとも内部端子部３０の表面上に形成される。半導体素子搭載部２２を形成する場合は、半導体素子搭載部２２の表面にも表面めっき層８０を形成しても良い。この表面めっき層８０に用いるめっき金属の種類は、特に限定はされないが下記の点を考慮して選定する。

内部端子部３０の表面めっき層８０の最上面は、半導体素子の電極とワイヤボンディングして接続する内部電極として機能する部分を含むため、ボンディングワイヤ等の接続に適しためっき金属を選定する。例えば、Ａｕワイヤの場合は、Ａｇめっき、Ａｕめっき、Ｐｄめっき等が良い。

裏面めっき層８１は、少なくとも外部端子部４０に形成される。半導体素子搭載部２２を形成する場合は、半導体素子搭載部２２の裏面上にも裏面めっき層８１を形成しても良い。この外部端子部４０の裏面めっき層８１は、外部機器と接続する外部電極として機能する部分を含むため、外部機器との接続に適しためっき金属を選定する。外部機器との接続は、一般的にはんだボール等のはんだ系合金が多いため、はんだ濡れ性が良く、はんだとの接合性が良いＡｕ（金）めっき、Ｐｄめっき等がよい。

さらに、表面めっき層８０と裏面めっき層８１は、一般的に同時に電気めっきを行って形成するため、同一のめっき構成が望ましい。例えば、導電性基板１０の接触面から外側に向かって、Ｎｉ、Ｐｄ、Ａｕの順に積層する積層めっきでもよい。

また、表面めっき層８０と裏面めっき層８１のめっきの種類は異なっていてもよい。例えば、表面はボンディング性が良好なＡｇめっきとし、裏面ははんだ濡れ性がよいＮｉ、Ｐｄ、Ａｕの順に積層する積層めっきでもよい。

なお、内部端子部及び配線部の裏面側には外部端子裏面めっき層４３のようなめっき層は形成しない。

導電性基板１０の半導体素子搭載部２２、内部端子部３０、外部端子部４０、及び配線部５０以外に相当する領域には、表面側からエッチング加工により窪み領域６０、７０を設けている。

この窪み領域６０、７０を形成することにより、半導体素子搭載部２２、内部端子部３０、外部端子部４０、及び配線部５０が形成される。また、導電性基板１０の裏面側はエッチング加工されず窪みが形成されないので、裏面側は材料面全体で連結されている。

なお、裏面連結部１１については、半導体素子を搭載し樹脂封止後、裏面めっき層をマスクとして裏面側からエッチング加工で除去することにより、半導体素子搭載部、内部端子部、外部端子部を各々独立させる。

ここで、設ける窪み領域６０、７０の深さは、導電性基板１０の板厚の１／２から板厚−０．０３ｍｍである。

窪みの深さが板厚の１／２未満だと、樹脂封封止後のエッチング加工の量が多くなり、エッチング時間が長くなり、エッチング液がめっき層の一部をエッチングしてしまう不具合が発生しやすくなる。板厚−０．０３ｍｍを超える場合、形成した裏面連結金属部が薄くなってしまい、搬送中に変形不具合が発生する可能性がある。好ましくは、板厚−０．０５ｍｍから板厚−０．０３ｍｍである。

次に、本発明の特徴である配線部について、図２、図３を用いて説明する。図２は、本発明の第１の実施形態に係る半導体素子搭載用基板の配線部の一例を示す図である。図２（ａ）は本発明の配線部の一例を示す拡大図である。図２（ｂ）は従来技術の配線部の一例を示す拡大図である。

図２（ｂ）に示すように、従来技術の配線部２５０は、内部端子部２３０や外部端子部２４０の上面と同一面に一定の幅を有して形成される。配線部２５０は、外部端子部２４０と内部端子部２３０とを電気的に接続するために構成されている。内部端子部２３０は、半導体素子の電極とボンディングワイヤ等で連結されるため、半導体素子の周辺に配置される。外部端子部２４０は、半導体装置の外形周辺に１列で配置されるのが一般的であるが、多ピン化により外形周辺に２列、３列等複数列配置される場合もある。また、後述するが、ダイパッド部を形成せず、半導体素子搭載領域を確保した上で、絶縁性接着剤等で半導体素子を搭載して、半導体素子の下面にも外部端子を配置するＦａｎ−Ｉｎタイプもあり、このタイプでは、マトリクス状に外部端子を配置する。このため、外部端子部２４０と内部端子部２３０を配線部２５０で電気的に接続する。この時、従来は、例えば、特許文献２にあるように配線部２５０は一定の幅を確保し、外部端子部２４０間に複数配線部２５０を形成することになる。配線部２５０の幅は、表面側からの窪み深さにも影響されるが、０．０６ｍｍから０．１５ｍｍである。半導体装置の小型化あるいは、多ピン化に伴い、この配線部２５０の幅を小さくするような要求がある。但し、エッチングの加工上、配線部２５０の幅を確保するには０．０６ｍｍ以上は必要であり、０．０６ｍｍ未満の場合、レジストマスクと導電性基板との密着力が低下し、エッチング加工を正常に行うことができず、配線部２５０を加工できない可能性が高い。

発明者は、試行錯誤の結果、本発明を見出した。本発明の第１の実施形態に係る半導体素子搭載用基板１００の外部端子部４０と内部端子部３０とを接続する配線部５０の一部は、表面めっき層８０が形成されている面側で、内部端子部３０の高さより低く形成されていることを特徴としている。また、内部端子部３０の高さより低く形成されている配線部５０の長手方向（延在方向）に直行する断面形状は、表面めっき層８０が形成されている面側に突出した凸形状を有している。

従来、特許文献１に示されるように、内部端子部２３０や外部端子部２４０の形状を形成するために行う表面側からのエッチングによる窪み加工時、表面めっき層をマスクとして形成する場合、配線部２５０上にもめっき層が必要となりその下側の配線部２５０にも平坦部が必要となる。詳細は後述するが、本発明の第１の実施形態に係る半導体素子搭載用基板１００の製造工程では、表面側からの窪み加工時のマスクとして表面めっき層を用いるのではなく、窪み加工用の専用レジストを用いる。これにより、配線部５０上に表面めっき層８０を形成する必要がなくなった。本発明では、図２（ａ）に示すように、配線部５０を、内部端子部３０の高さより低く形成する。かつ、配線部５０の長手方向に直行する断面形状が、表面側に凸形状となっている。内部端子部３０と外部端子部４０とは、断面が凸形状の配線部５０で連結されている。配線部５０をこのような先端が尖った突起形状にすることで、従来あった、配線部２５０の上面の平坦部は無くなり、その分配線部ピッチを小さくすることが可能となる。従来の配線部２５０の幅は０．０６ｍｍ〜０．１５ｍｍであり、その分配線部ピッチを小さくできる。なお、内部端子部３０の高さは、半導体素子搭載部２２及び外部端子部４０の高さと同じであるので、配線部５０の高さは、当然に半導体素子搭載部２２及び外部端子部４０の高さよりも低い。

第１の実施形態に係る半導体素子搭載用基板１００の配線部５０は、図３に示す方法で製造される。

図３は、本発明の第１の実施形態に係る半導体素子搭載用基板の配線部の製造方法の一例を示す図である。図３（ａ）は配線部のエッチング前を示す拡大図である。図３（ｂ）は配線部のエッチング初期を示す拡大図である。図３（ｃ）は配線部のエッチング中期を示す拡大図である。図３（ｄ）は配線部のエッチング完了を示す拡大図である。

従来の配線部２５０に平坦部を形成する場合は、平坦部の幅より若干大きめのレジストマスクを作製する。これは、エッチング加工時、下側だけではなく、横方向にもエッチングされるため、レジストマスクの端部の下側も除去されるためである。そこで、本発明では、これを利用して、図３（ａ）にあるように、配線部５０にエッチング速度制御用レジスト１７２を形成する。次に図３（ｂ）にあるように、表面側からエッチング加工が開始される。図３（ｃ）では、エッチング加工が横方向にも進み、配線部上部の平坦部がなくなる。図３（ｄ）ではエッチングが完了し、配線部５０は、内部端子部３０の高さより低く形成され、かつ、上面に凸状の尖った形状が形成される。図３（ｄ）では、凸形状の先端は、鋭角になっているが、エッチング加工されているため、頂点は曲面形状になっている。内部端子部３０の上面からは、０．０１〜０．０３ｍｍ低く形成することが好ましい。０．０１ｍｍ未満だと、先端部が針状に残り、これが脱落して不具合を起こす場合があるからである。また、０．０３ｍｍを超えると半導体装置となった時、配線部の厚さが薄くなり、使用中断線等不具合を起こす可能性があるからである。更に、封止樹脂と密着性が低下する。

本発明では、配線部５０の上に形成するエッチング速度制御用レジスト１７２が重要である。エッチング速度制御用レジスト１７２は、配線５０部の長手方向に沿って配置する。エッチング速度制御用レジスト１７２の幅は、配線部５０の高さが内部端子部３０の上面より低くなるように設定する。なお、配線部５０の高さは、エッチング液の濃度やエッチング液の吐出圧力等により適宜調整する。また、エッチング速度制御用レジスト１７２の幅は、配線部５０の両側の窪み加工を行う領域の広さにも影響を受ける。密集している場合は、エッチング液が回り難いため幅を狭くし、両側が広い場合はエッチング速度が速くなるため幅を広くする。これらを考慮し、配線部５０の長手方向において均一な凸形状ができるようにエッチング速度制御用レジスト１７２の幅を設定する。

なお、この配線部５０の両側の窪み加工を行う領域が十分あり、配線部５０の上面に平坦部を設けることが可能であれば、従来技術の配線部２５０を形成してもよい。内部端子部３０の高さより低く形成されている配線部５０は、外部端子部４０又は内部端子部３０同士の間隔が狭い箇所に形成すればよく、間隔が広い箇所にまで必ずしも形成する必要は無い。よって、配線部の一部が上述のような先端が尖った突起形状を有する。

＜第１の実施形態の半導体装置＞
次に、上述の半導体素子搭載用基板１００をリードフレームとして使用した半導体装置について、図４を参照して説明する。図４は、本発明の第１の実施形態に係る半導体装置の一例を示す断面図である。なお、図４においては、配線部５０に沿った断面ではなく、配線部５０と交わるようなラインで切断した断面図が示されている。

本発明の第１の実施形態に係る半導体装置２００は、上述の半導体素子搭載用基板１００を用いて、半導体素子搭載領域２０に半導体素子１１０を搭載している。

図４においては、半導体素子搭載部２２を形成し、そこに半導体素子１１０を搭載する事例について説明する。なお、半導体搭載領域２０を確保して、半導体素子搭載部２２を形成しないタイプもある。例えば、半導体素子１１０の下面に外部端子部４０を配置するＦａｎ−Ｉｎタイプ等の半導体装置やフリップチップ接合の半導体装置である。

半導体素子搭載部２２上に半導体素子１１０が搭載され、その半導体素子１１０の電極（図示せず）と内部端子部３０の上面に形成された表面めっき層８０はボンディングワイヤ１２０等で電気的に接続されている。内部端子部３０と外部端子部４０とは、配線部５０を介して接続されている。また外部端子部４０の裏面には、裏面めっき層８１が形成されている。

さらに半導体素子１１０、ボンディングワイヤ１２０、内部端子部３０、外部端子部４０、及び配線部５０の表面は、第１の樹脂１３０で封止され、全面が覆われている。

その後、封止された半導体素子搭載用基板１００を裏面側からエッチング加工して、外部端子部４０、内部端子部３０、配線部５０を形成して外部端子部４０、内部端子部３０、及び配線部５０を各々独立させる。

このエッチング加工では、図１のリードフレームにおける、裏面連結部１１をエッチング加工することで、各端子３０、４０、５０を分離独立する。また、このエッチング加工は、裏面めっき層８１をマスクとして加工するため、裏面めっき層８１を有する外部端子部４０は裏面側からエッチングされないが、内部端子部３０及び配線部５０は、裏面めっき層８１が形成されていないため、裏面よりエッチングされ薄肉部となる。半導体素子搭載部２２は、裏面めっき層８１を形成した場合は外部端子部４０と同様になり、裏面めっき層８１を形成しない場合は、内部端子部３０と同様に薄肉部となる。図４は、半導体素子搭載部２２が裏面めっき層８１を備えた場合を示している。

即ち、半導体素子搭載部２２及び外部端子部４０は、元々の導電性基板１０の厚さを有している。一方、内部端子部３０は、裏面側からのエッチング加工により、半導体素子搭載部２２及び外部端子部４０の厚さよりも薄くなっている。配線部５０は、内部端子部３０と同様、裏面からのエッチング加工が施されているので、底面の高さは、内部端子部３０の高さと略同一である。略同一というのは、エッチングの差を考慮したためであり、エッチング量が同一であれば、配線部５０と内部端子部４０の底面の高さは同一であり、両底面は同一水平面上にある。また、上述のように、半導体素子搭載部２２、内部端子部３０及び外部端子部４０の上面の高さは同一であるが、配線部５０の頂点（先端）は、半導体素子搭載部２２、内部端子部３０及び外部端子部４０の上面よりも低く、窪み領域６０の上端よりも低い。なお、半導体素子搭載部２２、内部端子部３０及び外部端子部４０の上面は、窪み領域６０の上端と同じ高さであり、それは、導電性基板１０の未加工面である平坦面と同一面である。第１の実施形態に係る半導体装置２００の半導体素子搭載部２２、内部端子部３０、外部端子部４０及び配線部５０は、高さ方向において上述のような寸法及び配置関係を有しており、かかる構成により、狭ピッチの半導体装置２００を実現する。

外部端子部４０の裏面めっき層８１の側面、外部端子部４０の側面、内部端子部３０及び配線部５０の裏面は、第２の封止樹脂１４０で覆われ、外部端子部４０の裏面めっき層８１及び半導体素子搭載部２２の裏面めっき層８１は、第２の樹脂１４０から露出している。この露出面は、外部機器との接続のためのものである。

内部端子部３０及び配線部５０は、前述の通り薄肉部となっており、第２の封止樹脂部１０３からは露出しなく、外部機器との接触のリスクはない。第１の樹脂１３０と第２の樹脂１４０は同種類でも良いし、異なる種類であっても良い。図４は、第１の樹脂１３０と第２の樹脂１４０が異なった場合の例を示している。また、第２の樹脂１４０は、第１の樹脂１３０と同様にモールド成形しても良いし、半導体装置２００の裏面側が上方になるように設置し、ポッティング装置等により、裏面側から第２の樹脂１４０を滴下することにより、薄い絶縁性の薄膜を形成しても良い。

図５は、本発明の第１の実施形態に係る半導体装置２００の変形例に係る半導体装置２０１を示す断面図である。変形例に係る半導体装置２０１は、裏面側の第２の樹脂を、表面側の第１の樹脂１３０と同種の樹脂１３０とし、第１の樹脂１３０と同様に裏面側の第２の樹脂もモールド成形した事例である。

本発明の第１の実施形態に係る半導体装置２００、２０１の特徴は、内部端子部３０と外部端子部４０とを連結している配線部５０の少なくとも一部が、内部端子部２０の上面より下側に形成されていることである。第１の実施形態に係る半導体装置２００、２０１は、上述の半導体素子搭載用基板１００を使用して作製されるため、配線部５０は、内部端子部３０の上面より下側に形成される。また、半導体素子１１０を搭載し、第１の樹脂１３０で封止後、裏面連結部１１をエッチング加工することで、半導体素子搭載部２２及び各端子３０、４０を分離独立している。ここで、配線部５０は、配線長手方向に直行する断面形状が略三角形となる。この略三角形の形状の大きさは、高さが０．１ｍｍ前後、底辺の長さが０．１ｍｍ前後となるように形成される。

エッチング加工の深さは、半導体素子搭載用基板１００の裏面連結部１１の厚さと等しくなるが、この厚さは、０．０３ｍｍ〜０．０５ｍｍであることが好ましい。裏面連結部１１の厚さが０．０３ｍｍ未満では、半導体素子搭載用基板１００自体の強度が弱くなり、搬送等不具合を起こす。一方、裏面連結部１１の厚さが０．０５ｍｍを超えると、第１の樹脂１３０で表面側を封止後、裏面側からエッチングする量が多くなり、エッチング時のばらつきが大きくなる。そうすると、配線部５０の厚みを十分確保できない箇所が発生し、使用中断線等不具合を起こす場合がある。本発明の第１の実施形態に係る半導体装置２００、２０１を製造する場合は、第１の樹脂１３０で表面側を封止後、裏面からのエッチング量を適切に管理することが重要である。

また、配線部５０は、上面に凸形状を有し、表面側からの封止のみでは、第１の樹脂１３０から脱落しやすいため、第２の樹脂１４０による裏面側からの封止をしてもよい。第２の樹脂１４０で裏面側から封止を行うことで、配線部５０の脱落を防止できる。

なお、配線部５０の両側に十分な領域があり、配線部５０の上面に平坦部を設けることが可能であれば、従来技術の配線部２５０を形成してもよい。内部端子部３０の高さよりも低く形成されている配線部５０は、外部端子部４０又は内部端子部３０同士の間隔が狭い領域に配線部５０を配置する必要がある場合に、当該領域に少なくとも形成されるものである。よって、配線部の一部が上述の形状を有する。

［第２の実施形態］
次に、本発明の第２の実施形態に係る半導体素子搭載用基板について、図６、図７及び図８を用いて説明する。

これまで示してきた実施形態は、半導体素子搭載部２２上に半導体素子１１０を搭載し、外部端子部４０は、半導体素子搭載領域２０の外側に配置されるＦａｎ−Ｏｕｔ型の事例である。

かかるＦａｎ−Ｏｕｔ型に対して、第２の実施形態に係る半導体素子搭載用基板１０１は、半導体素子搭載領域２０ａを確保して、半導体素子の下面にも外部端子部４０を配置する図８に示すようなＦａｎ−Ｉｎ型の事例である。

図８は、Ｆａｎ−Ｉｎ型半導体装置の一例を示した図である。図８（ａ）は、Ｆａｎ−Ｉｎ型半導体装置の平面図であり、図８（ｂ）は、図８（ａ）の破線で囲まれたＡ部の部分拡大図である。図８（ａ）において、半導体素子搭載領域２０ａ内に、ＦＩ外部端子（半導体素子の下側に配置された外部端子）４０ａが設けられた平面構成が示されている。このように、Ｆａｎ−Ｉｎ型半導体装置では、内部端子部３０は半導体素子搭載領域２０ａの周囲（外側）に配置されるが、外部端子部４０、４０ａは、内部端子部３０と離間していればよく、内部端子部３０の外側に外部端子部４０として配置されるだけでなく、内部端子部３０より内側であって、半導体素子搭載領域２０内にもＦＩ外部端子４０ａとして配置される。なお、図８（ｂ）に示される通り、内部端子部３０と外部端子部４０、４０ａとを配線部５０が電気的に接続する点は、Ｆａｎ−Ｏｕｔ型と同様である。

＜半導体素子搭載用基板＞
図６は、第２の実施形態に係るＦａｎ−Ｉｎ型の半導体素子搭載用基板１０１の一例を示す断面図である。第２の実施形態に係るＦａｎ−Ｉｎ型の半導体素子搭載用基板１０１は、半導体素子の下側に配置されたＦＩ外部端子部４０ａを有する。ＦＩ外部端子部４０ａの上面は、半導体素子搭載領域２０ａとして機能する。また、ＦＩ外部端子部４０ａの下面（裏面）には、裏面めっき層８１ａが形成される。

本発明の第２の実施形態に係る半導体素子搭載用基板１０１は、半導体素子搭載部２２からなる専用の半導体素子搭載領域２０を持たずに、裏面めっき層８１ａを備える複数のＦＩ外部端子部４０ａを用い、その複数のＦＩ外部端子部４０ａの表面上に跨って半導体素子１１０を搭載する。よって、図６に示される半導体素子搭載領域２０ａは、正確には、全体の半導体素子搭載領域２０ａの一部分を構成している。ＦＩ外部端子部４０ａの裏面めっき層８１ａは、外部端子４０の場合と同様に外部機器との接続に使用され、その他の形態は、第１の実施形態に係る半導体素子搭載用基板１００と同様の構造を採用している。なお、ＦＩ外部端子部４０ａは、上面が半導体素子搭載領域２０ａを構成し、半導体素子搭載部としての機能も有するので、半導体素子搭載部４０ａと呼んでもよい。

このように、本発明の半導体素子搭載用基板は、Ｆａｎ−Ｉｎ型の半導体素子搭載用基板１０１にも適用することができる。この場合においても、内部端子部３０と外部端子部４０とを、内部端子部３０よりも高さが低い配線部５０が電気的に接続するとともに、内部端子部３０とＦＩ外部端子部４０ａとを、内部端子部３０よりも高さが低い配線部５０が電気的に接続する。これにより、内部端子部３０同士の間隔又は外部端子部４０、４０ａ同士の間隔が狭い領域であっても、内部端子部３０と外部端子部４０、４０ａとを、短絡等の不具合を発生させること無く確実に接続することができる。

＜半導体装置＞
図７は、第２の実施形態に係るＦａｎ−Ｉｎ型の半導体装置の一例を示す断面図である。図７に示されるように、第２の実施形態に係る半導体装置２０２は、ＦＩ外部端子部４０ａを有し、その上面の半導体素子搭載領域２０ａ上には、絶縁性接着剤１５０等を介して半導体素子１１０が搭載されている。なお、複数のＦＩ外部端子部４０ａ上に跨るように半導体素子１１０が搭載される点は、上述の通りである。

図７及び図８に示す第２の実施形態に係る半導体装置２０２は、半導体素子搭載領域２０ａに、裏面めっき層８１ａを備えるＦＩ外部端子部４０ａを複数備え、その複数のＦＩ外部端子部４０ａの各々の半導体素子搭載領域２０ａに跨った形で、絶縁性接着剤１５０等を用いて半導体素子１０１を搭載し、固着した構造を有する。そして、半導体素子１１０の電極１１１が内部端子部３０の表面めっき層８０と接続され、第１の樹脂１３０、第２の樹脂１４０で表面側及び裏面側が封止された構造で、外部機器との接続を担う部位（裏面めっき層８１、８１ａ）を半導体素子１１０の直下の裏面にも備えていることから、半導体装置２０２の小型化、高密度実装化に対応した構造である。

＜半導体素子搭載用基板の製造方法＞
次に、本発明の半導体素子搭載用基板の製造方法として、第１の実施形態に係る半導体素子搭載用基板１００の製造方法について、図９及び図１０を用いて説明する。

第１の実施形態に係る半導体装置２００、２０１は、Ｆａｎ−Ｏｕｔ型の半導体装置であり、半導体素子１１０を搭載する半導体素子搭載部２２を形成し、かつ半導体素子搭載部２２の裏面めっき層８１が第２の樹脂１４０から露出する例について説明するが、第２の実施形態である、Ｆａｎ−Ｉｎタイプのように半導体素子１１０の下面にＦＩ外部端子４０ａを配置する例についても逐次説明する。

なお、以後の説明において、今まで説明した構成要素と同様の構成要素には、今までの説明と同一の参照符号を付し、その説明を省略する。

（導電性基板準備工程）
図９は、第１の実施形態に係る半導体装置１００の製造方法の一例の前半の一連の工程を示した図である。

図９（ａ）は、導電性基板を用意する準備工程の一例を示す図である。導電性基板の準備工程においては、導電性基板１０を準備する。この導電性基板１０の材質は、導電性が得られるものであれば特に限定はないが、一般的にＣｕ合金が用いられる。

（第１のレジスト被覆工程）
図９（ｂ）は、第１のレジスト被覆工程の一例を示す図である。なお、第１のレジストは、表面めっき層や裏面めっき層のマスクレジストに用いられる。

第１のレジスト被覆工程においては、導電性基板１０の両面を、レジスト１６０で被覆する。用いるレジスト１６０としては、ドライフィルムレジストをラミネートや液状レジストを導電性基板１０の両面に塗布する等、従来の方法を用いることができる。

（第１の露光・現像工程）
図９（ｃ）は、第１の露光・現像工程の一例を示す図である。第１の露光工程においては、露光装置（図示せず）内において、露光マスク（図示せず）を、第１のレジスト１６０の上下に設置し、紫外光（図示せず）を照射して露光を行う。なお、露光マスクのパターンは、表面側に表面めっき層８０、裏面側に裏面めっき層８１が形成されるようにパターンを作製する。なお、半導体素子搭載部２２を形成する場合には、半導体素子搭載部２２の裏面側にも裏面めっき層８１を形成するようにパターンを形成する。これにより、レジスト１６０に未露光部が形成される。

露光後、第１の現像工程においては、レジスト１６０の未露光部が除去され、開口部１６１が形成される。これにより、導電性基板１０の一部が開口部１６１から露出する。このように、開口部１６１を有するレジスト１６０をめっきマスク１６２、１６３として構成する。

なお、半導体素子搭載部２２を形成せず、半導体素子搭載領域２０ａの下にＦＩ外部端子部４０ａ等を配置する場合は、裏面めっき層８１ａ等を配置したマスクパターンを作製する。

（めっき・第１のレジスト除去工程）
図９（ｄ）は、めっき・第１のレジスト除去工程の一例を示す図である。めっき工程では、図９（ｃ）に示された、第１の現像工程で形成した開口部１６１が形成されたレジスト１６０をめっきマスク１６２、１６３として用い、めっきマスク１６２、１６３に覆われていない開口部１６１にめっきを行い、表面側に表面めっき層８０及び裏面側に裏面めっき層８１を形成する。

その後、めっきマスク１６２、１６３として形成されたレジスト１６０が剥離除去される。なお、第１のレジスト剥離は、例えば、液状のレジスト剥離剤を用いて行われてもよい。第１のレジスト剥離により、レジスト１６０が除去され、導電性基板１０には、表面めっき８０層及び裏面めっき層８１が形成された状態となる。

（第２のレジスト被覆工程）
図１０は、本発明の第１の実施形態に係る半導体素子搭載用基板１００の製造方法の一例の後半の一連の工程を示した図である。

図１０（ａ）は、第２のレジスト被覆工程の一例を示す図である。第２のレジスト被覆工程においては、導電性基板１０に表面めっき層８０、裏面めっき層８１が形成された状態で、導電性基板１０の両面をレジスト１７０で被う。レジスト１７０としては、図９（ｂ）で説明した第１のレジスト被覆工程と同様、ドライフィルムレジストをラミネートや液状レジストを塗布する等、従来の方法を用いることができる。

（第２の露光・現像工程）
図１０（ｂ）は、第２の露光・現像工程の一例を示す図である。第２の露光工程では、露光装置（図示せず）内において、露光マスク（図示せず）を、レジスト１７０の上下に設置し、紫外光（図示せず）にて露光を行う。第２の露光工程で使用する表面側の露光マスク（図示せず）は、導電性基板１０の表面めっき層８０が形成されている内部端子部３０及び半導体素子搭載部２２を覆うとともに、外部端子部４０形成する領域及び配線部を形成する領域については、所定の形状が形成されるように所定の開口部１７１のパターンを形成して覆う。また、裏面側は、全面を覆うパターンを形成する。

配線部５０を形成する箇所には、速度制御用レジストパターン１７２を形成する。パターンの大きさ位置等については前述の通りである。なお、従来通りの平坦面を有する配線部２５０を形成する箇所には、速度制御用レジストパターン１７２よりも幅の大きいレジスト１７０のパターンが形成される。

次に、第２の現像工程においては、未露光部が除去され、開口部１７１を有するレジスト１７０をエッチングマスク１７３として形成する。

（エッチング工程）
図１０（ｃ）は、表面からエッチング加工するエッチング工程の一例を示す図である。エッチング工程においては、導電性基板１０の表面を、図１０（ｂ）で形成した開口部１７１を有するレジスト１７０をエッチング用マスク１７３に用い、エッチング液にてエッチング加工して窪み領域６０、７０を形成する。また、これにより、半導体素子搭載部２２、内部端子部３０、外部端子部４０及び裏面連結部１１が形成される。

なお、Ｆａｎ−Ｉｎタイプでは、半導体素子搭載部２２は形成せず、半導体素子搭載領域２０ａの下にＦＩ外部端子部４０ａ等が形成される。

（第２のレジスト除去工程）
図１０（ｄ）は、第２のレジストを除去する工程である。なお、第２のレジスト剥離は、例えば、液状のレジスト剥離剤を用いて行われてもよい。この後、必要に応じて所定の寸法にシート状に切断しても良い。

以上の製造方法により、本発明の第１の実施形態に係る半導体素子搭載用基板１００が完成する。

＜半導体装置の製造方法＞
次に、本発明の半導体素子搭載用基板を使用した半導体装置の製造方法を、図１１及び図１２を用いて説明する。

図１１は、本発明の実施形態に係る半導体装置の製造方法の一例の前半の一連の工程を示す図であり、図４に示した半導体装置の製造方法である。

（半導体素子搭載工程）
図１１（ａ）は、半導体素子搭載工程の一例を示す図である。半導体素子搭載工程においては、半導体素子搭載用基板１００の半導体素子領域２０上に半導体素子１１０を搭載する。ここで、半導体素子搭載部２２がある場合は、Ａｇペースト等を用いて半導体素子１１０を搭載する。図１１（ａ）には、半導体素子搭載部２２上に半導体素子１１０を搭載する例が示されている。

一方、半導体素子１１０の下にＦＩ外部端子部４０ａを配置する場合等は、絶縁性の接着層、例えば絶縁性接着剤１５０等を介して、半導体素子１１０を搭載する（図７参照）。

なお、半導体素子領域２０ａ内にＦＩ外部端子部４０ａ及び配線部５０が配置された場合は、その上に半導体素子１１０を搭載する。

（ワイヤボンディング工程）
図１１（ｂ）は、ワイヤボンディング工程の一例を示す図である。ワイヤボンディング工程においては、半導体素子１１０の電極１１１と内部端子部３０の表面めっき層８０とを、ボンディングワイヤ１２０等を用いて電気的に接続する。

（第１の樹脂封止工程）
図１１（ｃ）は、第１の樹脂封止工程の一例を示す図である。第１の樹脂封止工程においては、半導体素子１１０、ボンディングワイヤ１２０、内部端子部３０、外部端子部４０、配線部５０、半導体素子搭載部２２を含めて裏面連結部１１の表面が、第１の樹脂１３０により封止される。

（第１の樹脂封止後のエッチング工程）
図１２は、本発明の実施形態に係る半導体装置の製造方法の一例の後半の一連の工程を示す図である。

図１２（ａ）は、樹脂封止後のエッチング工程の一例を示す図である。樹脂封止後のエッチング工程においては、第１の樹脂１３０で封止されていない下側（裏面側）の方向から裏面めっき層をマスクとしエッチングを行う。これにより、端子毎に個別に分割され、それぞれ独立した状態になる。

（第２の樹脂封止工程）
図１２（ｂ）は、第２の樹脂封止工程の一例を示す図である。第２の樹脂封止工程においては、外部端子部４０及び半導体素子搭載部２２の側面、内部端子部３０及び配線部５０の裏面等を第２の樹脂１４０で封止する。但し、第２の樹脂１４０から、外部端子部４０の裏面めっき層８１及び半導体素子搭載部２２の裏面めっき層８１は露出された状態となり、外部接続端子として機能する。

最後に、所定の半導体装置２００の大きさに切断して、本発明の第１の実施形態に係る半導体装置２００が完成する。

［実施例］
以下、実施例を用いて本発明を詳述する。

［実施例１］
（導電性基板準備工程）
導電性基板として板厚０．２ｍｍのＣｕ板（古河電気工業株式会社製：ＥＦＴＥＣ６４−Ｔ）を幅１４０ｍｍの長尺板状に加工した。

（第１のレジスト被覆工程）
次に、厚み０．０２５ｍｍの感光性ドライフィルムレジストを、この導電性基板の両面に貼り付けた。

（第１の露光・現像工程）
次に、表面側については、内部端子部の表面めっき層、ダイパッド部の表面めっき層を形成しようとする位置、裏面側については、外部端子部の裏面めっき層、ダイパッド部の裏面めっき層を形成しようとする位置に所望のパターンを形成したガラスマスク（露光マスク）を、位置合わせした状態で表裏面上に被せ、ガラスマスクを介して両面を紫外光で露光した。

その後、炭酸ナトリウム溶液にて、紫外光の照射が遮られて感光しなかった未硬化のドライフィルムレジストを溶かす現像処理を行って、ドライフィルムレジストに開口部を形成した。

（めっき・第１のレジスト除去工程）
次にドライフィルムが溶解され、導電性基板の金属表面が露出した開口部にめっきを行った。めっきは、Ｎｉめっきを３．０μｍ、Ｐｄめっきを０．１μｍ、Ａｕめっきを約０．０４μｍの順に積層して形成した。

その後、水酸化ナトリウム溶液でドライフィルムレジストを剥離した。これにより、導電性基板の表裏面にめっき層を形成した。

（第２のレジスト被覆工程）
次に厚み０．０２５ｍｍの感光性ドライフィルムレジストを、上述のように表裏面にめっき層を形成した導電性基板の両面に貼り付けた。

（第２の露光・現像工程）
レジストの被覆後、表面には表面めっき層を含み内部端子部、外部端子部、配線部が形成されるパターン、裏面には全面を覆うパターンが形成されたガラスマスクを露光マスクとして用い、ドライフィルムレジストの上に被せ、紫外光で露光した。なお、配線部の一部は、速度制御用レジストが形成されるように所望のパターンを形成した。配線部の速度制御用レジストの形状の大きさや位置等についてはエッチング条件、内部端子、外部端子の形状・配置等を考慮し適宜設定した。

その後、炭酸ナトリウム溶液にて、紫外光の照射が遮られて感光しなかった未硬化のドライフィルムレジストを溶かす現像処理を行って、ドライフィルムレジストに開口部を形成した。

（エッチング工程）
次に、作製したレジストでマスクし、塩化第二鉄液で、表面側よりエッチングを行い、導電性基板に深さ０．１５ｍｍの窪み領域を作製した。このエッチング加工により、内部端子部、外部端子部、半導体素子搭載部、裏面連結部、平坦部を有する配線部、凸形状を有する配線部が形成された。配線部の凸部の先端は、内部端子部の上面から０．０２ｍｍ低い位置に形成された。

（第２のレジスト除去工程）
次に、水酸化ナトリウム溶液でドライフィルムレジストを剥離した。

その後、所定寸法に切断することにより、本実施例に係る半導体素子搭載用基板が得られた。

次に、作製した半導体素子搭載用基板を用いて、半導体装置の製造を、下記の手順に沿って行った。

（半導体素子搭載及びワイヤボンディング工程）
上述の半導体素子搭載用基板を使用し、半導体素子搭載用基板のダイパッド表面めっき層にＡｇペーストを使用して半導体素子を搭載し、半導体素子の電極部と内部端子表面めっき層をワイヤボンディングにより接続した。

（第１の樹脂封止工程及び樹脂封止後のエッチング工程）
その後、半導体素子が搭載されている面を第１の樹脂で封止し、外部端子部の裏面めっき層、半導体素子搭載部の裏面めっき層をマスクとして、裏面連結部をエッチング加工し、外部端子部等を各々独立させた。

（第２の樹脂封止工程）
その後、外部端子部を第２の樹脂で封止した。第１の樹脂と第２の樹脂は同種の樹脂を使用した。最後に、所定の半導体装置の寸法になるように切断し、半導体装置を完成させた。

［実施例２］
＜半導体素子搭載用基板＞
実施例２に係る半導体素子搭載用基板は、実施例１おける「第１の露光・現像工程」及び「第２の露光・現像工程」において、ダイパッド部を形成せず、半導体素子搭載領域となる位置の直下に、裏面めっき層を持つ外部端子を配置するようなパターンの露光マスクを用いて半導体素子搭載用基板を作製した。

＜半導体装置＞
上述のように作製した半導体素子搭載用基板を用いて半導体装置を作製した。

具体的には、半導体素子搭載用基板の作製では、実施例１において、第１のレジストのパターンを形成する時、ダイパッド部は配置せず、内部端子表面めっき層と外部端子裏面めっき層を配置するパターンを形成し、第２のレジストのパターンを作製する時に、表面側にダイパッド部は配置せず、内部端子部、外部端子部及び配線部を配置するパターンを作製した。

さらに、半導体装置の製造では、半導体素素子搭載工程において、絶縁性接着剤を用いて半導体素子搭載領域直下にある複数の外部端子部の表面上に半導体素子を搭載、固着した。

その他の製造条件は、実施例１と同じである。

＜評価＞
実施例１及び実施例２で作製した半導体装置に関して、第２の樹脂で封止を行う前の内部端子部と外部端子部との間で通電を確認し、配線部の接続がなされているのが確認できた。また、完成した半導体装置を切断し、配線部の長手方向に直行する断面形状を確認した所、略三角形であった。また、従来の配線部には平坦部の幅が、０．０６ｍｍ〜０．１ｍｍ程度あったことより、０．０６ｍｍ〜０．１５ｍｍ程度、外部端子部間のピッチを狭くすることが可能となった。

このように、本実施例により、本発明の実施形態に係る半導体素子搭載用基板及び半導体装置、並びにそれらの製造方法によれば、外部端子部同士のピッチを狭めつつ、電気的接続を確実に担保できることが示された。

以上、本発明の好ましい実施形態及び実施例について詳説したが、本発明は、上述した実施形態及び実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施形態及び実施例に種々の変形及び置換を加えることができる。

１０ 導電性基板
２０、２０ａ 半導体素子搭載領域
２２ 半導体素子搭載部
３０ 内部端子部
４０、４０ａ 外部端子部
５０ 配線部
６０、７０ 窪み領域
８０ 表面めっき層
８１、８１ａ 裏面めっき層
１００、１０１ 半導体素子搭載用基板
１１０ 半導体素子
１２０ ボンディングワイヤ
１３０、１４０ 樹脂
２００、２０１、２０２ 半導体装置

Claims (10)

1. 導電性基板の表面側の所定領域に設けられた半導体素子搭載領域と、
   該半導体素子搭載領域の周囲に設けられ、前記表面側の平坦面を含む内部端子部と、
   該内部端子部と離間して設けられ、前記表面側の平坦面を含む外部端子部と、
   前記内部端子部と前記外部端子部とを少なくとも前記表面側の平坦面上で電気的に接続する第１の配線部と、
   前記内部端子部と前記外部端子部とを電気的に接続し、前記表面側の平坦面よりも高さが低く設けられた第２の配線部と、
   少なくとも、前記導電性基板の表面側の半導体素子搭載領域、前記内部端子部、前記外部端子部、前記第１の配線部及び前記第２の配線部以外の領域に設けられた窪み領域と、を有する半導体素子搭載用基板。
2. 前記第２の配線部は、先端が凸形状である請求項１に記載の半導体素子搭載用基板。
3. 前記内部端子部の表面上及び前記外部端子部の裏面上にはめっき層が設けられた請求項１又は２に記載の半導体素子搭載用基板。
4. 前記半導体素子搭載領域の両面に、前記めっき層が設けられた請求項３に記載の半導体素子搭載用基板。
5. 金属材料からなり、第１の厚さを有し、表面が半導体素子搭載領域である半導体素子搭載部と、
   前記金属材料からなり、前記半導体素子搭載部の周囲に設けられ、前記第１の厚さよりも薄い第２の厚さを有するとともに、表面が前記半導体素子搭載領域の前記表面と同じ高さである内部端子部と、
   前記金属材料からなり、前記内部端子部と離間して設けられ、前記第１の厚さを有するとともに、表面が前記半導体素子搭載領域の前記表面と同じ高さである外部端子部と、
   前記金属材料からなり、前記内部端子部と前記外部端子部とを電気的に接続するように前記内部端子部と前記外部端子部との間に設けられ、前記第２の厚さを有するとともに、表面が前記半導体素子搭載領域の前記表面と同じ高さである第１の配線部と、
   前記金属材料からなり、前記内部端子部と前記外部端子部とを電気的に接続するように前記内部端子部と前記外部端子部との間に設けられ、前記第２の厚さよりも低い高さを有し、底面が前記内部端子部の底面と略同じ高さである第２の配線部と、
   前記半導体素子搭載領域上に搭載された半導体素子と、
   該半導体素子の電極と前記内部端子部の前記表面とを電気的に接続する接続手段と、
   前記半導体素子搭載部の裏面及び前記外部端子部の裏面を除き、前記半導体素子搭載部、前記内部端子部、前記外部端子部、前記第１の配線部、前記第２の配線部、前記半導体素子及び前記接続手段を封止する樹脂と、を有する半導体装置。
6. 前記内部端子部の前記表面上及び前記外部端子部の前記裏面上には、めっき層が設けられている請求項５に記載の半導体装置。
7. 前記半導体素子搭載部が前記外部端子部としても機能し、前記内部端子部と前記第１の配線部又は前記第２の配線部を介して電気的に接続されている請求項５又は６に記載の半導体装置。
8. 導電性基板の表面上の内部端子部を形成しようとする領域と、裏面上の外部端子部を形成しようとする領域にめっき層を形成するめっき層形成工程と、
   前記導電性基板の表面上の半導体素子搭載領域を形成しようとする領域と、前記内部端子部を形成しようとする領域と、前記外部端子部を形成しようとする領域と、前記内部端子部と前記外部端子部とを電気的に接続する配線部を形成しようとする領域と、前記導電性基板の裏面全体とをマスクで覆うマスキング工程と、
   前記マスクで覆われた前記導電性基板の両面をエッチングし、前記マスクで覆われていない領域に窪み領域を形成するエッチング工程と、を有し、
   前記内部端子部と前記外部端子部とを電気的に接続する配線部を形成しようとする領域を覆う前記マスクは、前記配線部の延在方向に沿った形状を有し、前記エッチング工程において、前記導電性基板の表面上の平坦面を維持可能な第１の幅を有する第１のマスクと、前記導電性基板の表面上の前記平坦面もエッチングされる第２の幅を有する第２のマスクと、を含む半導体素子搭載用基板の製造方法。
9. 前記めっき層を形成する工程において、前記半導体素子搭載領域を形成しようとする領域の両面にも前記めっき層を形成する請求項８に記載の半導体素子搭載用基板の製造方法。
10. 請求項８又は９に記載の半導体素子搭載用基板の製造方法により製造された半導体素子搭載用基板の前記半導体素子搭載領域上に、半導体素子を搭載する工程と、
    該半導体素子の電極と前記内部端子部の表面とを接続手段を用いて電気的に接続する工程と、
    前記半導体素子搭載用基板の前記表面の全体を第１の樹脂で封止する工程と、
    前記半導体素子搭載用基板の前記裏面を、前記めっき層をマスクとしてエッチングする工程と、
    前記裏面上の前記めっき層を除き、前記半導体素子搭載用基板の前記裏面を第２の樹脂で封止する工程と、を有する半導体装置の製造方法。

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