JP5948881B2 - 半導体装置用リードフレーム - Google Patents
半導体装置用リードフレーム Download PDFInfo
- Publication number
- JP5948881B2 JP5948881B2 JP2012005984A JP2012005984A JP5948881B2 JP 5948881 B2 JP5948881 B2 JP 5948881B2 JP 2012005984 A JP2012005984 A JP 2012005984A JP 2012005984 A JP2012005984 A JP 2012005984A JP 5948881 B2 JP5948881 B2 JP 5948881B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- base
- semiconductor device
- lead frame
- noble metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
半導体装置における高集積化および小型化を可能とするパッケージ構造として、例えば、QFP(Quad Flat Package)等のような樹脂パッケージの側面から外部リードが突出した構造の表面実装型パッケージがある。しかし、このQFPパッケージは、外部リードの変形等による実装効率、実装性の問題があり、このため、基板の一方の面に半導体素子と、これに接続された回路を備え、基板の他方の面に上記回路に接続した外部端子用電極を備え、これに外部端子としての半田ボールを配置したBGA(Ball Grid Array)と呼ばれる樹脂封止型の半導体装置が開発されてきた。しかしながら、このBGAは、基板の一方の面に備える回路と他方の面に備える外部端子用電極とをスルーホールを介して電気的に接続した複雑な構成であり、樹脂の熱膨張の影響によりスルーホールに断線を生じることもあり、作製上、信頼性の点で問題が多かった。
本発明は、上記のような実情に鑑みてなされたものであり、多ピン化への対応が可能で信頼性が高い樹脂封止型半導体装置を安定してより簡易に製造するための半導体装置用リードフレームを提供することを目的とする。
本発明の他の態様として、前記回路部は、前記基部と前記基板との間に下地貴金属層を有し、前記下地貴金属層の厚みは0.001〜1μmの範囲であるような構成とした。
本発明の半導体装置用リードフレームは、基板と、該基板上に位置する回路部とを備え、該回路部は基部と該基部の前記基板側と反対側の表面に位置する表面貴金属層を有し、かつ、前記基部の側壁面に凹部および粗面を有し、前記凹部は前記粗面よりも前記基板側に位置するような構成とした。
本発明の他の態様として、前記回路部は、前記基部と前記基板との間に下地貴金属層を有するような構成とした。
本発明の他の態様として、前記凹部は、前記基板面と平行方向に沿って連続する凹部であるような構成とした。
本発明の他の態様として、前記凹部は、前記回路部の厚み方向に多段で存在するような構成とした。
本発明の他の態様として、前記回路部は更にダイパッドを備え、該ダイパッドは前記基板側と反対側の表面が半導体素子搭載用の内部表面であるような構成とした。
[半導体装置用リードフレーム]
図1は、本発明の半導体装置用リードフレームの一実施形態を示す平面図であり、図2は図1に示される半導体装置用リードフレームのA−A線における概略断面図である。
図1および図2において、本発明の半導体装置用リードフレーム11は、基板12と、この基板12の一方の面に位置する回路部13からなっており、回路部13は、矩形のダイパッド13Bと、このダイパッド13Bの4方向にそれぞれ1列に所定の間隔で配列された複数の端子部13Aで構成されている。
回路部13は、基部と、この基部の基板側と反対側の表面に位置する表面貴金属層を有し、かつ、基部の側壁面に凹部を有するものである。図3は、回路部を説明するための図であり、図2に示される半導体装置用リードフレームの鎖線で囲まれた部位の拡大図である。図3に示される例では、回路部13を構成する端子部13Aおよびダイパッド13Bは、それぞれ基部14と、この基部14の基板12側と反対側の表面14aに位置する表面貴金属層15と、基部14の基板12側の表面14bに位置する下地貴金属層16を有している。また、基部14の側壁面14cに凹部17を有している。
尚、基部14の側壁面14cが有する凹部17は、基板12の表面と平行方向に沿って複数の凹部が所望の位置に設けられたものであってもよい。
この半導体装置用リードフレーム21は、回路部23が上述の半導体装置用リードフレーム11における回路部13と異なる構造であるが、回路部23の配置は上述の半導体装置用リードフレーム11における回路部13と同様であり、また、基板22は上記の基板12と同様である。
回路部23は、端子部23Aとダイパッド23Bからなり、基部24と、この基部24の基板22側と反対側の表面24aに位置する表面貴金属層25と、基部24の基板22側の表面24bに位置する下地貴金属層26を有している。そして、基部24の側壁面24cに粗面28を有している。尚、回路部23を構成する基部24の材質は、上記の基部14と同様であり、また、表面貴金属層25は、上記の表面貴金属層15と同様とすることができ、さらに、下地貴金属層26は、上記の下地貴金属層16と同様とすることができる。
尚、粗面28は側壁面24cの全域に存在するのではなく、粗面28の幅が基部24の厚みより小さくてもよく、また、基板22の表面と平行方向に沿って複数の粗面が所望の位置に設けられたものであってもよい。
この半導体装置用リードフレーム31は、回路部33が上述の半導体装置用リードフレーム11における回路部13と異なる構造であるが、回路部33の配置は上述の半導体装置用リードフレーム11における回路部13と同様であり、また、基板32は上記の基板12と同様である。
尚、基部34の側壁面34cが有する凹部37a,37bは、それぞれ基板32の表面と平行方向に沿って複数の凹部が所望の位置に設けられたものであってもよい。また、凹部37の段数は、3段以上であってもよい。
この半導体装置用リードフレーム41は、回路部43が上述の半導体装置用リードフレーム11における回路部13と異なる構造であるが、回路部43の配置は上述の半導体装置用リードフレーム11における回路部13と同様であり、また、基板42は上記の基板12と同様である。
であってよく、また、側壁面44cの粗面48が存在する部位には微細孔を有する、あるいは、不連続な貴金属の薄膜を備えるものであってもよい。また、回路部43を構成する表面貴金属層45は、上記の表面貴金属層15と同様とすることができ、さらに、下地貴金属層46は、上記の下地貴金属層16と同様とすることができる。
図7および図8において、本発明の半導体装置用リードフレーム51は、基板52と、この基板52の一方の面に設けられた回路部53からなっており、回路部53は、搭載する半導体素子の外形形状(図7に鎖線で示す形状)に対応するように、所定の間隔で配列された複数の端子部53Aで構成されている。
半導体装置用リードフレーム51を構成する基板52は、上述の基板12と同様である。
図9および図10において、本発明の半導体装置用リードフレーム61は、基板62と、この基板62の一方の面に設けられた回路部63からなっており、回路部63は、中央に半導体素子の配置部位(図9に鎖線で示す部位)を囲むように所定の間隔で配列された複数の端子部63Aで構成されている。
半導体装置用リードフレーム61を構成する基板62は、上述の基板12と同様である。
このような本発明の半導体装置用リードフレームは、基板上に位置する回路部が、その基部の側壁面に凹部および粗面の少なくとも一方を有しているので、リードフレームの基板上で樹脂封止が行なわれる際に、上記の凹部および/または粗面が樹脂部材に係合して回路部を確実に固定するので、基板からの樹脂封止型半導体装置の剥離において、樹脂部材と回路部が剥離したり、回路部にクラックが入ることが防止され、信頼性の高い樹脂封止型半導体装置の製造が可能となる。さらに、本発明の半導体装置用リードフレームは、回路部の厚みを薄くすることができ、さらに、隣接する回路部のスペースを狭くすることができ、設計の自由度が高いものである。
次に、本発明の半導体装置用リードフレームの製造方法について説明する。
図11は、図1〜図3に示される半導体装置用リードフレーム11の製造例を示す工程図である。尚、図11(A)は、図2相当の断面を示し、図11(B),(C)は、図3相当の断面を示している。
図11において、まず、基板12の両面にレジストパターン19を形成する(図11(A))。このレジストパターン19は、基板12の一方の面の回路部13を形成する予定部位に相当する箇所に開口部19aをもち、この開口部19aには基板12が露出している。基板12は、鉄−ニッケル合金、鉄−ニッケル−クロム合金、鉄−ニッケル−カーボン合金等の導電性基板、表面にCu、Ni、Ag、Pd、Auあるいはこれらの合金からなる導電性層を備えた絶縁性基板を使用することができる。また、レジストパターン19は、後工程で形成する下地貴金属層16、基部14、表面貴金属層15からなる積層体の設定厚み以上の厚みで形成する。
半導体装置用リードフレーム21の製造では、まず、上述の半導体装置用リードフレーム11の製造と同様に、基板22にレジストパターンを形成し、このレジストパターンを介して基板22上に金属を析出させて、下地貴金属層26、基部24、表面貴金属層25を積層し、その後、レジストパターンを除去する(図12(A))。
次に、露出している基部24の側壁面24cに対してエッチングを行い、粗面28を形成し、複数の端子部23Aとダイパッド23Bからなる回路部23を形成して、半導体装置用リードフレーム21を得る(図12(B))。使用するエッチング液は、例えば、下地貴金属層26がAu/Pd、基部24がNi、表面貴金属層25がAgの場合、日本化学産業(株)製 NCH等を挙げることができ、エッチング液の濃度、エッチング時間、エッチング温度、撹拌条件等を適宜設定して、所望の平均粗さRaを有する粗面28を形成することができる。
半導体装置用リードフレーム31の製造では、まず、上述の半導体装置用リードフレーム11の製造と同様に、基板32にレジストパターン39を形成し、このレジストパターン39を介して基板32上に所望の貴金属を析出させて、下地貴金属層26を形成し、次いで、基部34を形成するための金属を所望の厚みまで析出させて、基部薄膜34′を形成する(図13(A))。この基部薄膜34′の厚みは、上述の凹部37bの幅Wbを決定するものとなる。
次に、電気めっきにより、基部34を形成するための金属に対してエッチング選択性のある金属、例えば、Au、Ag、Pd、Cu等の貴金属の1種または2種以上を析出して中間層34″を基部薄膜34′上に析出する。この中間層34″の厚みは、例えば、0.05〜5μmの範囲とすることができる。その後、中間層34″上に基部34を形成するための金属を所望の厚みまで析出させて、基部薄膜34′を形成し、次いで、表面貴金属層35を積層する(図13(B))。この基部薄膜34′の厚みは、上述の凹部37aの幅Waを決定するものとなる。
半導体装置用リードフレーム41の製造では、まず、上述の半導体装置用リードフレーム11の製造と同様に、基板42にレジストパターンを形成し、このレジストパターンを介して基板42上に金属を析出させて、下地貴金属層46、基部44、表面貴金属層45を積層し、その後、レジストパターンを除去する(図14(A))。
次に、本発明の半導体装置用リードフレームを用いた樹脂封止型半導体装置の製造例を、図1〜図3に示される半導体装置用リードフレーム11を例として図15を参照して説明する。
まず、半導体装置用リードフレーム11のダイパッド13Bの表面貴金属層15(内部表面)上に絶縁性部材106を介して半導体素子105を搭載する(図15(A))。次に、半導体素子105の端子105aと、半導体装置用リードフレーム11の端子部13Aの表面貴金属層15(内部端子面)とを、ワイヤ107を用いて接続する(図15(B))。その後、基板12上で、端子部13A、ダイパッド13B、半導体素子105、ワイヤ107を樹脂部材108により封止する(図15(C))。
次いで、樹脂封止された半導体装置を基板12から剥離し(図15(D))、その後、端子部103の露出した外部端子面(端子部13Aの下地貴金属層16)に半田ボール109を取り付けて樹脂封止型半導体装置101が得られる。
このような樹脂封止型半導体装置101では、端子部13A、ダイパッド13Bが有する凹部17が樹脂部材108に係合して回路部13を確実に固定するので、基板12からの樹脂封止型半導体装置101の剥離において、樹脂部材108と回路部13が剥離したり、回路部13にクラックが入ることが防止される。
[実施例1]
まず、基板として、厚み0.15mmの銅板(TEC64T 1/2H)を準備し、この導電性の基板上に感光性レジストフィルム(旭化成イーマテリアルズ(株)製 AQ-4038)をラミネートし、所望のフォトマスクを介して露光し、現像して、基板の両面にレジストパターン(厚み40μm)を形成した。このレジストパターンは、基板の一方の面の回路部の形成予定部位に相当する箇所に開口部をもち、この開口部に基板が露出する状態とした。尚、この開口部のうち、回路部の端子部に相当する開口部間の間隔は200μmとした。
次いで、以下の電気めっき条件でAu、Pd、Ni、Agの順に4層を積層して、下地貴金属層(Au/Pd層)、基部(Ni層)、表面貴金属層(Ag層)を形成して厚み約20μmの積層体を形成した。
電気めっき液(シアン化Auカリウム溶液)に基板を浸漬し、基板を負極とし、アノード(Ti/Pt電極)を正極として、0.3A/dm2の電流密度にて40秒間のめっきを行い、約0.04μmのAuめっきを施した。
<Pdめっき>
電気めっき液(アンモニア系Pd溶液)に基板を浸漬し、基板を負極とし、アノード(Ti/Pt電極)を正極として、3A/dm2の電流密度にて20秒間のめっきを行い、約0.15μmのPdめっきを施した。
電気めっき液(スルファミン酸ニッケル溶液)に基板を浸漬し、基板を負極とし、アノード(Sラウンドニッケル;志村化工(株)製)を正極として、5A/dm2の電流密度にて20分間の電気めっきを行い、約20μmのNiめっきを施した。
<Agめっき>
電気めっき液(シアン化Agカリウム溶液)に基板を浸漬し、基板を負極とし、アノード(Ti/Pt電極)を正極として、0.4A/dm2の電流密度にて20秒間のめっきを行い、約0.1μmのAgめっきを施した。
<エッチング条件>
・エッチング方法 : 浸漬法
・エッチング液 : メック(株)製 メックリムーバー NH-1865
・エッチング時間 : 5分間
・エッチング液温度 : 30℃
このエッチング処理により、回路部の基部の側壁面に、幅が基部の厚みに相当する20μmであり、深さが5μmの凹部が形成され、図3に示されるような本発明の半導体装置用リードフレームを得た。
実施例1と同様にして、基板にレジストパターンを形成した。
また、実施例1と同様にして、下地貴金属層(Au/Pd層)、基部(Ni層)、表面貴金属層(Ag層)を形成し、厚み約20μmの積層体を形成した。
次に、レジストパターンをアルカリ水溶液もしくは有機溶剤により溶解除去し、基板の一方の面に回路部(端子部、ダイパッド)が存在するリードフレームを得た。その後、このリードフレームに対して下記の条件でエッチング処理を施した。
<エッチング条件>
・エッチング方法 : 浸漬法
・エッチング液 : 日本化学産業(株)製 NCH
・エッチング時間 : 1分間
・エッチング液温度 : 30℃
このエッチング処理により、回路部の基部の側壁面の全面に粗面が形成され、図4に示されるような本発明の半導体装置用リードフレームを得た。この粗面の平均粗さRaは0.2μmであった。尚、平均粗さRaは、(株)菱化システム製 Vertscan R5300を用いて測定した。
実施例1と同様にして、基板にレジストパターンを形成した。
次いで、以下の電気めっき条件でAu、Pd、Ni、Au、Ni、Agの順に6層を積層して、下地貴金属層(Au/Pd層)、基部(基部薄膜(Ni層)/中間層(Au層)/基部薄膜(Ni層))、表面貴金属層(Ag層)を形成して厚み約30μmの積層体を形成した。
<Auめっき(下地貴金属層)>
電気めっき液(シアン化Auカリウム溶液)に基板を浸漬し、基板を負極とし、アノード(Ti/Pt電極)を正極として、0.3A/dm2の電流密度にて40秒間のめっきを行い、約0.04μmのAuめっきを施した。
電気めっき液(アンモニア系Pd溶液)に基板を浸漬し、基板を負極とし、アノード(Ti/Pt電極)を正極として、3A/dm2の電流密度にて20秒間のめっきを行い、約0.15μmのPdめっきを施した。
<Niめっき(基部薄膜、2回共通)>
電気めっき液(スルファミン酸ニッケル溶液)に基板を浸漬し、基板を負極とし、アノード(Sラウンドニッケル;志村化工(株)製)を正極として、5A/dm2の電流密度にて14分間の電気めっきを行い、約14μmのNiめっきを施した。
<Auめっき(基部の中間層)>
電気めっき液(シアン化Auカリウム溶液)に基板を浸漬し、基板を負極とし、アノード(Ti/Pt電極)を正極として、0.3A/dm2の電流密度にて120秒間のめっきを行い、約0.13μmのAuめっきを施した。
<Agめっき>
電気めっき液(シアン化Agカリウム溶液)に基板を浸漬し、基板を負極とし、アノード(Ti/Pt電極)を正極として、0.4A/dm2の電流密度にて20秒間のめっきを行い、約0.1μmのAgめっきを施した。
<エッチング条件>
・エッチング方法 : 浸漬法
・エッチング液 : メック(株)製 メックリムーバー NH-1865
・エッチング時間 : 5分間
・エッチング液温度 : 30℃
実施例1と同様にして、基板にレジストパターンを形成した。
また、実施例1と同様にして、下地貴金属層(Au/Pd層)、基部(Ni層)、表面貴金属層(Ag層)を形成し、厚み約30μmの積層体を形成した。
次に、レジストパターンをアルカリ水溶液もしくは有機溶剤により溶解除去し、その後、下地貴金属層、基部、表面貴金属層からなる積層体が存在する面の基板上に、レジスト(旭化成イーマテリアルズ(株)製 AQ-2058)を配設して厚みが20μmのレジスト層を形成した。したがって、積層体の表面から約10μmまでが、レジスト層から突出して露出したものとなった。
次に、レジスト層から突出して露出している積層体に、下記の電気めっき条件でAg層を積層して貴金属層を形成した
<Agめっき>
電気めっき液(シアン化Agカリウム溶液)に基板を浸漬し、基板を負極とし、アノード(Ti/Pd電極)を正極として、0.4A/dm2の電流密度にて10秒間のめっきを行い、約50nmのAgめっきを施した。
<エッチング条件>
・エッチング方法 : 浸漬法
・エッチング液 : 日本化学産業(株)製 NCH
・エッチング時間 : 1分間
・エッチング液温度 : 30℃
このエッチング処理により、回路部の基部の側壁面に凹部と粗面が形成され、図6に示されるような本発明の半導体装置用リードフレームを得た。形成された凹部は、幅14μm、深さ3μmであり、また、粗面は、幅10μm、平均粗さRa0.2μmであった。
実施例1と同様にして、基板にレジストパターンを形成した。
次いで、Niめっき条件の通電時間を60分とした他は、実施例1と同様にAu、Pd、Ni、Agの4層を積層して、下地貴金属層(Au/Pd層)、基部(Ni層)、表面貴金属層(Ag層)を形成して厚み約55μmの積層体を形成した。この積層体は、基部(Ni層)の上部、および、表面貴金属層(Ag層)がレジストパターンの表面に沿って横方向に10μmの長さで張り出したものとなった。
次に、レジストパターンをアルカリ水溶液もしくは有機溶剤により溶解除去し、基板の一方の面に回路部(端子部、ダイパッド)が存在する半導体装置用リードフレームを得た。この回路部は、周辺部に庇形状の張り出し部を有するものであった。しかし、上記のレジストパターンの溶解除去において、特に隣接する端子部間で、上記の張り出し部と基板との間に挟持されたレジストパターンの除去が困難であり、実施例1〜4と同等の処理濃度、温度で溶解除去を行った場合、4倍の処理時間で処理しても部分的にレジストパターンが残り、完全除去が困難であった。
上述のように作製した半導体装置用リードフレーム(実施例1〜4、比較例)のダイパッド上に絶縁性部材(ダイアタッチ剤)を介して半導体素子(ダイパッドよりも面積が小さい)を搭載し、この半導体素子の端子と、半導体装置用リードフレームの端子部の内部端子面とを、ワイヤを用いて接続した。次いで、基板上で、ダイパッド、端子部、半導体素子、ワイヤを樹脂部材(ノボラック系樹脂(日東電工(株)製MP−8000))により封止した。その後、基板をアンモニア系のエッチング液でエッチングすることにより、樹脂封止された半導体装置と基板とを剥離して、樹脂封止型半導体装置を得た。
得られた樹脂封止型半導体装置は、いずれもダイパッドおよび端子部と樹脂部材との密着が良好であった。このことから、本発明の半導体装置用リードフレームは、製造が容易でありながら、樹脂部材との係合による信頼性向上に関して、端子部やダイパッドに庇形状の張り出し部を有する従来の半導体装置用リードフレームと同等の効果を奏することが確認された。
12,22,32,42,52,62…基板
13,23,33,43,53,63…回路部
13A,23A,33A,43A,53A,63A…端子部
13B,23B,33B,43B…ダイパッド
14,24,34,44,54,64…基部
14c,24c,34c,44c…側壁面
15,25,35,45,55,65…表面貴金属層
16,26,36,46,56,66…下地貴金属層
17,37(37a,37b),47…凹部
28,48…粗面
Claims (8)
- 基板と、該基板上に位置する回路部とを備え、該回路部は1種の金属からなる基部と該基部の前記基板側と反対側の表面に位置する表面貴金属層を有し、かつ、前記基部の側壁面に凹部を有し、該凹部は前記基板面と平行方向に沿って連続する凹部であるとともに、前記回路部の厚み方向に多段で存在し、前記基部の厚みは5〜50μmの範囲、前記表面貴金属層の厚みは0.001〜10μmの範囲であることを特徴とする半導体装置用リードフレーム。
- 前記回路部は、前記基部と前記基板との間に下地貴金属層を有し、前記下地貴金属層の厚みは0.001〜1μmの範囲であることを特徴とする請求項1に記載の半導体装置用リードフレーム。
- 基板と、該基板上に位置する回路部とを備え、該回路部は基部と該基部の前記基板側と反対側の表面に位置する表面貴金属層を有し、かつ、前記基部の側壁面に凹部および粗面を有し、前記凹部は前記粗面よりも前記基板側に位置することを特徴とする半導体装置用リードフレーム。
- 前記回路部は、前記基部と前記基板との間に下地貴金属層を有することを特徴とする請求項3に記載の半導体装置用リードフレーム。
- 前記凹部は、前記基板面と平行方向に沿って連続する凹部であることを特徴とする請求項3または請求項4に記載の半導体装置用リードフレーム。
- 前記凹部は、前記回路部の厚み方向に多段で存在することを特徴とする請求項3乃至請求項5のいずれかに記載の半導体装置用リードフレーム。
- 前記回路部は複数の端子部を備え、該端子部は前記基板側の面が外部端子面を構成し、該外部端子面と反対側の表面が内部端子面を構成することを特徴とする請求項1乃至請求項6のいずれかに記載の半導体装置用リードフレーム。
- 前記回路部は更にダイパッドを備え、該ダイパッドは前記基板側と反対側の表面が半導体素子搭載用の内部表面であることを特徴とする請求項1乃至請求項7のいずれかに記載の半導体装置用リードフレーム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012005984A JP5948881B2 (ja) | 2012-01-16 | 2012-01-16 | 半導体装置用リードフレーム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012005984A JP5948881B2 (ja) | 2012-01-16 | 2012-01-16 | 半導体装置用リードフレーム |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016114372A Division JP6493312B2 (ja) | 2016-06-08 | 2016-06-08 | 樹脂封止型半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013145825A JP2013145825A (ja) | 2013-07-25 |
JP5948881B2 true JP5948881B2 (ja) | 2016-07-06 |
Family
ID=49041468
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012005984A Active JP5948881B2 (ja) | 2012-01-16 | 2012-01-16 | 半導体装置用リードフレーム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5948881B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6080305B2 (ja) * | 2013-08-21 | 2017-02-15 | 新電元工業株式会社 | 半導体装置の製造方法、半導体装置及びリードフレーム |
JP6156745B2 (ja) * | 2014-03-19 | 2017-07-05 | Shマテリアル株式会社 | 半導体装置用リードフレーム及びその製造方法 |
JP6483498B2 (ja) | 2014-07-07 | 2019-03-13 | ローム株式会社 | 電子装置およびその実装構造 |
JP6492930B2 (ja) * | 2015-04-23 | 2019-04-03 | 大日本印刷株式会社 | 半導体装置用リードフレームおよびその製造方法 |
JP6615654B2 (ja) * | 2016-03-14 | 2019-12-04 | 大口マテリアル株式会社 | 半導体素子搭載用基板、半導体装置、半導体素子搭載用基板の製造方法、及び半導体装置の製造方法 |
US10763183B2 (en) | 2016-11-25 | 2020-09-01 | Mitsubishi Electric Corporation | Semiconductor device |
WO2019176783A1 (ja) * | 2018-03-12 | 2019-09-19 | ローム株式会社 | 半導体装置、および半導体装置の実装構造 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1197611A (ja) * | 1997-09-22 | 1999-04-09 | Tokin Corp | 半導体装置用リードフレーム |
JP4421972B2 (ja) * | 2004-04-30 | 2010-02-24 | 日東電工株式会社 | 半導体装置の製法 |
US7943427B2 (en) * | 2004-07-15 | 2011-05-17 | Dai Nippon Printing Co., Ltd. | Semiconductor device, substrate for producing semiconductor device and method of producing them |
US8089159B1 (en) * | 2007-10-03 | 2012-01-03 | Amkor Technology, Inc. | Semiconductor package with increased I/O density and method of making the same |
JP2009135417A (ja) * | 2007-11-07 | 2009-06-18 | Sumitomo Metal Mining Co Ltd | 半導体素子搭載用基板の製造方法 |
-
2012
- 2012-01-16 JP JP2012005984A patent/JP5948881B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2013145825A (ja) | 2013-07-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5948881B2 (ja) | 半導体装置用リードフレーム | |
JP2002289739A (ja) | 樹脂封止型半導体装置および半導体装置用回路部材とその製造方法 | |
JP5151438B2 (ja) | 半導体装置およびその製造方法、ならびに半導体装置用基板およびその製造方法 | |
JP5479073B2 (ja) | 配線基板及びその製造方法 | |
JP4984253B2 (ja) | 半導体装置の製造方法および半導体装置用基板の製造方法 | |
US8349736B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
JP6492930B2 (ja) | 半導体装置用リードフレームおよびその製造方法 | |
JP2014078658A (ja) | 半導体パッケージ用基板、及びその製造方法 | |
JP6493312B2 (ja) | 樹脂封止型半導体装置およびその製造方法 | |
JP2017191840A (ja) | 半導体装置および半導体装置の製造方法 | |
JP5500130B2 (ja) | 樹脂封止型半導体装置および半導体装置用回路部材 | |
JP4283240B2 (ja) | 半導体装置の製造方法 | |
JP6057285B2 (ja) | 半導体素子搭載用基板 | |
JP5609911B2 (ja) | 樹脂封止型半導体装置および半導体装置用回路部材 | |
JP6644978B2 (ja) | 半導体素子搭載用基板及び半導体装置、並びにそれらの製造方法 | |
JP5482743B2 (ja) | 樹脂封止型半導体装置および半導体装置用回路部材 | |
KR100848741B1 (ko) | 반도체 장치 및 그 제조 방법 | |
JP2014132673A (ja) | 配線基板及びその製造方法 | |
JP5218606B2 (ja) | 半導体装置用回路部材の製造方法とそれを用いた樹脂封止型半導体装置の製造方法 | |
JP3497774B2 (ja) | 配線基板とその製造方法 | |
KR20080030011A (ko) | 반도체 장치 및 그 제조 방법 | |
JP3569642B2 (ja) | 半導体装置用キャリア基板及びその製造方法及び半導体装置の製造方法 | |
JP7145414B2 (ja) | リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法 | |
JP4390908B2 (ja) | 配線部材の製造方法 | |
JP5807815B2 (ja) | 半導体装置およびその製造方法、ならびに半導体装置用基板およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20141120 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150817 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150901 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151102 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160112 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160225 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160510 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160523 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5948881 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |