JP4390908B2 - 配線部材の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子をプリント回路基板に搭載するためのインターポーザ用の配線部材あるいは半導体装置形成用の配線部材と、その製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置は、電子機器の高性能化と軽薄短小の傾向からＬＳＩ、ＡＳＩＣに代表されるように、ますます高集横化、高性能化の一途をたどってきている。
これに伴い、信号の高速処埋には，パッケージ内部のスイッチングノイズが無視できない状況になってきて、特に、ＩＣの同時スイッチングノイズにはパッケージ内部配線の実効インダクタンスが大きく影響を与える為、主に、電源やグランドの本数を増やしてこれに対応してきた。
この結果、半導体装置の高集積化、高機能化は外部端子総数の増加を招き、半導体装置の多端子化が求められるようになってきた。
多端子ＩＣ、特にゲートアレイやスタンダードセルに代表されるＡＳＩＣあるいは、マイコン、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等をコストパフオーマンス高くユーザに提供するパッケージとしてリードフレームを用いたプラステイックＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）が主流となり、現在では３００ピンを超えるものまで実用化に至っている。
ＱＦＰは、ダイパッド上に半導体素子を搭載し、銀めっき等の表面処理がなされたインナーリード先端部と半導体素子の端子とをワイヤにて結線し、封止樹脂で封止を行い、この後、ダムバー部をカットし、アウターリードを設けた構造で多端子化に対応できるものとして開発されてきた。
ここで用いる単層リードフレームは、通常、４２合金（４２％ニッケルー鉄合金）あるいは銅合金などの電気伝導率が高く、且つ機械的強度が大きい金属材を素材とし、フオトエッチング法かあるいはスタンピング法により、外形加工されていた。
【０００３】
しかし、半導体素子の信号処理の高速化、高機能化は、更に多くの端子数を必要とするようになってきた。
ＱＦＰでは外部端子ピッチを狭めることにより、パッケージサイズを大きくすることなく多端子化に対応してきたが、外部端子の狭ピッチ化に伴い、外部端子自体の幅が細くなり、外部端子の強度が低下するため、フオーミング等の後工程におけるアウターリードのスキュ一対応やコプラナリティー（平坦性）維持が難しくなり、実装に際しては、パッケージ搭載精度維持が難しくなるという問題を抱えていた。
このようなＱＦＰの実装面での間題に対応するため、ＢＧＡ（Ｂａｌｌ Ｇｒｉｇ Ａｒｒａｙ）と呼ぱれるプラスッチックパッケージが開発されてきた。
このＢＧＡは、通常、両面基板の片面に半導体素子を搭載し、もう一方の面に球状の半田ボールを通じて半導体素子と外部端子（半田ボール）との導通をとったもので、実装性の対応を図ったパッケージである。
ＢＧＡはパッケージの４辺に外部端子を設けたＱＦＰに比べ、同じ外部端子数でも外部端子間隔（ピッチ）を大きくとれるという利点があり、半導体実装工程を難しくすることなく、入出力端子の増加に対応できた。
このＢＧＡはＢＴレジン（ビスマレイド樹脂）を代表とする耐熟性を有する平板（樹脂板）の基材の片面に半導体素子を塔載するダイパッドと半導体素子からボンディングワイヤにより電気的に接続されるボンディングパッドを持ち、もう一方の面に、外部回路と半導体装置との電気的、物理的接続を行う格子状あるいは千鳥状に二次元的に配列された半田ボールにより形成した外部接続端子をもち、外部接続端子とボンディングパッドの間を配線とスルーホール、配線により電気的に接続している構造である。
【０００４】
しかしながら、このＢＧＡは、めっき形成したスルホールを介して、半導体素子とボンディングワイヤで結線を行う配線と、半導体装置化した後にプリント基板に実装するための外部接続端子部（単に外部端子部とも言う）とを、電気的に接続した複雑な構造で、樹脂の熱膨張の影響により、スルホール部に断線を生じる等信頼性の面で問題があり、且つ作製上の面でも問題が多かった。
尚、ここでは、ＢＧＡのように、二次元的に端子を配列した構造のものをエリアアレイタイプと言う。
【０００５】
この為、作製プロセスの簡略化、信頼性の向上をはかり、従来のリードフレームの作製と同様、金属薄板をエッチング加工等により所定の形状加工し、これ（リードフレームとも言う）をコア材として、配線を形成したエリアアレイタイプの半導体装置も種々提案されている。
このタイプのものは、基本的に、金属薄板の板厚に加工精度、配線の微細化が制限される。
【０００６】
また、従来、インターポーザは薄くするためにＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）を使用してきた。
しかし、半導体素子をバンプを使用して搭載するタイプのＴＡＢインターポーザは、バンプをめっきにより形成するため、工程が複雑になり、コスト高となるという問題に加え、バンプ形成用のめっきリード線が必要なため、最終形態においても、そのめっきリードが残り、高周波特性を悪化させるという品質的な問題もある。
また、このタイプのものは、ＴＡＢのベースとなるＰＩフィルムは８０μｍ程度が、薄層化の限界であり、それより薄型化できないという問題もある。
【０００７】
【発明が解決しようとする課題】
上記のように、ＢＴレジン（ビスマレイド樹脂）を用いたＢＧＡは、多端子化には有利であるものの、信頼性の面、作製上の面で問題が多く、また金属薄板をエッチング加工等により所定の形状に加工したもの（リードフレーム）をコア材として配線を形成したエリアアレイタイプのものは、近年の更なる多端子化には対応できないという問題がある。
半導体素子をバンプを使用して搭載するタイプのＴＡＢインターポーザにも、製作上の問題、品質的な問題やコステ的な問題がある。
本発明は、これらの問題に対応するもので、具体的には、半導体素子をプリント回路基板に搭載するためのインターポーザ用の配線部材、あるいは半導体装置形成用の配線部材であって、高密度、微細配線が可能で、且つ、電気特性の面でも優れ、その作製も比較的簡単な配線部材を提供しようとするものである。
同時に、そのような配線部材の製造方法を提供しようとするものである。
特に、高密度、微細配線が可能で、且つ、電気的接続の信頼性の面でも優れたエリアアレイタイプの半導体装置を作製することができる配線部材を提供しようとするものである。
更にまた、薄型化にも対応できる半導体装置用の配線部材を提供しようとするものである。
【０００８】
【課題を解決するための手段】
本発明に関わる配線部材は、半導体素子をプリント回路基板に搭載するためのインターポーザ用の配線部材、あるいは半導体装置形成用の配線部材であって、絶縁性を有する板状のベース基材の第１の面上に配線層を形成し、該配線層上に、半導体素子の端子部と接続するためのバンプを導電性物質で突起させて設け、前記ベース基材の所定の位置に、充填タイプのビアホール形成用の貫通孔を設け、該貫通孔に導電性物質を充填して、配線層に電気的に接続する充填タイプのビーホールを形成し、且つ、ビアホールのベース基材の第２面側を外部回路と接続するための端子部とするものであることを特徴とするものである。
そして上記において、配線層上のバンプを形成する導電性物質と、配線層と接続している充填タイプのビアホールを形成する導電性物質とが、同一材質であることを特徴とするものである。
そしてまた、上記において、配線層が、ベース基材側から順に銅とニッケルの２層からなることを特徴とするものである。
また、上記において、充填タイプのビアホールを、二次元的に配列（これをエリアアレイと言う）していることを特徴とするものである。
尚、上記において、二次元的に配列（これをエリアアレイと言う）とは、配線部材の辺に沿い一次元的に配列するのではなく、配線部材の面に格子状等、二次元的に配列するものである。
ＢＧＡ等のエリアアレイタイプの外部端子の配列がこれに当たり、外部端子を二次元的に配列して持つ半導体装置を、一般には、エリアアレイタイプの半導体装置と言う。
【０００９】
本発明の配線部材の製造方法は、絶縁性を有する板状のベース基材の第１の面上に配線層を形成し、該配線層上に、半導体素子の端子部と接続するためのバンプを導電性物質で突起させて設け、前記ベース基材の所定の位置に、充填タイプのビアホール形成用の貫通孔を設け、該貫通孔に導電性物質を充填して、配線層に電気的に接続する充填タイプのビアホールを形成し、且つ、ビアホールのベース基材の第２面側を外部回路と接続するための端子部とする配線部材を製造するための、配線部材の製造方法であって、少なくとも順に、（ａ）板状の金属基材の第１の面に、めっき用マスクとして、めっき形成する配線層に合わせた所定の形状の開口を有するレジストパターンを形成し、開口部から露出した金属基材の第１の面に、選択的に、配線層の形状の導電性層をめっき形成する選択めっき工程と、（ｂ）レジストパターンを剥離し、必要に応じて、洗浄処理した後、金属基材の第１の面側を、めっき形成された配線層の形状の導電性層を覆うように、保護層を形成し、且つ、金属基材の第２の面（第１の面に対向する面）に、絶縁層からなるベース基材を配設し、ベース基材の所定の位置に、充填タイプのビアホール形成用の貫通孔を開口させ、必要に応じて、開口された貫通孔から露出した金属基材をエッチングしておく、ビアホール形成用の貫通孔形成工程と、（ｃ）保護層を除去した後、金属基材の第１の面側に、半導体素子の端子部と接続するためのバンプの形状に合わせた開口を有するレジストパターンを形成するバンプ形成用開口形成工程と、（ｄ）直接ないし、金属基材を介して、前記配線層の形状の導電性層とを電気的に接続するようにして、ベース基材の開口した貫通孔に導電性物質を充填して、充填タイプのビアホールを形成し、且つ、ビアホールの露出部側を端子部とするめっき処理と、バンプ形成用開口から露出した部分にめっきして、バンプを形成するめっき処理とを、同時もしくは、別々に行い、充填タイプのビアホールとこの露出部側の端子部、および半導体素子の端子部と接続するためのバンプを形成するめっき工程と、（ｅ）金属基材の第１の面のレジストパターンを剥離した後、めっき形成された配線層の形状の導電性層を、耐エッチングマスクとして、金属基材を選択的にエッチングするエッチング工程とを行うことを特徴とするものである。
そして、上記の配線部材の製造方法であって、金属基材が銅材で、めっき形成される配線層の形状の導電性層がニッケルめっき層であることを特徴とするものである。
【００１０】
あるいは、本発明の配線部材の製造方法は、絶縁性を有する板状のベース基材の第１の面上に配線層を形成し、該配線層上に、半導体素子の端子部と接続するためのバンプを導電性物質で突起させて設け、前記ベース基材の所定の位置に、充填タイプのビアホール形成用の貫通孔を設け、該貫通孔に導電性物質を充填して、配線層に電気的に接続する充填タイプのビアホールを形成し、且つ、ビアホールのベース基材の第２面側を外部回路と接続するための端子部とする配線部材を製造するための、配線部材の製造方法であって、少なくとも順に、（Ａ）必要に応じ、板状の金属基材の第１の面に、導電性層を形成した後、金属基材の第１の面側を覆うように、保護層を形成し、且つ、金属基材の第２の面（第１の面に対向する面）に、絶縁層からなるベース基材を配設し、ベース基材の所定の位置に、充填タイプのビアホール形成用の貫通孔を開口させ、必要に応じて、開口された貫通孔から露出した金属基材をエッチングしておく、ビアホール形成用の貫通孔形成工程と、（Ｂ）保護層を除去した後、金属基材の第１の面側に、半導体素子の端子部と接続するためのバンプの形状に合わせた開口を有するレジストパターンを形成するバンプ形成用開口形成工程と、（Ｃ）直接ないし、金属基材を介して、前記配線層の形状の導電性層とを電気的に接続するようにして、ベース基材の開口した貫通孔に導電性物質を充填して、充填タイプのビアホールを形成し、且つ、ビアホールの露出部側を端子部とするめっき処理と、バンプ形成用開口から露出した部分にめっきして、バンプを形成するめっき処理とを、同時もしくは、別々に行い、充填タイプのビアホールとこの露出部側の端子部、および半導体素子の端子部と接続するためのバンプを形成するめっき工程と、（Ｄ）金属基材の第１の面のレジストパターンを剥離した後、金属基材の第１の面側に、配線層の形状に合わせた、所定形状の開口を有するレジストパターンを形成し、これを、耐エッチングマスクとして、金属基材、あるいは金属基材と導電性層からなる基材を選択的にエッチングするエッチング工程とを行うことを特徴とするものである。
【００１１】
そして、上記において、半導体素子の端子部と接続するためのバンプと、ビアホールとを同時にめっきにより形成することを特徴とするものである。
また、上記において、半導体素子の端子部と接続するためのバンプの最表面に無電解Ｓｎめっきを施すことを特徴とするものである。
【００１２】
本発明に関わる半導体装置は、上記本発明に関わる配線部材を用いたことを特徴とするものである。
【００１３】
【作用】
本発明に関わる配線部材は、このような構成にすることにより、半導体素子をプリント回路基板に搭載するためのインターポーザ用の配線部材、あるいは半導体装置形成用の配線部材で、高密度、微細配線が可能で、且つ、電気的接続の面で信頼性に優れた配線部材の提供を可能とするものである。
特に、高密度、微細配線が可能で、且つ、電気的接続に信頼性が高いエリアアレイタイプの半導体装置を作製することができる配線部材の提供を可能とするものである。
また、半導体装置の薄型化にも対応できるものである。
具体的には、絶縁性を有する板状のベース基材の第１の面上に配線層を形成し、該配線層上に半導体素子の端子部と接続するための、導電性物質からなるバンプを設け、前記ベース基材の所定の位置に、充填タイプのビアホール形成用の貫通孔を設け、該貫通孔に導電性物質を充填して、配線層に電気的に接続する充填タイプのビアホールを形成し、且つ、ビアホールのベース基材の第２面側を外部回路と接続するための端子部とするものであることにより、これを達成している。即ち、配線層を薄くすることができ、高密度、微細配線が可能で、ビアホールを充填タイプとすることにより、電気的信頼性の高いものとしている。
また、配線層上のバンプを形成する導電性物質と、配線層と接続している充填タイプのビアホールを形成する導電性物質とが、同一材質であることにより、その作製を比較的簡単なものとしている。
特に配線層が、ベース基材側から順に銅とニッケルの２層からなることにより、その作製を容易なものとできる。
また、充填タイプのビアホールを、二次元的に配列（これをエリアアレイと言う）して、設けていることにより、エリアアレイタイブの半導体装置にも適用を可能としている。 尚、本発明に関わる配線部材は、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）タイプの半導体装置用の配線基板や、ＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）用の配線基板にも適用できることは言うまでもない。
【００１４】
本発明の配線部材の製造は、このような構成にすることにより、高密度、微細配線が可能で、且つ、電気的接続の面で信頼性に優れた配線部材の製造ができる、インターポーザ用の配線部材、あるいは半導体装置形成用の配線部材の製造方法の提供を可能としている。
【００１５】
本発明に関わる半導体装置は、本発明に関わる配線部材を用いたもので、多端子化、薄型化に対応でき、且つ電気的接続の面で信頼性に高い半導体装置の提供を可能としている。
【００１６】
【発明の実施の形態】
本発明の実施の形態を挙げて、図に基づいて説明する。
図１は、本発明の配線部材の製造方法の実施の形態の第１の例の工程断面図で、図２は、本発明の配線部材の製造方法の実施の形態の第２の例の工程断面図で、図１（ｋ）、図２（ｊ）は、それぞれ、本発明に関わる配線部材の配線部材の１例で、図３は半導体装置の例を示したものである。
図１〜図３中、１１０は金属基材、１２０はレジストパターン、１２５は開口、１３０は導電性層、１４０は保護層、１５０はベース基材（絶縁性基材）、１５１Ｓは第１の面、１５２Ｓは第２の面、１５５は開口部（貫通孔）、１６０はレジストパターン、１６５は開口部、１７０はパンプ（半導体素子の端子部と接続するためのバンプ）、１８０はビアホール、１８０Ａは端子部、１９０はレジストパターン、２００、２１０は配線層（配線部）、３１０は半導体素子、３１５は端子部、３２０は保護膜、３３０は半田ボール、３４０はアンダーフィル、３５０は封止用樹脂（ポッティング樹脂）である。
【００１７】
はじめに、本発明に関わる配線部材の第１の例を図１（ｋ）に基づいて説明する。
本例は、半導体素子をプリント回路基板に搭載するためのインターポーザ用の配線部材、あるいは半導体装置形成用の配線部材として使用できる配線部材で、簡単には、絶縁性を有する板状のベース基材１５０の第１の面１５１Ｓ上に配線層を形成し、該配線層上に半導体素子の端子部とバンプ接続するための、導電性物質からなるバンプ１７０を設け、ベース基材１５０の所定の位置に、充填タイプのビアホール１８０形成用の貫通孔を設け、該貫通孔に導電性物質を充填して、配線層に電気的に接続する充填タイプのビーホール１８０を形成し、且つ、ビアホールのベース基材の第２面１５２Ｓ側を外部回路と接続するための端子部１８０Ａとするものである。
【００１８】
バンプ１７０は、半導体素子の端子配列形状に合わせて設ける。
例えば、半導体素子の端子がその一面に、四角状に配列されている場合には、パンプ１７０の配列を四角状にし、半導体素子の端子がその一面に、格子状に配列されている場合には、格子状にパンプ１７０の配列を設ける。
半導体素子の端子部とＡｕ−Ｓｎ共晶により接続するためには、その最表面をＳｎ層としておく。
勿論、最表面をＡｕ層としておくＡｕ−Ａｕ共晶による接続を行うこともできる。
尚、パンプ１７０の主材質としては、通常、電気的特性、コスト等の面から銅めっき層が使用される。
作製上からは、端子部１８０の主材質と同一材質であることが好ましい。
【００１９】
端子部１８０Ａは、配線層２００と電気的に接続して、外部回路と接続するためのもので、ベース基材の第２の面側に、格子状等二次元的に配列することができ、エリアアレイ用は半導体装置用の配線部部材としても用いることができる。
ビアホール１８０の主材質としては、通常、電気的特性、コスト等の面から銅めっき層が使用される。
作製上からは、パンプ１７０の主材質と同一材質であることが好ましい。
本例では、若干、端子部１８０Ａの面を外側に突出させているので、これをバンプと言っても良い。
場合によっては、ベース基材の第２の面１５２Ｓ面に沿ってほぼ平面状にしても良い。
【００２０】
配線層２００は、薄い金属基材１１０とめっき形成された導電性層１３０とからなるが、高密度配線、微細配線を可能とするため、金属基材１１０としては、５μｍ〜３０μｍ（例えば１８μｍ程度）の薄いものが用いられることが好ましい。
本例では、配線層２００の金属基材１１０は、選択めっき形成された配線層形状の導電性層１３０を耐エッチングマスクとしてエッチング加工により形成されたもので、金属基材１１０としては、通常、銅ないし銅合金が用いられ、導電性層１３０としては、Ｎｉ層が用いられる。
この場合、導電性層１３０の厚さは、５０００Å〜５μｍ程度が好ましい。
導電性層１３０としては、金属基材１１０と、エッチングに対して、選択性があることが要求される。
【００２１】
次に、本発明に関わる配線部材の第２の例を図２（ｊ）に基づいて簡単に説明しておく。
本例は、第１の例における配線層２００を金属基材（１１０）１層で形成したもので、レジストパタンーンをエッチングマスクとして、エッチング加工により形成たものである。
それ以外については、図１（ｋ）に示す第１の例と同じで、説明は省略する。
【００２２】
次に、本発明の配線部材の製造方法の実施の形態の第１の例を図１に基づいて説明する。
本例は、半導体素子をプリント回路基板に搭載するためのインターポーザ用の配線部材、あるいは半導体装置形成用の図１（ｋ）に示す配線部材の製造方法である。
先ず、板状の薄い金属基材１１０を用意し（図１（ａ））、その一方の面（ 第１の面とする）に、めっき用マスクとして、めっき形成する配線層に合わせた所定の形状の開口１２５を有するレジストパターン１２０を形成する。（図１（ｂ））
金属基材１１０としては、通常、５μｍ〜３０μｍ程度の薄い銅層（銅箔）が用いられるが、これに限定はされない。複数の金属層を多層にしたものでも良い。
レジストパターン１２０のレジスト材質としては、耐めっき性があり、処理性の良いものが好ましいが、特に限定はされない。
次いで、開口部１２５から露出した金属基材１１０の第１の面に、選択的に、配線層の形状の導電性層１３０をめっき形成し（図１（ｃ））、レジストパターン１２０を剥離し、必要に応じて、洗浄処理を施しておく。（図１（ｄ））
導電性層１３０としては、金属基材１１０を銅ないし銅合金とした場合、Ｎｉめっき層が、導電性層１３０としては、金属基材１１０とでエッチングの選択性を持たせるために好ましい。
次いで、金属基材１１０の第１の面側を、めっき形成された配線層の形状の導電性層１３０を覆うように、保護層１４０を形成する。（図１（ｅ））
保護層１４０としては、後続する処理を行う際の保護層となるもので、機械的強度、耐処理性の良いものか好ましく、例えば、ドライフィルムレジストをラミネートして利用することもできる。
次いで、金属基材１１０の第１の面に対向する金属基材の第２の面に、ベース基材１５０となる絶縁層を形成し、絶縁層の所定の位置に、充填タイプのビアホール形成用の貫通孔（開口）１５５を開口させる。（図１（ｆ））
絶縁層としては、ベース基材と成りえるもので、製版により貫通孔１５５を開口できる感光性ポリイミド等が挙げられる。
尚、開口された貫通孔１５５から露出した金属基材１１０を、必要に応じてエッチングしても良い。
【００２３】
次いで、保護層１４０を除去した（図１（ｇ））後、金属基材１１０の第１の面側に、めっき形成された配線層の形状の導電性層１３０を覆うように、全面に、半導体素子の端子部と接続するためのバンプの形状に合わせた開口１６５を有するレジストパターン１６０を形成する。（図１（ｈ））
レジストパターン１６０のレジスト材質としては、耐めっき性があり、処理性の良いものが好ましいが、特に限定はされない。
特に、ドライフィルムレジストのレジストの使用は、その形成が簡単で好ましい。
次いで、直接ないし、金属基材１１０を介して、配線層の形状の導電性層１３０とを電気的に接続するようにして、開口した貫通孔１５５に導電性物質を充填して、充填タイプのビアホール１８０を形成し、且つ、ビアホールの露出部側を端子部とするめっき処理と、半導体素子の端子部と接続するためのバンプ形成用開口１６５から露出した部分にめっき形成して、突起状にバンプ１７０を形成するめっき処理とを同時に行い、充填タイプのビアホール１８０とこの露出部側の端子部１８０Ａ、および半導体素子の端子部と接続するためのバンプ１７０を形成する。（図１（ｉ））
半導体素子の端子部と接続するためのバンプ１７０やビアホール１８０形成のための導電性物質の主材としては、めっき銅が好ましい。
尚、バンプ１７０の最も表面には、Ｓｎめっき、Ａｕめっき層を形成しておくと、それぞれ、半導体素子の端子部とのＡｕ−Ｓｎ共晶、Ａｕ−Ａｕ共晶による接続ができる。
次いで、金属基材１１０の第１の面のレジストパターン１６０を剥離した（図１（ｊ））後、めっき形成された配線層の形状の導電性層１３０を、耐エッチングマスクとして、金属基材１１０を選択的にエッチングして、配線部材を得る。（図１（ｋ））
【００２４】
次に、本発明の配線部材の製造方法の実施の形態の第２の例を図２に基づいて説明する。
本例は、半導体素子をプリント回路基板に搭載するためのインターポーザ用の配線部材、あるいは半導体装置形成用の図２（ｊ）に示す配線部材の製造方法である。
先ず、板状の薄い金属基材１１０を用意し（図２（ａ））、金属基材１１０の第１の面側を覆うように、保護層１４０を形成し（図２（ｂ）、且つ、金属基材１１０の第２の面に、絶縁層からなるベース基材１５０を配設し、ベース基材１５０の所定の位置に、充填タイプのビアホール形成用の貫通孔（開口）１５５を開口させる。（図２ｃ））
次いで、保護層１４０を除去した（図２（ｄ））後、金属基材１１０の第１の面側に、半導体素子の端子部と接続するためのバンプの形状に合わせた開口１６５を有するレジストパターン１６０を形成する。（図２（ｅ））
【００２５】
次いで、金属基材１１０を介して、配線層の形状の導電性層１３０とを電気的に接続するようにして、ベース基材１５０の開口した貫通孔（開口）１５５に導電性物質をめっき形成することにより充填して、充填タイプのビアホール１８０を形成し、且つ、ビアホール１８０の露出部側を端子部１８０Ａとするめっき処理と、バンプ形成用開口１６５から露出した部分にめっきして、バンプ１７０を形成するめっき処理とを、同時に行う。
次いで、金属基材１１０の第１の面のレジストパターン１６０を剥離した（図２（ｇ））後、金属基材１１０の第１の面側に、配線層の形状に合わせた、所定形状の開口を有するレジストパターン１９０を形成し（図２（ｈ））、これを、耐エッチングマスクとして、金属基材１１０エッチングする。（図２（ｉ））
この後、レジストパターン１９０を剥離して、配線部材を得る。（図２（ｊ））
【００２６】
上記第１の例、第２の例の配線部材の製造方法においては、充填タイプのビアホール１８０とこの露出部側の端子部１８０Ａ、および半導体素子の端子部と接続するためのバンプ１７０の形成を同時に行ったが、別々にめっき形成しても良い。
また、ベース基材１５０の所定の位置に、充填タイプのビアホール形成用の貫通孔（開口）１５５を開口させた（図１（ｆ））あるいは図２ｃ））後、必要に応じて、開口された貫通孔１５５から露出した金属基材１１０をエッチングしていても良い。
また、第２の例の配線部材の製造方法においては、板状の金属基材１１０の第１の面に、導電性層（図示していない）を形成した後、金属基材１１０の第１の面側を覆うように、保護層を形成して、同様の処理を行って、配線部材を作製しても良い。
この場合は、配線層は、図１（ｋ）に示す配線部材と同様、金属基材側から、金属基材１１０、導電性層１３０の２層となる。
【００２７】
次に、本発明に関わる半導体装置の例を、図３に基づいて説明する。
図３（ａ）に示す第１の例は、図１（ｋ）に示す配線層２００を２層（金属基材１１０と導電性層１３０の２層）とする配線部材を用いたもので、半導体素子３１０を配線部２００の先端に設けられたバンプ（接続用端子）１７０にその端子３１５を下側にして搭載したものである。
第１の例は、半導体素子３１０の端子部３１５とバンプ（接続用端子）１７０との接合を、金、錫共晶ないし金−金共晶にて行っているものである。
また、端子部（図１（ｋ）の１８０Ａに相当）には、外部回路基板（マザーボード）へ接続するための半田ボール（バンプ）３３０を設けている。
図３（ｂ）に示す第２の例は、第１の例と同様の配線部材を用いたもので、半導体素子３１０の端子部とバンプ（接続用端子）１７０との接合を半田接合により行い、チップ搭載後にアンダーフィルしたものである。
第２の例も、端子部（図１（ｋ）の１８０Ａに相当）には、外部回路基板（マザーボード）へ接続するための半田ボール（バンプ）３３０を設けている。
図３（ｃ）に示す第３の例も、第１の例と同様の配線部材を用いたもので、半導体素子３１０の端子部３１５とバンプ（接続用端子）１７０との接合を、金、錫共晶ないし金−金共晶にて行い、ポッティングにより樹脂封止したものである。
第３の例も、端子部（図１（ｋ）の１８０Ａに相当）には、外部回路基板（マザーボード）へ接続するための半田ボール（バンプ）３３０を設けている。
図３（ｄ）に示す第４の例も、第１の例と同様の線部材を用いたもので、図３（ｂ）に示す第２の例と同様、半導体素子３１０の端子部とバンプ（接続用端子）１７０との接合を半田接合により行ったものであるが、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）である。第４の例も、端子部（図１（ｋ）の１８０Ａに相当）には、外部回路基板（マザーボード）へ接続するための半田ボール（バンプ）３３０を設けている。
【００２８】
【実施例】
更に、実施例を挙げて本発明を説明する。
（実施例１）
実施例１は、図１（ｋ）に示す第１の例の配線部材を、図１に示す配線部材の製造方法にて形成したものである。
図１に基づいて説明する。
先ず、厚さ１８μｍの銅箔を金属基材１１０として用い（図１（ａ））、この片面に、ドライフィルムレジスト（旭化成株式会社製、ＡＱ２５５８）をラミネートして支持フィルム（ベースフィルム）を剥がし、レジスト層のみを形成した後、所定のパターン版を用い、配線層の形状に開口１２５を有するレジストパターン１２０を形成した。（図１（ｂ））
各処理条件は以下の通りである。
【００２９】
次いで、下記組成、条件のスルファミン酸ニッケル浴を用い、開口１２５から露出した金属基材１１０上にＮｉめっきを５Ａ／cm2 で１分行い、厚さ１μｍに形成した。 図１（ｃ））
【００３０】
次いでレジストパターン１２０を剥離した。（図１（ｄ））
剥離条件は、３％苛性ソーダ ６０°Ｃ、２分、水洗６０ｓｅｃで行った。
【００３１】
次いで、Ｎｉめっき層からなる導電性層１３０が形成された面上に、再度、前述のドライフィルムレジストを用い、ラミネートして、保護層１４０を形成した。（図１（ｅ））
尚、場合によっては、ドライフィルムレジストの支持フィルム（ベースフィルムとも言う）を剥離しないでおいても良い。
【００３２】
次いで、ベース基材１５０を形成するため、絶縁層ＳＦＰ−２５ＡＩ−００ＡＲ（新日鐡株式会社製）を下記の条件のウエットラミネート方式により貼り付け、１１０°Ｃ、３０分エアーオーブンにて乾燥を行った。
（ウエットラミネート条件）
・溶剤 ＮＭＰ（Ｎ−メチル−２−ピロリドンの略）
・温度 ７０°Ｃ
・速度 ０．５ｍ／分
・圧力（線圧） ３．５ｋｇ／ｃｍ2
【００３３】
次いで、ベース基材１５０の所定の位置に貫通孔１５５を形成するために、
上記絶縁層上に、レジストＳＦＰ−００ＡＩ−３０ＡＲ（新日鐡株式会社製）をラミネート形成した。
（ウエットラミネート条件）
・温度 ７０°Ｃ
・速度 ０．５ｍ／分
・圧力（線圧） ３．５ｋｇ／ｃｍ2
次いで、このレジストを下記条件にて、露光、現像して、所定の開口を開け、更に、該開口から絶縁層をエッチングして貫通孔１５５を形成した後、レジストを剥離し、絶縁層を硬化させた。（図１（ｆ））
【００３４】
次いで、保護層１４０を剥離した（図１（ｇ））後、Ｎｉめっき層からなる導電性層１３０上に、上記のドライフィルムレジストをラミネートして、レジスト層を形成し、レジストパターン１２０形成と同様にして、半導体素子の端子部と接続するためのバンプを形成するための開口１６５を有するレジストパターン１６０を形成した。（図１（ｈ））
【００３５】
次いで、下記組成、条件の銅めっき浴を用い、電流密度４Ａ／ｃｍ2 で２４分間めっきを行い、２５μｍの厚さにし、更に表面部に、上記のスルファミン酸Ｎｉめっき浴にて、電流密度５Ａ／ｃｍ2 で１分間めっきを行い厚さ１μｍにＮｉ層を形成し、更に最表面部層として、下記の金めっき浴にて、電流密度０．４Ａ／ｃｍ2 で４．５分間めっきを行い厚さ１μｍにＡｕ層を施した。
これにより、半導体素子の端子部と接続用のバンプ１７０と、ビアホール１８０、外部回路と接続するための端子部１８０Ａ（これをバンプと言っても良い。）が同時にめっき形成された。（図１（ｉ））
【００３６】
レジストパターン１６０を剥離した（図１（ｊ））後、Ｎｉめっき層からなる導電性層１３０を耐エッチングマスクとして、銅箔からなる金属基材１１０のエッチングを行い配線層２００を形成した。（図１（ｋ））
このようにして形成された配線部材を用いて、図３（ａ）、図３（ｂ）に示す半導体装置を実際に作製し、これをプリント基板（マザー回路基板）に搭載してみたが、いずれも特に問題もなかった。
【００３７】
（実施例２）
実施例２は、半導体素子の端子部と接続用のバンプ１７０、ビアホール１８０、外部回路と接続するための端子部１８０Ａのめっき形成方法とが、実施例１とは異なるのみでここでは、この処理のみを挙げる。
半導体素子の端子部と接続用のバンプ１７０形成用のレジストパターン１６０の形成方法を以下のように行った。
Ｎｉめっき層からなる導電性層上にドライフィルムレジストをラミネートして、レジスト層を形成し、このレジスト層から、レジストパターン１２０形成と同様して、バンプ形成用の開口１６５を有するレジストパターン１６０を形成した（図１（ｈ））後、下記組成、条件の銅めっき浴を用い、電流密度４Ａ／ｃｍ2 で２４分間めっきを行い厚さ２５μｍに銅層を形成し、更に最表面部層として、下記の錫めっき浴にて、電流密度１Ａ／ｃｍ2 で２分間めっきを行い、厚さ１μｍの錫めっき層を形成した。
（錫めっき液組成および条件）
硫酸第１錫 ５５ｇ／ｌ
クレゾールスルホン酸 １００ｇ／ｌ
ゼラチン ２ｇ／ｌ
ベータナフトール １ｇ／ｌ
液温 ２０°Ｃ
このようにして形成された配線部材を用いて、図３（ｃ）に示す半導体装置を実際に作製し、これをプリント基板（マザー回路基板）に搭載してみたが、特に問題もなかった。
【００３８】
【発明の効果】
本発明は、上記のように、半導体素子をプリント回路基板に搭載するためのインターポーザ用の配線部材、あるいは半導体装置形成用の配線部材で、高密度、微細配線が可能で、且つ、電気特性の面でも優れ、その作製も比較的簡単な配線部材の、製造方法の提供を可能とした。
特に、高密度、微細配線が可能で、且つ、電気特性の面でも優れ、薄型化にも対応できる、エリアアレイタイプの半導体装置を作製することができる配線部材の、製造方法の提供を可能とした。
【図面の簡単な説明】
【図１】 図１は、本発明の配線部材の製造方法の実施の形態の第１の例の工程断面図で、図１（ｋ）は本発明に関わる配線部材の配線部材の１例の断面図である。
【図２】 図２は、本発明の配線部材の製造方法の実施の形態の第２の例の工程断面図で、図２（ｊ）は本発明に関わる配線部材の配線部材の１例の断面図である。
【図３】 本発明に関わる半導体装置の例を示した図である。
【符号の説明】
１１０ 金属基材
１２０ レジストパターン
１２５ 開口
１３０ 導電性層
１４０ 保護層
１５０ ベース基材（絶縁性基材）
１５１Ｓ 第１の面
１５２Ｓ 第２の面
１５５ 開口部（貫通孔）
１６０ レジストパターン
１６５ 開口部
１７０ パンプ
１８０ ビアホール
１８０Ａ 端子部
１９０ レジストパターン
２００、２１０ 配線層（配線部）
３１０ 半導体素子
３１５ 端子部
３２０ 保護膜
３３０ 半田ボール
３４０ アンダーフィル
３５０ 封止用樹脂（ポッティング樹脂）
【発明の属する技術分野】
本発明は、半導体素子をプリント回路基板に搭載するためのインターポーザ用の配線部材あるいは半導体装置形成用の配線部材と、その製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置は、電子機器の高性能化と軽薄短小の傾向からＬＳＩ、ＡＳＩＣに代表されるように、ますます高集横化、高性能化の一途をたどってきている。
これに伴い、信号の高速処埋には，パッケージ内部のスイッチングノイズが無視できない状況になってきて、特に、ＩＣの同時スイッチングノイズにはパッケージ内部配線の実効インダクタンスが大きく影響を与える為、主に、電源やグランドの本数を増やしてこれに対応してきた。
この結果、半導体装置の高集積化、高機能化は外部端子総数の増加を招き、半導体装置の多端子化が求められるようになってきた。
多端子ＩＣ、特にゲートアレイやスタンダードセルに代表されるＡＳＩＣあるいは、マイコン、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等をコストパフオーマンス高くユーザに提供するパッケージとしてリードフレームを用いたプラステイックＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）が主流となり、現在では３００ピンを超えるものまで実用化に至っている。
ＱＦＰは、ダイパッド上に半導体素子を搭載し、銀めっき等の表面処理がなされたインナーリード先端部と半導体素子の端子とをワイヤにて結線し、封止樹脂で封止を行い、この後、ダムバー部をカットし、アウターリードを設けた構造で多端子化に対応できるものとして開発されてきた。
ここで用いる単層リードフレームは、通常、４２合金（４２％ニッケルー鉄合金）あるいは銅合金などの電気伝導率が高く、且つ機械的強度が大きい金属材を素材とし、フオトエッチング法かあるいはスタンピング法により、外形加工されていた。
【０００３】
しかし、半導体素子の信号処理の高速化、高機能化は、更に多くの端子数を必要とするようになってきた。
ＱＦＰでは外部端子ピッチを狭めることにより、パッケージサイズを大きくすることなく多端子化に対応してきたが、外部端子の狭ピッチ化に伴い、外部端子自体の幅が細くなり、外部端子の強度が低下するため、フオーミング等の後工程におけるアウターリードのスキュ一対応やコプラナリティー（平坦性）維持が難しくなり、実装に際しては、パッケージ搭載精度維持が難しくなるという問題を抱えていた。
このようなＱＦＰの実装面での間題に対応するため、ＢＧＡ（Ｂａｌｌ Ｇｒｉｇ Ａｒｒａｙ）と呼ぱれるプラスッチックパッケージが開発されてきた。
このＢＧＡは、通常、両面基板の片面に半導体素子を搭載し、もう一方の面に球状の半田ボールを通じて半導体素子と外部端子（半田ボール）との導通をとったもので、実装性の対応を図ったパッケージである。
ＢＧＡはパッケージの４辺に外部端子を設けたＱＦＰに比べ、同じ外部端子数でも外部端子間隔（ピッチ）を大きくとれるという利点があり、半導体実装工程を難しくすることなく、入出力端子の増加に対応できた。
このＢＧＡはＢＴレジン（ビスマレイド樹脂）を代表とする耐熟性を有する平板（樹脂板）の基材の片面に半導体素子を塔載するダイパッドと半導体素子からボンディングワイヤにより電気的に接続されるボンディングパッドを持ち、もう一方の面に、外部回路と半導体装置との電気的、物理的接続を行う格子状あるいは千鳥状に二次元的に配列された半田ボールにより形成した外部接続端子をもち、外部接続端子とボンディングパッドの間を配線とスルーホール、配線により電気的に接続している構造である。
【０００４】
しかしながら、このＢＧＡは、めっき形成したスルホールを介して、半導体素子とボンディングワイヤで結線を行う配線と、半導体装置化した後にプリント基板に実装するための外部接続端子部（単に外部端子部とも言う）とを、電気的に接続した複雑な構造で、樹脂の熱膨張の影響により、スルホール部に断線を生じる等信頼性の面で問題があり、且つ作製上の面でも問題が多かった。
尚、ここでは、ＢＧＡのように、二次元的に端子を配列した構造のものをエリアアレイタイプと言う。
【０００５】
この為、作製プロセスの簡略化、信頼性の向上をはかり、従来のリードフレームの作製と同様、金属薄板をエッチング加工等により所定の形状加工し、これ（リードフレームとも言う）をコア材として、配線を形成したエリアアレイタイプの半導体装置も種々提案されている。
このタイプのものは、基本的に、金属薄板の板厚に加工精度、配線の微細化が制限される。
【０００６】
また、従来、インターポーザは薄くするためにＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）を使用してきた。
しかし、半導体素子をバンプを使用して搭載するタイプのＴＡＢインターポーザは、バンプをめっきにより形成するため、工程が複雑になり、コスト高となるという問題に加え、バンプ形成用のめっきリード線が必要なため、最終形態においても、そのめっきリードが残り、高周波特性を悪化させるという品質的な問題もある。
また、このタイプのものは、ＴＡＢのベースとなるＰＩフィルムは８０μｍ程度が、薄層化の限界であり、それより薄型化できないという問題もある。
【０００７】
【発明が解決しようとする課題】
上記のように、ＢＴレジン（ビスマレイド樹脂）を用いたＢＧＡは、多端子化には有利であるものの、信頼性の面、作製上の面で問題が多く、また金属薄板をエッチング加工等により所定の形状に加工したもの（リードフレーム）をコア材として配線を形成したエリアアレイタイプのものは、近年の更なる多端子化には対応できないという問題がある。
半導体素子をバンプを使用して搭載するタイプのＴＡＢインターポーザにも、製作上の問題、品質的な問題やコステ的な問題がある。
本発明は、これらの問題に対応するもので、具体的には、半導体素子をプリント回路基板に搭載するためのインターポーザ用の配線部材、あるいは半導体装置形成用の配線部材であって、高密度、微細配線が可能で、且つ、電気特性の面でも優れ、その作製も比較的簡単な配線部材を提供しようとするものである。
同時に、そのような配線部材の製造方法を提供しようとするものである。
特に、高密度、微細配線が可能で、且つ、電気的接続の信頼性の面でも優れたエリアアレイタイプの半導体装置を作製することができる配線部材を提供しようとするものである。
更にまた、薄型化にも対応できる半導体装置用の配線部材を提供しようとするものである。
【０００８】
【課題を解決するための手段】
本発明に関わる配線部材は、半導体素子をプリント回路基板に搭載するためのインターポーザ用の配線部材、あるいは半導体装置形成用の配線部材であって、絶縁性を有する板状のベース基材の第１の面上に配線層を形成し、該配線層上に、半導体素子の端子部と接続するためのバンプを導電性物質で突起させて設け、前記ベース基材の所定の位置に、充填タイプのビアホール形成用の貫通孔を設け、該貫通孔に導電性物質を充填して、配線層に電気的に接続する充填タイプのビーホールを形成し、且つ、ビアホールのベース基材の第２面側を外部回路と接続するための端子部とするものであることを特徴とするものである。
そして上記において、配線層上のバンプを形成する導電性物質と、配線層と接続している充填タイプのビアホールを形成する導電性物質とが、同一材質であることを特徴とするものである。
そしてまた、上記において、配線層が、ベース基材側から順に銅とニッケルの２層からなることを特徴とするものである。
また、上記において、充填タイプのビアホールを、二次元的に配列（これをエリアアレイと言う）していることを特徴とするものである。
尚、上記において、二次元的に配列（これをエリアアレイと言う）とは、配線部材の辺に沿い一次元的に配列するのではなく、配線部材の面に格子状等、二次元的に配列するものである。
ＢＧＡ等のエリアアレイタイプの外部端子の配列がこれに当たり、外部端子を二次元的に配列して持つ半導体装置を、一般には、エリアアレイタイプの半導体装置と言う。
【０００９】
本発明の配線部材の製造方法は、絶縁性を有する板状のベース基材の第１の面上に配線層を形成し、該配線層上に、半導体素子の端子部と接続するためのバンプを導電性物質で突起させて設け、前記ベース基材の所定の位置に、充填タイプのビアホール形成用の貫通孔を設け、該貫通孔に導電性物質を充填して、配線層に電気的に接続する充填タイプのビアホールを形成し、且つ、ビアホールのベース基材の第２面側を外部回路と接続するための端子部とする配線部材を製造するための、配線部材の製造方法であって、少なくとも順に、（ａ）板状の金属基材の第１の面に、めっき用マスクとして、めっき形成する配線層に合わせた所定の形状の開口を有するレジストパターンを形成し、開口部から露出した金属基材の第１の面に、選択的に、配線層の形状の導電性層をめっき形成する選択めっき工程と、（ｂ）レジストパターンを剥離し、必要に応じて、洗浄処理した後、金属基材の第１の面側を、めっき形成された配線層の形状の導電性層を覆うように、保護層を形成し、且つ、金属基材の第２の面（第１の面に対向する面）に、絶縁層からなるベース基材を配設し、ベース基材の所定の位置に、充填タイプのビアホール形成用の貫通孔を開口させ、必要に応じて、開口された貫通孔から露出した金属基材をエッチングしておく、ビアホール形成用の貫通孔形成工程と、（ｃ）保護層を除去した後、金属基材の第１の面側に、半導体素子の端子部と接続するためのバンプの形状に合わせた開口を有するレジストパターンを形成するバンプ形成用開口形成工程と、（ｄ）直接ないし、金属基材を介して、前記配線層の形状の導電性層とを電気的に接続するようにして、ベース基材の開口した貫通孔に導電性物質を充填して、充填タイプのビアホールを形成し、且つ、ビアホールの露出部側を端子部とするめっき処理と、バンプ形成用開口から露出した部分にめっきして、バンプを形成するめっき処理とを、同時もしくは、別々に行い、充填タイプのビアホールとこの露出部側の端子部、および半導体素子の端子部と接続するためのバンプを形成するめっき工程と、（ｅ）金属基材の第１の面のレジストパターンを剥離した後、めっき形成された配線層の形状の導電性層を、耐エッチングマスクとして、金属基材を選択的にエッチングするエッチング工程とを行うことを特徴とするものである。
そして、上記の配線部材の製造方法であって、金属基材が銅材で、めっき形成される配線層の形状の導電性層がニッケルめっき層であることを特徴とするものである。
【００１０】
あるいは、本発明の配線部材の製造方法は、絶縁性を有する板状のベース基材の第１の面上に配線層を形成し、該配線層上に、半導体素子の端子部と接続するためのバンプを導電性物質で突起させて設け、前記ベース基材の所定の位置に、充填タイプのビアホール形成用の貫通孔を設け、該貫通孔に導電性物質を充填して、配線層に電気的に接続する充填タイプのビアホールを形成し、且つ、ビアホールのベース基材の第２面側を外部回路と接続するための端子部とする配線部材を製造するための、配線部材の製造方法であって、少なくとも順に、（Ａ）必要に応じ、板状の金属基材の第１の面に、導電性層を形成した後、金属基材の第１の面側を覆うように、保護層を形成し、且つ、金属基材の第２の面（第１の面に対向する面）に、絶縁層からなるベース基材を配設し、ベース基材の所定の位置に、充填タイプのビアホール形成用の貫通孔を開口させ、必要に応じて、開口された貫通孔から露出した金属基材をエッチングしておく、ビアホール形成用の貫通孔形成工程と、（Ｂ）保護層を除去した後、金属基材の第１の面側に、半導体素子の端子部と接続するためのバンプの形状に合わせた開口を有するレジストパターンを形成するバンプ形成用開口形成工程と、（Ｃ）直接ないし、金属基材を介して、前記配線層の形状の導電性層とを電気的に接続するようにして、ベース基材の開口した貫通孔に導電性物質を充填して、充填タイプのビアホールを形成し、且つ、ビアホールの露出部側を端子部とするめっき処理と、バンプ形成用開口から露出した部分にめっきして、バンプを形成するめっき処理とを、同時もしくは、別々に行い、充填タイプのビアホールとこの露出部側の端子部、および半導体素子の端子部と接続するためのバンプを形成するめっき工程と、（Ｄ）金属基材の第１の面のレジストパターンを剥離した後、金属基材の第１の面側に、配線層の形状に合わせた、所定形状の開口を有するレジストパターンを形成し、これを、耐エッチングマスクとして、金属基材、あるいは金属基材と導電性層からなる基材を選択的にエッチングするエッチング工程とを行うことを特徴とするものである。
【００１１】
そして、上記において、半導体素子の端子部と接続するためのバンプと、ビアホールとを同時にめっきにより形成することを特徴とするものである。
また、上記において、半導体素子の端子部と接続するためのバンプの最表面に無電解Ｓｎめっきを施すことを特徴とするものである。
【００１２】
本発明に関わる半導体装置は、上記本発明に関わる配線部材を用いたことを特徴とするものである。
【００１３】
【作用】
本発明に関わる配線部材は、このような構成にすることにより、半導体素子をプリント回路基板に搭載するためのインターポーザ用の配線部材、あるいは半導体装置形成用の配線部材で、高密度、微細配線が可能で、且つ、電気的接続の面で信頼性に優れた配線部材の提供を可能とするものである。
特に、高密度、微細配線が可能で、且つ、電気的接続に信頼性が高いエリアアレイタイプの半導体装置を作製することができる配線部材の提供を可能とするものである。
また、半導体装置の薄型化にも対応できるものである。
具体的には、絶縁性を有する板状のベース基材の第１の面上に配線層を形成し、該配線層上に半導体素子の端子部と接続するための、導電性物質からなるバンプを設け、前記ベース基材の所定の位置に、充填タイプのビアホール形成用の貫通孔を設け、該貫通孔に導電性物質を充填して、配線層に電気的に接続する充填タイプのビアホールを形成し、且つ、ビアホールのベース基材の第２面側を外部回路と接続するための端子部とするものであることにより、これを達成している。即ち、配線層を薄くすることができ、高密度、微細配線が可能で、ビアホールを充填タイプとすることにより、電気的信頼性の高いものとしている。
また、配線層上のバンプを形成する導電性物質と、配線層と接続している充填タイプのビアホールを形成する導電性物質とが、同一材質であることにより、その作製を比較的簡単なものとしている。
特に配線層が、ベース基材側から順に銅とニッケルの２層からなることにより、その作製を容易なものとできる。
また、充填タイプのビアホールを、二次元的に配列（これをエリアアレイと言う）して、設けていることにより、エリアアレイタイブの半導体装置にも適用を可能としている。 尚、本発明に関わる配線部材は、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）タイプの半導体装置用の配線基板や、ＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）用の配線基板にも適用できることは言うまでもない。
【００１４】
本発明の配線部材の製造は、このような構成にすることにより、高密度、微細配線が可能で、且つ、電気的接続の面で信頼性に優れた配線部材の製造ができる、インターポーザ用の配線部材、あるいは半導体装置形成用の配線部材の製造方法の提供を可能としている。
【００１５】
本発明に関わる半導体装置は、本発明に関わる配線部材を用いたもので、多端子化、薄型化に対応でき、且つ電気的接続の面で信頼性に高い半導体装置の提供を可能としている。
【００１６】
【発明の実施の形態】
本発明の実施の形態を挙げて、図に基づいて説明する。
図１は、本発明の配線部材の製造方法の実施の形態の第１の例の工程断面図で、図２は、本発明の配線部材の製造方法の実施の形態の第２の例の工程断面図で、図１（ｋ）、図２（ｊ）は、それぞれ、本発明に関わる配線部材の配線部材の１例で、図３は半導体装置の例を示したものである。
図１〜図３中、１１０は金属基材、１２０はレジストパターン、１２５は開口、１３０は導電性層、１４０は保護層、１５０はベース基材（絶縁性基材）、１５１Ｓは第１の面、１５２Ｓは第２の面、１５５は開口部（貫通孔）、１６０はレジストパターン、１６５は開口部、１７０はパンプ（半導体素子の端子部と接続するためのバンプ）、１８０はビアホール、１８０Ａは端子部、１９０はレジストパターン、２００、２１０は配線層（配線部）、３１０は半導体素子、３１５は端子部、３２０は保護膜、３３０は半田ボール、３４０はアンダーフィル、３５０は封止用樹脂（ポッティング樹脂）である。
【００１７】
はじめに、本発明に関わる配線部材の第１の例を図１（ｋ）に基づいて説明する。
本例は、半導体素子をプリント回路基板に搭載するためのインターポーザ用の配線部材、あるいは半導体装置形成用の配線部材として使用できる配線部材で、簡単には、絶縁性を有する板状のベース基材１５０の第１の面１５１Ｓ上に配線層を形成し、該配線層上に半導体素子の端子部とバンプ接続するための、導電性物質からなるバンプ１７０を設け、ベース基材１５０の所定の位置に、充填タイプのビアホール１８０形成用の貫通孔を設け、該貫通孔に導電性物質を充填して、配線層に電気的に接続する充填タイプのビーホール１８０を形成し、且つ、ビアホールのベース基材の第２面１５２Ｓ側を外部回路と接続するための端子部１８０Ａとするものである。
【００１８】
バンプ１７０は、半導体素子の端子配列形状に合わせて設ける。
例えば、半導体素子の端子がその一面に、四角状に配列されている場合には、パンプ１７０の配列を四角状にし、半導体素子の端子がその一面に、格子状に配列されている場合には、格子状にパンプ１７０の配列を設ける。
半導体素子の端子部とＡｕ−Ｓｎ共晶により接続するためには、その最表面をＳｎ層としておく。
勿論、最表面をＡｕ層としておくＡｕ−Ａｕ共晶による接続を行うこともできる。
尚、パンプ１７０の主材質としては、通常、電気的特性、コスト等の面から銅めっき層が使用される。
作製上からは、端子部１８０の主材質と同一材質であることが好ましい。
【００１９】
端子部１８０Ａは、配線層２００と電気的に接続して、外部回路と接続するためのもので、ベース基材の第２の面側に、格子状等二次元的に配列することができ、エリアアレイ用は半導体装置用の配線部部材としても用いることができる。
ビアホール１８０の主材質としては、通常、電気的特性、コスト等の面から銅めっき層が使用される。
作製上からは、パンプ１７０の主材質と同一材質であることが好ましい。
本例では、若干、端子部１８０Ａの面を外側に突出させているので、これをバンプと言っても良い。
場合によっては、ベース基材の第２の面１５２Ｓ面に沿ってほぼ平面状にしても良い。
【００２０】
配線層２００は、薄い金属基材１１０とめっき形成された導電性層１３０とからなるが、高密度配線、微細配線を可能とするため、金属基材１１０としては、５μｍ〜３０μｍ（例えば１８μｍ程度）の薄いものが用いられることが好ましい。
本例では、配線層２００の金属基材１１０は、選択めっき形成された配線層形状の導電性層１３０を耐エッチングマスクとしてエッチング加工により形成されたもので、金属基材１１０としては、通常、銅ないし銅合金が用いられ、導電性層１３０としては、Ｎｉ層が用いられる。
この場合、導電性層１３０の厚さは、５０００Å〜５μｍ程度が好ましい。
導電性層１３０としては、金属基材１１０と、エッチングに対して、選択性があることが要求される。
【００２１】
次に、本発明に関わる配線部材の第２の例を図２（ｊ）に基づいて簡単に説明しておく。
本例は、第１の例における配線層２００を金属基材（１１０）１層で形成したもので、レジストパタンーンをエッチングマスクとして、エッチング加工により形成たものである。
それ以外については、図１（ｋ）に示す第１の例と同じで、説明は省略する。
【００２２】
次に、本発明の配線部材の製造方法の実施の形態の第１の例を図１に基づいて説明する。
本例は、半導体素子をプリント回路基板に搭載するためのインターポーザ用の配線部材、あるいは半導体装置形成用の図１（ｋ）に示す配線部材の製造方法である。
先ず、板状の薄い金属基材１１０を用意し（図１（ａ））、その一方の面（ 第１の面とする）に、めっき用マスクとして、めっき形成する配線層に合わせた所定の形状の開口１２５を有するレジストパターン１２０を形成する。（図１（ｂ））
金属基材１１０としては、通常、５μｍ〜３０μｍ程度の薄い銅層（銅箔）が用いられるが、これに限定はされない。複数の金属層を多層にしたものでも良い。
レジストパターン１２０のレジスト材質としては、耐めっき性があり、処理性の良いものが好ましいが、特に限定はされない。
次いで、開口部１２５から露出した金属基材１１０の第１の面に、選択的に、配線層の形状の導電性層１３０をめっき形成し（図１（ｃ））、レジストパターン１２０を剥離し、必要に応じて、洗浄処理を施しておく。（図１（ｄ））
導電性層１３０としては、金属基材１１０を銅ないし銅合金とした場合、Ｎｉめっき層が、導電性層１３０としては、金属基材１１０とでエッチングの選択性を持たせるために好ましい。
次いで、金属基材１１０の第１の面側を、めっき形成された配線層の形状の導電性層１３０を覆うように、保護層１４０を形成する。（図１（ｅ））
保護層１４０としては、後続する処理を行う際の保護層となるもので、機械的強度、耐処理性の良いものか好ましく、例えば、ドライフィルムレジストをラミネートして利用することもできる。
次いで、金属基材１１０の第１の面に対向する金属基材の第２の面に、ベース基材１５０となる絶縁層を形成し、絶縁層の所定の位置に、充填タイプのビアホール形成用の貫通孔（開口）１５５を開口させる。（図１（ｆ））
絶縁層としては、ベース基材と成りえるもので、製版により貫通孔１５５を開口できる感光性ポリイミド等が挙げられる。
尚、開口された貫通孔１５５から露出した金属基材１１０を、必要に応じてエッチングしても良い。
【００２３】
次いで、保護層１４０を除去した（図１（ｇ））後、金属基材１１０の第１の面側に、めっき形成された配線層の形状の導電性層１３０を覆うように、全面に、半導体素子の端子部と接続するためのバンプの形状に合わせた開口１６５を有するレジストパターン１６０を形成する。（図１（ｈ））
レジストパターン１６０のレジスト材質としては、耐めっき性があり、処理性の良いものが好ましいが、特に限定はされない。
特に、ドライフィルムレジストのレジストの使用は、その形成が簡単で好ましい。
次いで、直接ないし、金属基材１１０を介して、配線層の形状の導電性層１３０とを電気的に接続するようにして、開口した貫通孔１５５に導電性物質を充填して、充填タイプのビアホール１８０を形成し、且つ、ビアホールの露出部側を端子部とするめっき処理と、半導体素子の端子部と接続するためのバンプ形成用開口１６５から露出した部分にめっき形成して、突起状にバンプ１７０を形成するめっき処理とを同時に行い、充填タイプのビアホール１８０とこの露出部側の端子部１８０Ａ、および半導体素子の端子部と接続するためのバンプ１７０を形成する。（図１（ｉ））
半導体素子の端子部と接続するためのバンプ１７０やビアホール１８０形成のための導電性物質の主材としては、めっき銅が好ましい。
尚、バンプ１７０の最も表面には、Ｓｎめっき、Ａｕめっき層を形成しておくと、それぞれ、半導体素子の端子部とのＡｕ−Ｓｎ共晶、Ａｕ−Ａｕ共晶による接続ができる。
次いで、金属基材１１０の第１の面のレジストパターン１６０を剥離した（図１（ｊ））後、めっき形成された配線層の形状の導電性層１３０を、耐エッチングマスクとして、金属基材１１０を選択的にエッチングして、配線部材を得る。（図１（ｋ））
【００２４】
次に、本発明の配線部材の製造方法の実施の形態の第２の例を図２に基づいて説明する。
本例は、半導体素子をプリント回路基板に搭載するためのインターポーザ用の配線部材、あるいは半導体装置形成用の図２（ｊ）に示す配線部材の製造方法である。
先ず、板状の薄い金属基材１１０を用意し（図２（ａ））、金属基材１１０の第１の面側を覆うように、保護層１４０を形成し（図２（ｂ）、且つ、金属基材１１０の第２の面に、絶縁層からなるベース基材１５０を配設し、ベース基材１５０の所定の位置に、充填タイプのビアホール形成用の貫通孔（開口）１５５を開口させる。（図２ｃ））
次いで、保護層１４０を除去した（図２（ｄ））後、金属基材１１０の第１の面側に、半導体素子の端子部と接続するためのバンプの形状に合わせた開口１６５を有するレジストパターン１６０を形成する。（図２（ｅ））
【００２５】
次いで、金属基材１１０を介して、配線層の形状の導電性層１３０とを電気的に接続するようにして、ベース基材１５０の開口した貫通孔（開口）１５５に導電性物質をめっき形成することにより充填して、充填タイプのビアホール１８０を形成し、且つ、ビアホール１８０の露出部側を端子部１８０Ａとするめっき処理と、バンプ形成用開口１６５から露出した部分にめっきして、バンプ１７０を形成するめっき処理とを、同時に行う。
次いで、金属基材１１０の第１の面のレジストパターン１６０を剥離した（図２（ｇ））後、金属基材１１０の第１の面側に、配線層の形状に合わせた、所定形状の開口を有するレジストパターン１９０を形成し（図２（ｈ））、これを、耐エッチングマスクとして、金属基材１１０エッチングする。（図２（ｉ））
この後、レジストパターン１９０を剥離して、配線部材を得る。（図２（ｊ））
【００２６】
上記第１の例、第２の例の配線部材の製造方法においては、充填タイプのビアホール１８０とこの露出部側の端子部１８０Ａ、および半導体素子の端子部と接続するためのバンプ１７０の形成を同時に行ったが、別々にめっき形成しても良い。
また、ベース基材１５０の所定の位置に、充填タイプのビアホール形成用の貫通孔（開口）１５５を開口させた（図１（ｆ））あるいは図２ｃ））後、必要に応じて、開口された貫通孔１５５から露出した金属基材１１０をエッチングしていても良い。
また、第２の例の配線部材の製造方法においては、板状の金属基材１１０の第１の面に、導電性層（図示していない）を形成した後、金属基材１１０の第１の面側を覆うように、保護層を形成して、同様の処理を行って、配線部材を作製しても良い。
この場合は、配線層は、図１（ｋ）に示す配線部材と同様、金属基材側から、金属基材１１０、導電性層１３０の２層となる。
【００２７】
次に、本発明に関わる半導体装置の例を、図３に基づいて説明する。
図３（ａ）に示す第１の例は、図１（ｋ）に示す配線層２００を２層（金属基材１１０と導電性層１３０の２層）とする配線部材を用いたもので、半導体素子３１０を配線部２００の先端に設けられたバンプ（接続用端子）１７０にその端子３１５を下側にして搭載したものである。
第１の例は、半導体素子３１０の端子部３１５とバンプ（接続用端子）１７０との接合を、金、錫共晶ないし金−金共晶にて行っているものである。
また、端子部（図１（ｋ）の１８０Ａに相当）には、外部回路基板（マザーボード）へ接続するための半田ボール（バンプ）３３０を設けている。
図３（ｂ）に示す第２の例は、第１の例と同様の配線部材を用いたもので、半導体素子３１０の端子部とバンプ（接続用端子）１７０との接合を半田接合により行い、チップ搭載後にアンダーフィルしたものである。
第２の例も、端子部（図１（ｋ）の１８０Ａに相当）には、外部回路基板（マザーボード）へ接続するための半田ボール（バンプ）３３０を設けている。
図３（ｃ）に示す第３の例も、第１の例と同様の配線部材を用いたもので、半導体素子３１０の端子部３１５とバンプ（接続用端子）１７０との接合を、金、錫共晶ないし金−金共晶にて行い、ポッティングにより樹脂封止したものである。
第３の例も、端子部（図１（ｋ）の１８０Ａに相当）には、外部回路基板（マザーボード）へ接続するための半田ボール（バンプ）３３０を設けている。
図３（ｄ）に示す第４の例も、第１の例と同様の線部材を用いたもので、図３（ｂ）に示す第２の例と同様、半導体素子３１０の端子部とバンプ（接続用端子）１７０との接合を半田接合により行ったものであるが、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）である。第４の例も、端子部（図１（ｋ）の１８０Ａに相当）には、外部回路基板（マザーボード）へ接続するための半田ボール（バンプ）３３０を設けている。
【００２８】
【実施例】
更に、実施例を挙げて本発明を説明する。
（実施例１）
実施例１は、図１（ｋ）に示す第１の例の配線部材を、図１に示す配線部材の製造方法にて形成したものである。
図１に基づいて説明する。
先ず、厚さ１８μｍの銅箔を金属基材１１０として用い（図１（ａ））、この片面に、ドライフィルムレジスト（旭化成株式会社製、ＡＱ２５５８）をラミネートして支持フィルム（ベースフィルム）を剥がし、レジスト層のみを形成した後、所定のパターン版を用い、配線層の形状に開口１２５を有するレジストパターン１２０を形成した。（図１（ｂ））
各処理条件は以下の通りである。
次いで、下記組成、条件のスルファミン酸ニッケル浴を用い、開口１２５から露出した金属基材１１０上にＮｉめっきを５Ａ／cm2 で１分行い、厚さ１μｍに形成した。 図１（ｃ））
次いでレジストパターン１２０を剥離した。（図１（ｄ））
剥離条件は、３％苛性ソーダ ６０°Ｃ、２分、水洗６０ｓｅｃで行った。
【００３１】
次いで、Ｎｉめっき層からなる導電性層１３０が形成された面上に、再度、前述のドライフィルムレジストを用い、ラミネートして、保護層１４０を形成した。（図１（ｅ））
尚、場合によっては、ドライフィルムレジストの支持フィルム（ベースフィルムとも言う）を剥離しないでおいても良い。
【００３２】
次いで、ベース基材１５０を形成するため、絶縁層ＳＦＰ−２５ＡＩ−００ＡＲ（新日鐡株式会社製）を下記の条件のウエットラミネート方式により貼り付け、１１０°Ｃ、３０分エアーオーブンにて乾燥を行った。
（ウエットラミネート条件）
・溶剤 ＮＭＰ（Ｎ−メチル−２−ピロリドンの略）
・温度 ７０°Ｃ
・速度 ０．５ｍ／分
・圧力（線圧） ３．５ｋｇ／ｃｍ2
【００３３】
次いで、ベース基材１５０の所定の位置に貫通孔１５５を形成するために、
上記絶縁層上に、レジストＳＦＰ−００ＡＩ−３０ＡＲ（新日鐡株式会社製）をラミネート形成した。
（ウエットラミネート条件）
・温度 ７０°Ｃ
・速度 ０．５ｍ／分
・圧力（線圧） ３．５ｋｇ／ｃｍ2
次いで、このレジストを下記条件にて、露光、現像して、所定の開口を開け、更に、該開口から絶縁層をエッチングして貫通孔１５５を形成した後、レジストを剥離し、絶縁層を硬化させた。（図１（ｆ））
次いで、保護層１４０を剥離した（図１（ｇ））後、Ｎｉめっき層からなる導電性層１３０上に、上記のドライフィルムレジストをラミネートして、レジスト層を形成し、レジストパターン１２０形成と同様にして、半導体素子の端子部と接続するためのバンプを形成するための開口１６５を有するレジストパターン１６０を形成した。（図１（ｈ））
【００３５】
次いで、下記組成、条件の銅めっき浴を用い、電流密度４Ａ／ｃｍ2 で２４分間めっきを行い、２５μｍの厚さにし、更に表面部に、上記のスルファミン酸Ｎｉめっき浴にて、電流密度５Ａ／ｃｍ2 で１分間めっきを行い厚さ１μｍにＮｉ層を形成し、更に最表面部層として、下記の金めっき浴にて、電流密度０．４Ａ／ｃｍ2 で４．５分間めっきを行い厚さ１μｍにＡｕ層を施した。
これにより、半導体素子の端子部と接続用のバンプ１７０と、ビアホール１８０、外部回路と接続するための端子部１８０Ａ（これをバンプと言っても良い。）が同時にめっき形成された。（図１（ｉ））
レジストパターン１６０を剥離した（図１（ｊ））後、Ｎｉめっき層からなる導電性層１３０を耐エッチングマスクとして、銅箔からなる金属基材１１０のエッチングを行い配線層２００を形成した。（図１（ｋ））
このようにして形成された配線部材を用いて、図３（ａ）、図３（ｂ）に示す半導体装置を実際に作製し、これをプリント基板（マザー回路基板）に搭載してみたが、いずれも特に問題もなかった。
【００３７】
（実施例２）
実施例２は、半導体素子の端子部と接続用のバンプ１７０、ビアホール１８０、外部回路と接続するための端子部１８０Ａのめっき形成方法とが、実施例１とは異なるのみでここでは、この処理のみを挙げる。
半導体素子の端子部と接続用のバンプ１７０形成用のレジストパターン１６０の形成方法を以下のように行った。
Ｎｉめっき層からなる導電性層上にドライフィルムレジストをラミネートして、レジスト層を形成し、このレジスト層から、レジストパターン１２０形成と同様して、バンプ形成用の開口１６５を有するレジストパターン１６０を形成した（図１（ｈ））後、下記組成、条件の銅めっき浴を用い、電流密度４Ａ／ｃｍ2 で２４分間めっきを行い厚さ２５μｍに銅層を形成し、更に最表面部層として、下記の錫めっき浴にて、電流密度１Ａ／ｃｍ2 で２分間めっきを行い、厚さ１μｍの錫めっき層を形成した。
（錫めっき液組成および条件）
硫酸第１錫 ５５ｇ／ｌ
クレゾールスルホン酸 １００ｇ／ｌ
ゼラチン ２ｇ／ｌ
ベータナフトール １ｇ／ｌ
液温 ２０°Ｃ
このようにして形成された配線部材を用いて、図３（ｃ）に示す半導体装置を実際に作製し、これをプリント基板（マザー回路基板）に搭載してみたが、特に問題もなかった。
【００３８】
【発明の効果】
本発明は、上記のように、半導体素子をプリント回路基板に搭載するためのインターポーザ用の配線部材、あるいは半導体装置形成用の配線部材で、高密度、微細配線が可能で、且つ、電気特性の面でも優れ、その作製も比較的簡単な配線部材の、製造方法の提供を可能とした。
特に、高密度、微細配線が可能で、且つ、電気特性の面でも優れ、薄型化にも対応できる、エリアアレイタイプの半導体装置を作製することができる配線部材の、製造方法の提供を可能とした。
【図面の簡単な説明】
【図１】 図１は、本発明の配線部材の製造方法の実施の形態の第１の例の工程断面図で、図１（ｋ）は本発明に関わる配線部材の配線部材の１例の断面図である。
【図２】 図２は、本発明の配線部材の製造方法の実施の形態の第２の例の工程断面図で、図２（ｊ）は本発明に関わる配線部材の配線部材の１例の断面図である。
【図３】 本発明に関わる半導体装置の例を示した図である。
【符号の説明】
１１０ 金属基材
１２０ レジストパターン
１２５ 開口
１３０ 導電性層
１４０ 保護層
１５０ ベース基材（絶縁性基材）
１５１Ｓ 第１の面
１５２Ｓ 第２の面
１５５ 開口部（貫通孔）
１６０ レジストパターン
１６５ 開口部
１７０ パンプ
１８０ ビアホール
１８０Ａ 端子部
１９０ レジストパターン
２００、２１０ 配線層（配線部）
３１０ 半導体素子
３１５ 端子部
３２０ 保護膜
３３０ 半田ボール
３４０ アンダーフィル
３５０ 封止用樹脂（ポッティング樹脂）
Claims (5)
- 絶縁性を有する板状のベース基材の第１の面上に配線層を形成し、該配線層上に、半導体素子の端子部と接続するためのバンプを導電性物質で突起させて設け、前記ベース基材の所定の位置に、充填タイプのビアホール形成用の貫通孔を設け、該貫通孔に導電性物質を充填して、配線層に電気的に接続する充填タイプのビアホールを形成し、且つ、ビアホールのベース基材の第２面側を外部回路と接続するための端子部とする配線部材を製造するための、配線部材の製造方法であって、少なくとも順に、（ａ）板状の金属基材の第１の面に、めっき用マスクとして、めっき形成する配線層に合わせた所定の形状の開口を有するレジストパターンを形成し、開口部から露出した金属基材の第１の面に、選択的に、配線層の形状の導電性層をめっき形成する選択めっき工程と、（ｂ）レジストパターンを剥離し、必要に応じて、洗浄処理した後、金属基材の第１の面側を、めっき形成された配線層の形状の導電性層を覆うように、保護層を形成し、且つ、金属基材の第２の面に、絶縁層からなるベース基材を配設し、ベース基材の所定の位置に、充填タイプのビアホール形成用の貫通孔を開口させ、必要に応じて、開口された貫通孔から露出した金属基材をエッチングしておく、ビアホール形成用の貫通孔形成工程と、（ｃ）保護層を除去した後、金属基材の第１の面側に、半導体素子の端子部と接続するためのバンプの形状に合わせた開口を有するレジストパターンを形成するバンプ形成用開口形成工程と、（ｄ）直接ないし、金属基材を介して、前記配線層の形状の導電性層とを電気的に接続するようにして、ベース基材の開口した貫通孔に導電性物質を充填して、充填タイプのビアホールを形成し、且つ、ビアホールの露出部側を端子部とするめっき処理と、バンプ形成用開口から露出した部分にめっきして、バンプを形成するめっき処理とを、同時もしくは、別々に行い、充填タイプのビアホールとこの露出部側の端子部、および半導体素子の端子部と接続するためのバンプを形成するめっき工程と、（ｅ）金属基材の第１の面のレジストパターンを剥離した後、めっき形成された配線層の形状の導電性層を、耐エッチングマスクとして、金属基材を選択的にエッチングするエッチング工程とを行うことを特徴とする配線部材の製造方法。
- 請求項１に記載の配線部材の製造方法であって、金属基材が銅材で、めっき形成される配線層の形状の導電性層がニッケルめっき層であることを特徴とする配線部材の製造方法。
- 絶縁性を有する板状のベース基材の第１の面上に配線層を形成し、該配線層上に、半導体素子の端子部と接続するためのバンプを導電性物質で突起させて設け、前記ベース基材の所定の位置に、充填タイプのビアホール形成用の貫通孔を設け、該貫通孔に導電性物質を充填して、配線層に電気的に接続する充填タイプのビアホールを形成し、且つ、ビアホールのベース基材の第２面側を外部回路と接続するための端子部とする配線部材を製造するための、配線部材の製造方法であって、少なくとも順に、（Ａ）必要に応じ、板状の金属基材の第１の面に、導電性層を形成した後、金属基材の第１の面側を覆うように、保護層を形成し、且つ、金属基材の第２の面に、絶縁層からなるベース基材を配設し、ベース基材の所定の位置に、充填タイプのビアホール形成用の貫通孔を開口させ、必要に応じて、開口された貫通孔から露出した金属基材をエッチングしておく、ビアホール形成用の貫通孔形成工程と、（Ｂ）保護層を除去した後、金属基材の第１の面側に、半導体素子の端子部と接続するためのバンプの形状に合わせた開口を有するレジストパターンを形成するバンプ形成用開口形成工程と、（Ｃ）直接ないし、金属基材を介して、前記配線層の形状の導電性層とを電気的に接続するようにして、ベース基材の開口した貫通孔に導電性物質を充填して、充填タイプのビアホールを形成し、且つ、ビアホールの露出部側を端子部とするめっき処理と、バンプ形成用開口から露出した部分にめっきして、バンプを形成するめっき処理とを、同時もしくは、別々に行い、充填タイプのビアホールとこの露出部側の端子部、および半導体素子の端子部と接続するためのバンプを形成するめっき工程と、（Ｄ）金属基材の第１の面のレジストパターンを剥離した後、金属基材の第１の面側に、配線層の形状に合わせた、所定形状の開口を有するレジストパターンを形成し、これを、耐エッチングマスクとして、金属基材、あるいは金属基材と導電性層からなる基材を選択的にエッチングするエッチング工程とを行うことを特徴とする配線部材の製造方法。
- 請求項１ないし３のいずれか１項に記載の配線部材の製造方法であって、半導体素子の端子部と接続するためのバンプと、ビアホールとを同時にめっきにより形成することを特徴とする配線部材の製造方法。
- 請求項１ないし４のいずれか１項に記載の配線部材の製造方法であって、半導体素子の端子部と接続するためのバンプの最表面に無電解Ｓｎめっきを施すことを特徴とする配線部材の製造方法。
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