JP4638614B2 - 半導体装置の作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置とその作製方法に関し、特に、半導体チップの端子形成側の面に、外部端子を再配置した半導体装置とその作製方法に関する。
【０００２】
【従来の技術】
近年、半導体装置は、電子機器の高性能化と軽薄短小化の傾向（時流）からＬＳＩのＡＳＩＣに代表されるように、ますます高集積化、高機能化、小型化が進んでいる。
従来は、ウエハ工程を経たウエハに対し、裏面研磨を施してから、ダイシングを行い、各ペレット（チップないし半導体素子とも言う）に切断分離した後、ペレット毎に、ダイボンディング、ワイヤボンディング、樹脂封止等を行い、半導体装置を組み上げており、ワイヤボンディング法による半導体素子とリードフレームの電気接続が行なわれていた。
近年、高速信号処理の点でワイヤボンディングに優れる、チップのバンプを用いたフリップチップ接続が採られるようになってきた。
フリップチップ接続には、パッケージングされていないチップをそのままプリント基板に搭載するベアチップ実装という方法もあるが、取り扱いが難しく、信頼性保証の観点からは、パッケージングされたバンプ付き半導体装置が望ましい。
【０００３】
最近では、パッケージングされたバンプ付き半導体装置を形成する方法として、ウエハレベルで、配線、外部端子部（メタルポストからなる）形成、樹脂封止、バンプ形成を行った後、各半導体措置に切断分離して、ＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）を形成する製造方式が提案されている。（Ｃｈｉｐ Ｓｃａｌｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ ９９／ＳＥＭＩ １９９９）
尚、このようにして作製されたＣＳＰをウエハレベルＣＳＰとも言う。
そして、このような半導体装置の作製を、ここでは、ウエハレベルでの半導体装置の作製と言う。
図３にその一部断面を示す。
図３中、６１０は半導体チップ（単にチップとも言う）、６１５は電極（端子とも言う）、６２０はＳｉＮパッシベーション層、６２５はポリイミド層、６３０は配線、６３１はシードメタル層、６３２は電解銅めっき層、６４０は樹脂封止層（エポキシ樹脂層）、６５０メタルポスト（電解銅めっき層で、外部端子部とも言う）、６６０はバリアメタル、６７０は半田ボールである。
この方式によるＣＳＰでは、チップの端子が、チップ面上に形成した再配線層と接続して、再配置された外部端子部（メタルポストとも言う）６５０に接続され、外部端子部（メタルポスト）６５０がバリアメタル層６６０を介して、半田ボール６７０に接続され、更に、半田ボールをバンプとして、プリント基板に半田接続されるため、従来の、フリップチップ接続によるチップのプリント基板への搭載に近い形態である。
尚、メタルポストを埋めるように樹脂封止層が形成されている。
【０００４】
この方式においては、 構造上、メタルポストは半田ボール径の２／３程度の径（１００〜２００μｍ）が必要であり、また、その高さは約１００μｍであるため、太く剛性が大きい。
したがって、個片化後（個別の半導体装置の状態で）、基板に実装された状態で温度変化を繰り返し受けると、Ｓｉチップと実装基板間の熱膨張係数差（Δα）に起因する熱歪みが発生し、メタルポスト下部のＳｉチップクラックを生じるという問題がある。
また、チップの回路面側のみ樹脂封止する構造であるため、反りが発生し、半田ボールの平坦度が悪く、実装歩留まりが悪いという問題もある。
【０００５】
【発明が解決しようとする課題】
このように、上記ウエハレベルＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）においては、基板に実装された状態で温度変化を繰り返し受けると、メタルポスト下部のＳｉチップクラックを生じるという問題や、チップの回路面側のみ樹脂封止する構造であるため、反りが発生し、半田ボールの平坦度が悪く、実装歩留まりが悪いという問題があり、その対応が求められていた。
本発明は、これに対応するためのもので、基板に実装された状態での温度変化によるＳｉチップクラックを生じにくい構造の、更には、反りが発生しにくく、実装歩留まりの良い構造の、半導体チップの電極形成側の面に、外部端子を再配置した半導体装置を提供しようとするものである。
同時に、そのような半導体装置の作製方法で、特に量産に適した方法を提供しようとするものである。
【０００６】
【課題を解決するための手段】
本発明の半導体装置の作製方法は、半導体チップの端子形成側の面上に配設された絶縁層上に配線を形成した半導体装置で、絶縁層上に形成された配線と半導体チップの端子とは、半導体チップの端子上に設けられた絶縁層を貫通するビア部を介して、電気的に接続されているＣＳＰタイプの半導体装置を作製する、半導体装置の作製方法であって、ウエハプロセスを完了後、ウエハレベルで、（ａ）ベース基板の一面に、剥離性の給電層を形成し、該給電層上に、配線部を電解めっき形成し、更に、ビア部形成領域を開口する開口部を設けて、給電層、配線部を覆う絶縁層を、ポリイミドで、厚さが２５μｍ以上に、形成し、さらに絶縁層と同一のパターンで絶縁性接着剤層を配設し、前記絶縁層の開口部に、ビア部となるバンプを電解めっき形成した、転写版を作製する、転写版作製工程と、順に、（ｂ）半導体チップの端子面上に、ビア部となるバンプを形成する、半導体チップへのバンプ形成工程と、（ｃ）転写版と、半導体チップとを、対応するバンプ同士を接合し、且つ、他の領域を絶縁性接着剤層により接着し、同時に、転写版のバンプと半導体チップのバンプとでビア部を形成する、接合、接着工程と、（ｄ）配線部、絶縁層、バンプ部を半導体チップ側に残し、転写版のベース基板を剥離除去した後、露出した転写版の給電層に相当する部分を、配線部を損なわないようにエッチングするソフトエッチング工程と、（ｅ）絶縁層上に形成された配線部およびビア部を覆うように、ソルダーレジスト層を設けた後、外部端子形成領域を開口する、ソルダーレジスト層形成工程と、（ｆ）ソルダーレジスト層の開口した外部端子形成領域に、バンプを形成するバンプ形成工程とを行うことを特徴とするものである。
そして、上記の半導体装置の作製方法であって、バンプ形成工程後、個別の半導体装置に切り出す切断工程を行うことを特徴とするものである。
そしてまた、上記いずれかの半導体装置の作製方法であって、転写版作製工程は、順に、（Ａ）めっきないしスパッタにより給電層を形成する、給電層形成工程と、（Ｂ）給電層上に、フォトリソ法により、形成する配線形状にあわせた開口を有する耐めっき性のレジスト層を設けるレジスト層形成工程と、（Ｃ）レジスト層の開口から露出した給電層上に、電解めっきを施し、配線部を形成する電解めっき工程と、（Ｄ）レジスト層を除去後、ビア部形成領域を開口する開口部を設けて、給電層、配線部を覆う絶縁層を形成する、絶縁層形成工程と、（Ｅ）絶縁層を同一パターンで絶縁性接着剤層をウェットエッチング法により形成する工程と、（Ｆ）絶縁層の開口部に、ビア部となるバンプを電解めっき形成するバンプ形成工程とを行なうことを特徴とするものである。
また、上記いずれかの半導体装置の作製方法であって、絶縁層の形成は、給電層、配線部を覆うように全面に感光性ポリイミドを形成した後、フォトリソ法により、ビア部形成領域を開口する開口部を設けて、これを、給電層、配線部を覆う絶縁層とするものであることを特徴とするものである。
また、上記いずれかの半導体装置の作製方法であって、半導体チップの端子面上へのビア部となるバンプの形成は、端子上に、無電解めっきを施し、バンプ部を形成するものであることを特徴とするものである。
また、上記いずれかの半導体装置の作製方法であって、転写版のビア部となるバンプの形成は、少なくともその表面に電解Ａｕめっきあるいは電解Ａｕ−Ｓｎめっきを行なうもので、且つ、半導体チップの端子面上へのビア部となるバンプの形成は、少なくともその表面に、無電解Ａｕあるいは無電解Ｓｎめっきを行なうものであることを特徴とするものである。
【０００７】
本発明に関わるＣＳＰタイプの半導体装置は、半導体チップの端子（電極端子とも言う）形成側の面上に設けられた絶縁性接着剤層に積層して、配設された絶縁層上に配線を形成した半導体装置であって、絶縁層上に形成された配線と半導体チップの端子とは、半導体チップの端子上に設けられた前記絶縁性接着剤層および絶縁層を貫通するビア部を介して電気的に接続されており、配線の外部端子形成領域を開口して、配線、ビア部はソルダーレジストで覆われ、配線の外部端子形成領域には、バンプが外部端子として形成されており、且つ、ビア部は、ほぼ前記配線に沿う一面にて、接合され１つのビア部となっていることを特徴とするものである。
そして、上記において、絶縁層がポリイミドからなることを特徴とするものである。
そしてまた、上記において、上記の本発明の半導体装置の製造方法により作製されたことを特徴とするものである。
【０００８】
【作用】
本発明の半導体装置の製造方法は、上記のような構成にすることにより、基板に実装された状態での温度変化によるＳｉチップクラックを生じにくい構造の、更には、反りが発生しにくく、実装歩留まりの良い構造の、半導体チップの電極形成側の面に、外部端子を再配置したＣＳＰタイプの半導体装置の製造方法で、量産に対応できる方法の提供を可能とするものである。
具体的には、ウエハプロセスを完了後、ウエハレベルで、（ａ）ベース基板の一面に、剥離性の給電層を形成し、該給電層上に、配線部を電解めっき形成し、更に、ビア部形成領域を開口する開口部を設けて、給電層、配線部を覆う絶縁層を、ポリイミドで、厚さが２５μｍ以上に、形成し、さらに絶縁層と同一のパターンで絶縁性接着剤層を配設し、前記絶縁層の開口部に、ビア部となるバンプを電解めっき形成した、転写版を作製する、転写版作製工程と、順に、（ｂ）半導体チップの端子面上に、ビア部となるバンプを形成する、半導体チップへのバンプ形成工程と、（ｃ）転写版と、半導体チップとを、対応するバンプ同士を接合し、且つ、他の領域を絶縁性接着剤層により接着し、同時に、転写版のバンプと半導体チップのバンプとでビア部を形成する、接合、接着工程と、（ｄ）配線部、絶縁層、バンプ部を半導体チップ側に残し、転写版のベース基板を剥離除去した後、露出した転写版の給電層に相当する部分を、配線部を損なわないようにエッチングするソフトエッチング工程と、（ｅ）絶縁層上に形成された配線部およびビア部を覆うように、ソルダーレジスト層を設けた後、外部端子形成領域を開口する、ソルダーレジスト層形成工程と、（ｆ）ソルダーレジスト層の開口した外部端子形成領域に、バンプを形成するバンプ形成工程とを行うことにより、更には、バンプ形成工程後、個別の半導体装置に切り出す切断工程を行うことにより、これを達成している。
即ち、ウエハレベルでの半導体装置の作製で、更に、転写版を用いることにより、量産に対応できるものとしている。
絶縁層の厚さを厚く（２５μｍ以上）とすることも容易にでき、絶縁層をポリイミドとしており、ポリイミド自体が強固で、熱応力に強い構造の半導体装置の作製を可能にしている。
【０００９】
転写版作製工程としては、順に、（Ａ）めっきないしスパッタにより給電層を形成する、給電層形成工程と、（Ｂ）給電層上に、フォトリソ法により、形成する配線形状にあわせた開口を有する耐めっき性のレジスト層を設けるレジスト層形成工程と、（Ｃ）レジスト層の開口から露出した給電層上に、電解めっきを施し、配線部を形成する電解めっき工程と、（Ｄ）レジスト層を除去後、ビア部形成領域を開口する開口部を設けて、給電層、配線部を覆う絶縁層を形成する、絶縁層形成工程と、（Ｅ）絶縁層を同一パターンで絶縁性接着剤層をウェットエッチング法により形成する工程と、（Ｆ）絶縁層の開口部に、ビア部となるバンプを電解めっき形成するバンプ形成工程とを行なうものが挙げられる。
また、絶縁層の形成は、給電層、配線部を覆うように全面に感光性ポリイミドを形成した後、フォトリソ法により、ビア部形成領域を開口する開口部を設けて、これを、給電層、配線部を覆う絶縁層とするものである場合、その形成を容易とでき、処理性の良いものとしている。
また、半導体チップの端子面上へのビア部となるバンプの形成としては、その端子部に無電解めっきを直接行うものが挙げられるが、これに限定はされない。
【００１０】
転写版のビア部となるバンプの形成は、少なくともその表面に電解Ａｕあるいは電解Ａｕ−Ｓｎめっきを行なうもので、且つ、半導体チップの端子面上へのビア部となるバンプの形成は、少なくともその表面に、無電解Ａｕあるいは無電解Ｓｎめっきを行なうものであることにより、対応する転写版のバンプと、半導体チップのバンプとの接合を可能とし、さらに、他の領域を絶縁性接着剤層により接着していることにより、接合、接着工程を確実にできるものとしている。
【００１１】
本発明に関わるＣＳＰタイプの半導体装置は、上記のような構成にすることにより、基板に実装された状態での温度変化によるＳｉチップクラックを生じにくい構造の、更には、反りが発生しにくく、実装歩留まりの良い構造の、半導体チップの電極形成側の面に、外部端子を再配置したＣＳＰタイプの半導体装置の提供を可能とするものである。
特に、絶縁層をポリイミドとしその厚さを２５μｍ以上とする場合には、その効果は大きい。
従来のウエハレベルＣＳＰの構造ではメタルポストが硬く太い為に、自己変形することができず、相対的に強度が弱い、Ｓｉチップ表面または半田ボール接続部等にクラックが生じていた。
また、絶縁層上に形成された配線を覆うソルダーレジスト層を設け、ソルダーレジスト層の開口した外部端子形成領域にバンプを設ける、その作製が容易な形態が採れる。
【００１２】
【発明の実施の形態】
本発明を実施の形態を挙げて説明する。
図１は本発明の半導体装置の製造方法の実施の形態の１例の工程断面図で、図２は本発明に関わるＣＳＰタイプの半導体装置の実施の形態の１例の断面図で、図１（ｎ）に示す構造の、ウエハ状態でない個別の半導体装置である。
図１中、１１０は（転写版の）ベース基板、１２０は給電層、１３０レジスト層、１３５は開口、１４０は配線（電解めっき層）、１５０は絶縁層、１５５は開口、１６０はバンプ、１７０は絶縁性接着剤層、２１０は半導体チップ、２１５は端子（電極部とも言う）、２２５は開口、２３０はバンプ、２５０はソルダーレジスト層、２５５は開口、２６０はバンプ、２７０はビア部である。
【００１３】
はじめに、本発明に関わるＣＳＰタイプの半導体装置の実施の形態の１例を挙げる。
以下、図２に基づいて、本例を説明する。
本例は、後述する、ウエハレベルで図１に示す工程で形成された図１（ｎ）に示すウエハ状態の構造のものを、チップ毎に切断分離して得られた、ウエハ状態でない個別のＣＳＰタイプの半導体装置で、半導体チップ２１０の端子（電極端子とも言う）２１５形成側の面上に設けられた絶縁性接着剤層１７０に積層して、配設された絶縁層１５０上に配線部１４０を形成した半導体装置である。そして、絶縁層１５０上に形成された配線１４０と半導体チップ２１０の端子２１５とは、半導体チップ２１０の端子２１５上に設けられた絶縁性接着剤層１７０および絶縁層１５０を貫通するビア部２７０を介して電気的に接続されている。そしてまた、配線１４０の外部端子形成領域を開口して、配線１４０、ビア部２７０はソルダーレジスト２５０で覆われ、配線１４０の外部端子形成領域には、バンプ２６０が外部端子として二次元的に配列（これをエリアアレイとも言う）して形成されており、且つ、ビア部２７０は、ほぼ配線１４０に沿う一面にて、接合され１つのビア部となっている。
【００１４】
半導体チップ２１０は、通常の半導体プロセスで形成されるもので、端子２１５はＡｌ電極が一般的で、パッシベーション層としては、ＳｉＮ膜またはＳｉＮ膜＋ポリイミド層が通常用いられる。
配線１４０は、電解めっき層からなる。
電解めっき層としては、導電性の面、コスト面から一般には銅層を主体としたものが用いられるがこれに限定はされない。
電解めっき層として、銅層を主体とし、その表面部にバリアメタル層を設けても良い。
例えば、電解銅めっき上に順次電解ニッケルめっき１〜２μｍ厚、Ａｕめっき０. １μｍ層を設けて、バリアメタル層としたものが挙げられる。
ビア部２７０は、先にも述べたように、ほぼ配線１４０に沿う一面にて、接合され１つのビア部となっているもので、電解めっき層からなる１６０と無電解めっき層からなる２３０とを接合して形成されている。
絶縁層１５０としては、絶縁性、処理特性、機械的強度、耐性等に優れたものが好ましく、特に、ポリイミドが挙げられ、その厚さは、基板に搭載する際の熱応力緩和の面からは、厚い方が好ましい。
絶縁性接着層１７０としては、絶縁性、処理特性、機械的強度、耐性等に優れたものが好ましく、エポキシ樹脂、ポリイミド樹脂等が用いられ、特に、ポリイミド系のものが好ましい。
絶縁層１５０、絶縁性接着層１７０併せて、その厚さは２５μｍ以上が、基板に搭載する際の熱応力緩和の面から、好ましい。
ソルダーレジスト層２５０としは、処理性の良い感光性のものが好ましいが限定はされない。
バンプ２６０としては、半田バンプや、Ａｕ層、Ａｕ−Ｓｎ層等が用いられる。
【００１５】
次いで、本発明の半導体装置の製造方法の実施形態の１例を、図１基づいて説明する。
本例は、ウエハ状態の図１（ｎ）に示す構造の、ＣＳＰタイプの半導体装置を多数面付けして作製する製造方法の１例である。
端子（電極）１１５領域を開口した状態でパッシベーション層を配設したウエハプロセスを完了後のウエハを用意し、ウエハ状態のまま、半導体チップ（図１（ｈ）の１１０）の端子面上に、絶縁層１５０、配線１４０、ビア部の一部（図１（ｎ）の１６０）を転写形成して作製する方法である。
半導体チップ２１０の端子面に形成する絶縁層１５０、配線１４０、ビア部の一部（図１（ｎ）の１６０）を形成した転写版を形成する。
【００１６】
先ず、ウエハの状態に対応して、作製する転写版のベース基板１１０（図１（ａ）の一面に、剥離性の給電層１２０を形成する。（図１（ｂ））
給電層１２０の形成は、めっきないしスパッタにより、後に行なうエッチングにて除去しやすいように薄く形成する。
次いで、給電層１２０上に、フォトリソ法により、形成する配線形状にあわせた開口を有する耐めっき性のレジスト層１３０を設ける。（図１（ｃ））
レジスト層１３０を形成するための感光性レジストとしては、所定の解像性を有し、耐めっき性があり、処理性の良いものであれば特に限定はされない。
次いで、レジスト層１３０の開口１３５から露出した給電層１２０上に、電解めっきを施し、電解めっき層からなる配線１４０を形成する。（図１（ｄ））
電解めっき層としては、導電性の面、コスト面から一般には銅層を主体としたものが用いられるがこれに限定はされない。
電解めっき層としては、導電性、コスト面から銅単層、あるいは銅層を主体とし、ニッケル、層あるいは、ニッケル層、Ａｕ（金）層を積層したものが挙げられる。
電解銅めっき、電解ニッケルめっき、電解Ａｕ（金）めっきは、公知のめっき法により形成できる。
次いで、所定の剥離液で、レジスト層１３０を剥離除去（図１（ｅ））後、ビア部形成領域を開口する開口部１５５を設けて、給電層、配線部を覆う絶縁層１５０を形成する。
絶縁層１５０は、通常、感光性ポリイミドを用い、フォトリソ法により形成するが、これに限定はされない。
さらにその上に絶縁性接着剤を塗布し、ウエットエッチングによりパターン形成する。（図１（ｆ））
次いで、電解めっきを行い、絶縁層の開口部に、ビア部となるバンプ１６０を形成する。（図１（ｇ））
バンプ１６０形成のための電解めっきは、電解Ａｕめっきあるいは電解Ａｕ−Ｓｎめっきを行い、少なくともその表面に電解Ａｕめっき層あるいは電解Ａｕ−Ｓｎめっき層を形成するものである。
後に行なう接合が、できる厚さに、電解Ａｕめっき層あるいは電解Ａｕ−Ｓｎめっき層を形成するが、導電性、コスト面から銅めっき層表面にニッケルめっき層を介して形成しても良い。
バンプ１６０は、ここでは、絶縁層１５０より突出して図示してあるが、これに限定はされない。転写する先の状態に応じて、突出量は加減する。
これにより、転写版（図１（ｇ）に示すもの）が得られる。
【００１７】
一方、半導体チップ２１０（図１（ｈ））の端子面上にビア部となるバンプ２３０を形成しておく。（図１（ｉ））
バンプ２３０の形成は、通常、端子の表面に、無電解Ａｕめっき層あるいは無電解Ｓｎめっき層を形成するように行なう。
この場合、後に行なう接合が、できる厚さに、電解Ａｕめっき層あるいは電解Ｓｎめっき層を形成しても良い。
【００１８】
次いで、転写版（図１（ｇ）に示すもの）と、半導体チップ２１０とを、対応するバンプ同志を接合し、且つ、他の領域を絶縁性接着剤層１７０により接着し、同時に、転写版のバンプ１６０と半導体チップのバンプ２３０とでビア部２７０を形成する。（図１（ｊ））
所定の圧と熱をかけ、転写版のバンプ１６０と半導体チップのバンプ２３０とを、Ａｕ（金）−Ａｕ（金）共晶あるいはＡｕ（金）−Ｓｎ（錫）共晶にて接合する。
次いで、配線部１４０、絶縁層１５０、バンプ部２７０を半導体チップ側に残し、転写版のベース基板を剥離除去した（図１（ｋ）後、露出した転写版の給電層部分１２０を、配線部１４０を損なわないようにエッチングするソフトエッチングを行なう。（図１（ｌ））
【００１９】
次いで、スクリーン印刷法により、絶縁層１５０上に形成された配線部１４０およびビア部２７０を覆うように、感光性ソルダーレジスト層を設けた後、フォトリソ法により外部端子形成領域を開口する。（図１（ｍ））
次いで、ソルダーレジスト層２５０の開口した外部端子形成領域に、外部端子となるバンプ２６０を形成する。（図１（ｎ））
半田バンプ形成の場合は、ソルダーレジスト層２５０の開口部に、スクリーン印刷法で塗布後、またはボール搭載法等により配設した後、半田ボールからなる外部端子をリフロー形成する。
これにより、配線部１４０の配線に半田ボールが接続形成され、半導体チップ２１０の端子部（電極部）２１５はビア部２７０、配線１４０を介して、バンプ２６０に接続される。
尚、半田ボールは、通常、０. ２〜０. ５ｍｍφ程度である。
Ａｕバンプ形成の場合には、ソルダーレジスト層２５０の開口部に無電解めっきを施して形成する。
このようにして、ウエハレベルで図１（ｎ）に示す構造の、ＣＳＰタイプの半導体装置が多数面付けして作製される。
【００２０】
この後、切断分離して、各半導体チップ毎に、外部端子が再配置された、図２に示す個別のＣＳＰタイプの半導体装置を得ることができる。
【００２１】
【実施例】
（実施例１）
実施例１は、図２に示す個別のウエハ状態でないＣＳＰタイプの半導体装置を、図１に示す実施の形態例の半導体装置の製造方法の方法で形成したもので、ウエハレベルで、図１（ａ）〜図１（ｎ）を行なった後、半導体チップ毎に、切断分離して得たものである。
図１に基づいて説明する。
先ず、端子（電極）２１５領域を開口した状態で、ＳｉＮ膜＋ポリイミド層からなるパッシベーション層を配設したウエハプロセスを完了後のウエハを用意し、ウエハ状態のまま、各半導体チップ（図１（ｈ）の２１０）に対し、以下の処理を施した。
半導体チップの端子面上に無電解金めっきを行い、絶縁性接着剤層１７０の開口部２２５に端子２１５に接続して、ビア部となるバンプ２３０を厚さ５μｍに形成した。（図１（ｉ））
無電解Ａｕめっきは以下のようにして行なった。
＜無電解Ａｕめっき＞
レクトロレスＡｕ（ＥＥＪＡ社製） ８０℃、５分
【００２２】
一方、以下のようにして、配線１４０絶縁層１５０、ビアの一部であるバンプ１６０を形成した転写版を作製した。
厚さ０. １ｍｍのステンレス（ＳＵＳ４３０）からなる導電性基板をベース基板１１０として用意し（図１（ａ））、配線部を形成する側の面をサンドブラスによる凹凸をつける表面処理を行った後、表面をクロム酸液により酸化させ酸化膜を生成する剥離処理を行なった。
これは、転写の際、給電層１２０である電解銅めっき層がベース基板１１０からの剥離を容易にするための処理である。
次いで、剥離処理が施されたベース基板１１０面に、下記の条件で、電解銅めっきを行い、厚さ１. ５μｍの給電層１２０を形成した。（図１（ｂ））
【００２３】
次いで、電解銅めっき層からなる給電層１２０が形成された面側全体を覆うように、東京応化製のレジストＰＭＥＲ−ＡＲ９００を、バーコータにより１２μｍの厚み（プリベーク後）に塗布形成し、露光現像を行い、配線部の形状に合せた開口を有するレジスト層１３０を形成した（図１（ｃ））後、レジスト層１３０の開口１３５から露出した給電層１２０上に、順に、以下のように、電解ニッケルめっき、電解銅めっき、電解無光沢ニッケルめっきを順に行ない、それぞれ、１μｍ、８μｍ、 1μｍ、の厚さに形成し、配線を電解めっき形成した。（図１（ｄ））
【００２４】
次いで、レジスト層１３０をアセトンにて剥離した（図１（ｅ））後、給電層、配線部を覆うように、東レ社製、ＵＲ−５４８０からなる感光性ポリイミド層を塗布形成し、所定の領域を露光、現像、乾燥キュアして、絶縁層１５０を厚さ１０μｍに形成した。（図１（ｆ））
さらに、絶縁性接着剤ＰＡＡ（三井化学製）を塗布し、ウエットエッチングを行った。
次いで、以下の条件にて、電解めっきを行い、絶縁層１５０の開口部１５５に、ビア部となるバンプ１６０を形成した。（図１（ｇ））
開口１５５から露出した給電層１２０上に、順に、以下のように、電解ニッケルめっき、電解銅めっき、電解無光沢ニッケルめっき、金めっきを順に行ない、それぞれ、１μｍ、８μｍ、 1μｍ、１μｍの厚さに形成し、バンプ１６０を形成した。
【００２５】
次いで、転写版（図１（ｇ）に示すもの）と、半導体チップ２１０とを、対応するバンプ同志を接合し、且つ、他の領域を絶縁性接着剤層１７０により接着した。
これにより、転写版のバンプ１６０と半導体チップのバンプ２３０とがＡｕ（金）−Ａｕ（金）共晶にて接合され１つのビア部２７０が形成された。（図１（ｊ））
＜圧着条件＞
圧着方法 加熱圧着
圧 １ｋｇ／ｃｍ2
温度 ４００℃
【００２６】
次いで、配線１４０、絶縁層１５０、バンプ部２７０を半導体チップ側に残し、転写版のベース基板を剥離除去した（図１（ｋ））後、露出した転写版の給電層部分１２０を、ソフトッチャントをエッチング液として用い、配線１４０を損なわないようにエッチング除去した。（図１（ｌ））
【００２７】
次いで、純水にて洗浄処理を行ない、１５０℃で、３０分間、熱処理した後 、スクリーン印刷法により、絶縁層１５０上に形成された配線部１４０およびビア部２７０を覆うように、感光性ソルダーレジスト層（日立 化成社製、ＢＬ９７００）を用設けた後、フォトリソ法により外部端子形成領域を開口した。（図１（ｍ））
【００２８】
次いで、配線１４０の外部端子形成領域である、ソルダーレジスト層２５０の開口部２５５に半田ボールを搭載、リフローし、半田ボールからなるバンプ２６０を形成した。（図１（ｎ））
このようにして、ウエハ状態で、ＣＳＰタイプの半導体装置を、多数面付けして作製した。
【００２９】
更に、この後、切断分離して、各半導体チップ毎に、外部端子が再配置された、図２に示す個別のＣＳＰタイプの半導体装置を得た。
【００３０】
【発明の効果】
本発明は、上記のように、基板に実装された状態での温度変化によるＳｉチップクラックを生じにくい構造の、更には、反りが発生しにくく、実装歩留まりの良い構造の、半導体チップの端子（電極端子）形成側の面に、バンプからなる外部端子を再配置した半導体装置の提供を可能とした。
同時に、そのような半導体装置の作製方法で、特に量産に適した方法の提供を可能にした。
【図面の簡単な説明】
【図１】 本発明の半導体装置の製造方法の実施の形態の１例の工程断面図である。
【図２】 本発明に関わるＣＳＰタイプの半導体装置の実施の形態の１例の断面図である。
【図３】 従来のウエハレベルＣＳＰの一部断面図である。
【符号の説明】
１１０ （転写版の）ベース基板
１２０ 給電層
１３０ レジスト層
１３５ 開口
１４０ 配線（電解めっき層）
１５０ 絶縁層
１５５ 開口
１６０ バンプ
１７０ 絶縁性接着剤層
２１０ 半導体チップ
２１５ 端子（電極部とも言う）
２２５ 開口
２３０ バンプ
２５０ ソルダーレジスト層
２５５ 開口
２６０ バンプ
２７０ ビア部
【発明の属する技術分野】
本発明は半導体装置とその作製方法に関し、特に、半導体チップの端子形成側の面に、外部端子を再配置した半導体装置とその作製方法に関する。
【０００２】
【従来の技術】
近年、半導体装置は、電子機器の高性能化と軽薄短小化の傾向（時流）からＬＳＩのＡＳＩＣに代表されるように、ますます高集積化、高機能化、小型化が進んでいる。
従来は、ウエハ工程を経たウエハに対し、裏面研磨を施してから、ダイシングを行い、各ペレット（チップないし半導体素子とも言う）に切断分離した後、ペレット毎に、ダイボンディング、ワイヤボンディング、樹脂封止等を行い、半導体装置を組み上げており、ワイヤボンディング法による半導体素子とリードフレームの電気接続が行なわれていた。
近年、高速信号処理の点でワイヤボンディングに優れる、チップのバンプを用いたフリップチップ接続が採られるようになってきた。
フリップチップ接続には、パッケージングされていないチップをそのままプリント基板に搭載するベアチップ実装という方法もあるが、取り扱いが難しく、信頼性保証の観点からは、パッケージングされたバンプ付き半導体装置が望ましい。
【０００３】
最近では、パッケージングされたバンプ付き半導体装置を形成する方法として、ウエハレベルで、配線、外部端子部（メタルポストからなる）形成、樹脂封止、バンプ形成を行った後、各半導体措置に切断分離して、ＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）を形成する製造方式が提案されている。（Ｃｈｉｐ Ｓｃａｌｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ ９９／ＳＥＭＩ １９９９）
尚、このようにして作製されたＣＳＰをウエハレベルＣＳＰとも言う。
そして、このような半導体装置の作製を、ここでは、ウエハレベルでの半導体装置の作製と言う。
図３にその一部断面を示す。
図３中、６１０は半導体チップ（単にチップとも言う）、６１５は電極（端子とも言う）、６２０はＳｉＮパッシベーション層、６２５はポリイミド層、６３０は配線、６３１はシードメタル層、６３２は電解銅めっき層、６４０は樹脂封止層（エポキシ樹脂層）、６５０メタルポスト（電解銅めっき層で、外部端子部とも言う）、６６０はバリアメタル、６７０は半田ボールである。
この方式によるＣＳＰでは、チップの端子が、チップ面上に形成した再配線層と接続して、再配置された外部端子部（メタルポストとも言う）６５０に接続され、外部端子部（メタルポスト）６５０がバリアメタル層６６０を介して、半田ボール６７０に接続され、更に、半田ボールをバンプとして、プリント基板に半田接続されるため、従来の、フリップチップ接続によるチップのプリント基板への搭載に近い形態である。
尚、メタルポストを埋めるように樹脂封止層が形成されている。
【０００４】
この方式においては、 構造上、メタルポストは半田ボール径の２／３程度の径（１００〜２００μｍ）が必要であり、また、その高さは約１００μｍであるため、太く剛性が大きい。
したがって、個片化後（個別の半導体装置の状態で）、基板に実装された状態で温度変化を繰り返し受けると、Ｓｉチップと実装基板間の熱膨張係数差（Δα）に起因する熱歪みが発生し、メタルポスト下部のＳｉチップクラックを生じるという問題がある。
また、チップの回路面側のみ樹脂封止する構造であるため、反りが発生し、半田ボールの平坦度が悪く、実装歩留まりが悪いという問題もある。
【０００５】
【発明が解決しようとする課題】
このように、上記ウエハレベルＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）においては、基板に実装された状態で温度変化を繰り返し受けると、メタルポスト下部のＳｉチップクラックを生じるという問題や、チップの回路面側のみ樹脂封止する構造であるため、反りが発生し、半田ボールの平坦度が悪く、実装歩留まりが悪いという問題があり、その対応が求められていた。
本発明は、これに対応するためのもので、基板に実装された状態での温度変化によるＳｉチップクラックを生じにくい構造の、更には、反りが発生しにくく、実装歩留まりの良い構造の、半導体チップの電極形成側の面に、外部端子を再配置した半導体装置を提供しようとするものである。
同時に、そのような半導体装置の作製方法で、特に量産に適した方法を提供しようとするものである。
【０００６】
【課題を解決するための手段】
本発明の半導体装置の作製方法は、半導体チップの端子形成側の面上に配設された絶縁層上に配線を形成した半導体装置で、絶縁層上に形成された配線と半導体チップの端子とは、半導体チップの端子上に設けられた絶縁層を貫通するビア部を介して、電気的に接続されているＣＳＰタイプの半導体装置を作製する、半導体装置の作製方法であって、ウエハプロセスを完了後、ウエハレベルで、（ａ）ベース基板の一面に、剥離性の給電層を形成し、該給電層上に、配線部を電解めっき形成し、更に、ビア部形成領域を開口する開口部を設けて、給電層、配線部を覆う絶縁層を、ポリイミドで、厚さが２５μｍ以上に、形成し、さらに絶縁層と同一のパターンで絶縁性接着剤層を配設し、前記絶縁層の開口部に、ビア部となるバンプを電解めっき形成した、転写版を作製する、転写版作製工程と、順に、（ｂ）半導体チップの端子面上に、ビア部となるバンプを形成する、半導体チップへのバンプ形成工程と、（ｃ）転写版と、半導体チップとを、対応するバンプ同士を接合し、且つ、他の領域を絶縁性接着剤層により接着し、同時に、転写版のバンプと半導体チップのバンプとでビア部を形成する、接合、接着工程と、（ｄ）配線部、絶縁層、バンプ部を半導体チップ側に残し、転写版のベース基板を剥離除去した後、露出した転写版の給電層に相当する部分を、配線部を損なわないようにエッチングするソフトエッチング工程と、（ｅ）絶縁層上に形成された配線部およびビア部を覆うように、ソルダーレジスト層を設けた後、外部端子形成領域を開口する、ソルダーレジスト層形成工程と、（ｆ）ソルダーレジスト層の開口した外部端子形成領域に、バンプを形成するバンプ形成工程とを行うことを特徴とするものである。
そして、上記の半導体装置の作製方法であって、バンプ形成工程後、個別の半導体装置に切り出す切断工程を行うことを特徴とするものである。
そしてまた、上記いずれかの半導体装置の作製方法であって、転写版作製工程は、順に、（Ａ）めっきないしスパッタにより給電層を形成する、給電層形成工程と、（Ｂ）給電層上に、フォトリソ法により、形成する配線形状にあわせた開口を有する耐めっき性のレジスト層を設けるレジスト層形成工程と、（Ｃ）レジスト層の開口から露出した給電層上に、電解めっきを施し、配線部を形成する電解めっき工程と、（Ｄ）レジスト層を除去後、ビア部形成領域を開口する開口部を設けて、給電層、配線部を覆う絶縁層を形成する、絶縁層形成工程と、（Ｅ）絶縁層を同一パターンで絶縁性接着剤層をウェットエッチング法により形成する工程と、（Ｆ）絶縁層の開口部に、ビア部となるバンプを電解めっき形成するバンプ形成工程とを行なうことを特徴とするものである。
また、上記いずれかの半導体装置の作製方法であって、絶縁層の形成は、給電層、配線部を覆うように全面に感光性ポリイミドを形成した後、フォトリソ法により、ビア部形成領域を開口する開口部を設けて、これを、給電層、配線部を覆う絶縁層とするものであることを特徴とするものである。
また、上記いずれかの半導体装置の作製方法であって、半導体チップの端子面上へのビア部となるバンプの形成は、端子上に、無電解めっきを施し、バンプ部を形成するものであることを特徴とするものである。
また、上記いずれかの半導体装置の作製方法であって、転写版のビア部となるバンプの形成は、少なくともその表面に電解Ａｕめっきあるいは電解Ａｕ−Ｓｎめっきを行なうもので、且つ、半導体チップの端子面上へのビア部となるバンプの形成は、少なくともその表面に、無電解Ａｕあるいは無電解Ｓｎめっきを行なうものであることを特徴とするものである。
【０００７】
本発明に関わるＣＳＰタイプの半導体装置は、半導体チップの端子（電極端子とも言う）形成側の面上に設けられた絶縁性接着剤層に積層して、配設された絶縁層上に配線を形成した半導体装置であって、絶縁層上に形成された配線と半導体チップの端子とは、半導体チップの端子上に設けられた前記絶縁性接着剤層および絶縁層を貫通するビア部を介して電気的に接続されており、配線の外部端子形成領域を開口して、配線、ビア部はソルダーレジストで覆われ、配線の外部端子形成領域には、バンプが外部端子として形成されており、且つ、ビア部は、ほぼ前記配線に沿う一面にて、接合され１つのビア部となっていることを特徴とするものである。
そして、上記において、絶縁層がポリイミドからなることを特徴とするものである。
そしてまた、上記において、上記の本発明の半導体装置の製造方法により作製されたことを特徴とするものである。
【０００８】
【作用】
本発明の半導体装置の製造方法は、上記のような構成にすることにより、基板に実装された状態での温度変化によるＳｉチップクラックを生じにくい構造の、更には、反りが発生しにくく、実装歩留まりの良い構造の、半導体チップの電極形成側の面に、外部端子を再配置したＣＳＰタイプの半導体装置の製造方法で、量産に対応できる方法の提供を可能とするものである。
具体的には、ウエハプロセスを完了後、ウエハレベルで、（ａ）ベース基板の一面に、剥離性の給電層を形成し、該給電層上に、配線部を電解めっき形成し、更に、ビア部形成領域を開口する開口部を設けて、給電層、配線部を覆う絶縁層を、ポリイミドで、厚さが２５μｍ以上に、形成し、さらに絶縁層と同一のパターンで絶縁性接着剤層を配設し、前記絶縁層の開口部に、ビア部となるバンプを電解めっき形成した、転写版を作製する、転写版作製工程と、順に、（ｂ）半導体チップの端子面上に、ビア部となるバンプを形成する、半導体チップへのバンプ形成工程と、（ｃ）転写版と、半導体チップとを、対応するバンプ同士を接合し、且つ、他の領域を絶縁性接着剤層により接着し、同時に、転写版のバンプと半導体チップのバンプとでビア部を形成する、接合、接着工程と、（ｄ）配線部、絶縁層、バンプ部を半導体チップ側に残し、転写版のベース基板を剥離除去した後、露出した転写版の給電層に相当する部分を、配線部を損なわないようにエッチングするソフトエッチング工程と、（ｅ）絶縁層上に形成された配線部およびビア部を覆うように、ソルダーレジスト層を設けた後、外部端子形成領域を開口する、ソルダーレジスト層形成工程と、（ｆ）ソルダーレジスト層の開口した外部端子形成領域に、バンプを形成するバンプ形成工程とを行うことにより、更には、バンプ形成工程後、個別の半導体装置に切り出す切断工程を行うことにより、これを達成している。
即ち、ウエハレベルでの半導体装置の作製で、更に、転写版を用いることにより、量産に対応できるものとしている。
絶縁層の厚さを厚く（２５μｍ以上）とすることも容易にでき、絶縁層をポリイミドとしており、ポリイミド自体が強固で、熱応力に強い構造の半導体装置の作製を可能にしている。
【０００９】
転写版作製工程としては、順に、（Ａ）めっきないしスパッタにより給電層を形成する、給電層形成工程と、（Ｂ）給電層上に、フォトリソ法により、形成する配線形状にあわせた開口を有する耐めっき性のレジスト層を設けるレジスト層形成工程と、（Ｃ）レジスト層の開口から露出した給電層上に、電解めっきを施し、配線部を形成する電解めっき工程と、（Ｄ）レジスト層を除去後、ビア部形成領域を開口する開口部を設けて、給電層、配線部を覆う絶縁層を形成する、絶縁層形成工程と、（Ｅ）絶縁層を同一パターンで絶縁性接着剤層をウェットエッチング法により形成する工程と、（Ｆ）絶縁層の開口部に、ビア部となるバンプを電解めっき形成するバンプ形成工程とを行なうものが挙げられる。
また、絶縁層の形成は、給電層、配線部を覆うように全面に感光性ポリイミドを形成した後、フォトリソ法により、ビア部形成領域を開口する開口部を設けて、これを、給電層、配線部を覆う絶縁層とするものである場合、その形成を容易とでき、処理性の良いものとしている。
また、半導体チップの端子面上へのビア部となるバンプの形成としては、その端子部に無電解めっきを直接行うものが挙げられるが、これに限定はされない。
【００１０】
転写版のビア部となるバンプの形成は、少なくともその表面に電解Ａｕあるいは電解Ａｕ−Ｓｎめっきを行なうもので、且つ、半導体チップの端子面上へのビア部となるバンプの形成は、少なくともその表面に、無電解Ａｕあるいは無電解Ｓｎめっきを行なうものであることにより、対応する転写版のバンプと、半導体チップのバンプとの接合を可能とし、さらに、他の領域を絶縁性接着剤層により接着していることにより、接合、接着工程を確実にできるものとしている。
【００１１】
本発明に関わるＣＳＰタイプの半導体装置は、上記のような構成にすることにより、基板に実装された状態での温度変化によるＳｉチップクラックを生じにくい構造の、更には、反りが発生しにくく、実装歩留まりの良い構造の、半導体チップの電極形成側の面に、外部端子を再配置したＣＳＰタイプの半導体装置の提供を可能とするものである。
特に、絶縁層をポリイミドとしその厚さを２５μｍ以上とする場合には、その効果は大きい。
従来のウエハレベルＣＳＰの構造ではメタルポストが硬く太い為に、自己変形することができず、相対的に強度が弱い、Ｓｉチップ表面または半田ボール接続部等にクラックが生じていた。
また、絶縁層上に形成された配線を覆うソルダーレジスト層を設け、ソルダーレジスト層の開口した外部端子形成領域にバンプを設ける、その作製が容易な形態が採れる。
【００１２】
【発明の実施の形態】
本発明を実施の形態を挙げて説明する。
図１は本発明の半導体装置の製造方法の実施の形態の１例の工程断面図で、図２は本発明に関わるＣＳＰタイプの半導体装置の実施の形態の１例の断面図で、図１（ｎ）に示す構造の、ウエハ状態でない個別の半導体装置である。
図１中、１１０は（転写版の）ベース基板、１２０は給電層、１３０レジスト層、１３５は開口、１４０は配線（電解めっき層）、１５０は絶縁層、１５５は開口、１６０はバンプ、１７０は絶縁性接着剤層、２１０は半導体チップ、２１５は端子（電極部とも言う）、２２５は開口、２３０はバンプ、２５０はソルダーレジスト層、２５５は開口、２６０はバンプ、２７０はビア部である。
【００１３】
はじめに、本発明に関わるＣＳＰタイプの半導体装置の実施の形態の１例を挙げる。
以下、図２に基づいて、本例を説明する。
本例は、後述する、ウエハレベルで図１に示す工程で形成された図１（ｎ）に示すウエハ状態の構造のものを、チップ毎に切断分離して得られた、ウエハ状態でない個別のＣＳＰタイプの半導体装置で、半導体チップ２１０の端子（電極端子とも言う）２１５形成側の面上に設けられた絶縁性接着剤層１７０に積層して、配設された絶縁層１５０上に配線部１４０を形成した半導体装置である。そして、絶縁層１５０上に形成された配線１４０と半導体チップ２１０の端子２１５とは、半導体チップ２１０の端子２１５上に設けられた絶縁性接着剤層１７０および絶縁層１５０を貫通するビア部２７０を介して電気的に接続されている。そしてまた、配線１４０の外部端子形成領域を開口して、配線１４０、ビア部２７０はソルダーレジスト２５０で覆われ、配線１４０の外部端子形成領域には、バンプ２６０が外部端子として二次元的に配列（これをエリアアレイとも言う）して形成されており、且つ、ビア部２７０は、ほぼ配線１４０に沿う一面にて、接合され１つのビア部となっている。
【００１４】
半導体チップ２１０は、通常の半導体プロセスで形成されるもので、端子２１５はＡｌ電極が一般的で、パッシベーション層としては、ＳｉＮ膜またはＳｉＮ膜＋ポリイミド層が通常用いられる。
配線１４０は、電解めっき層からなる。
電解めっき層としては、導電性の面、コスト面から一般には銅層を主体としたものが用いられるがこれに限定はされない。
電解めっき層として、銅層を主体とし、その表面部にバリアメタル層を設けても良い。
例えば、電解銅めっき上に順次電解ニッケルめっき１〜２μｍ厚、Ａｕめっき０. １μｍ層を設けて、バリアメタル層としたものが挙げられる。
ビア部２７０は、先にも述べたように、ほぼ配線１４０に沿う一面にて、接合され１つのビア部となっているもので、電解めっき層からなる１６０と無電解めっき層からなる２３０とを接合して形成されている。
絶縁層１５０としては、絶縁性、処理特性、機械的強度、耐性等に優れたものが好ましく、特に、ポリイミドが挙げられ、その厚さは、基板に搭載する際の熱応力緩和の面からは、厚い方が好ましい。
絶縁性接着層１７０としては、絶縁性、処理特性、機械的強度、耐性等に優れたものが好ましく、エポキシ樹脂、ポリイミド樹脂等が用いられ、特に、ポリイミド系のものが好ましい。
絶縁層１５０、絶縁性接着層１７０併せて、その厚さは２５μｍ以上が、基板に搭載する際の熱応力緩和の面から、好ましい。
ソルダーレジスト層２５０としは、処理性の良い感光性のものが好ましいが限定はされない。
バンプ２６０としては、半田バンプや、Ａｕ層、Ａｕ−Ｓｎ層等が用いられる。
【００１５】
次いで、本発明の半導体装置の製造方法の実施形態の１例を、図１基づいて説明する。
本例は、ウエハ状態の図１（ｎ）に示す構造の、ＣＳＰタイプの半導体装置を多数面付けして作製する製造方法の１例である。
端子（電極）１１５領域を開口した状態でパッシベーション層を配設したウエハプロセスを完了後のウエハを用意し、ウエハ状態のまま、半導体チップ（図１（ｈ）の１１０）の端子面上に、絶縁層１５０、配線１４０、ビア部の一部（図１（ｎ）の１６０）を転写形成して作製する方法である。
半導体チップ２１０の端子面に形成する絶縁層１５０、配線１４０、ビア部の一部（図１（ｎ）の１６０）を形成した転写版を形成する。
【００１６】
先ず、ウエハの状態に対応して、作製する転写版のベース基板１１０（図１（ａ）の一面に、剥離性の給電層１２０を形成する。（図１（ｂ））
給電層１２０の形成は、めっきないしスパッタにより、後に行なうエッチングにて除去しやすいように薄く形成する。
次いで、給電層１２０上に、フォトリソ法により、形成する配線形状にあわせた開口を有する耐めっき性のレジスト層１３０を設ける。（図１（ｃ））
レジスト層１３０を形成するための感光性レジストとしては、所定の解像性を有し、耐めっき性があり、処理性の良いものであれば特に限定はされない。
次いで、レジスト層１３０の開口１３５から露出した給電層１２０上に、電解めっきを施し、電解めっき層からなる配線１４０を形成する。（図１（ｄ））
電解めっき層としては、導電性の面、コスト面から一般には銅層を主体としたものが用いられるがこれに限定はされない。
電解めっき層としては、導電性、コスト面から銅単層、あるいは銅層を主体とし、ニッケル、層あるいは、ニッケル層、Ａｕ（金）層を積層したものが挙げられる。
電解銅めっき、電解ニッケルめっき、電解Ａｕ（金）めっきは、公知のめっき法により形成できる。
次いで、所定の剥離液で、レジスト層１３０を剥離除去（図１（ｅ））後、ビア部形成領域を開口する開口部１５５を設けて、給電層、配線部を覆う絶縁層１５０を形成する。
絶縁層１５０は、通常、感光性ポリイミドを用い、フォトリソ法により形成するが、これに限定はされない。
さらにその上に絶縁性接着剤を塗布し、ウエットエッチングによりパターン形成する。（図１（ｆ））
次いで、電解めっきを行い、絶縁層の開口部に、ビア部となるバンプ１６０を形成する。（図１（ｇ））
バンプ１６０形成のための電解めっきは、電解Ａｕめっきあるいは電解Ａｕ−Ｓｎめっきを行い、少なくともその表面に電解Ａｕめっき層あるいは電解Ａｕ−Ｓｎめっき層を形成するものである。
後に行なう接合が、できる厚さに、電解Ａｕめっき層あるいは電解Ａｕ−Ｓｎめっき層を形成するが、導電性、コスト面から銅めっき層表面にニッケルめっき層を介して形成しても良い。
バンプ１６０は、ここでは、絶縁層１５０より突出して図示してあるが、これに限定はされない。転写する先の状態に応じて、突出量は加減する。
これにより、転写版（図１（ｇ）に示すもの）が得られる。
【００１７】
一方、半導体チップ２１０（図１（ｈ））の端子面上にビア部となるバンプ２３０を形成しておく。（図１（ｉ））
バンプ２３０の形成は、通常、端子の表面に、無電解Ａｕめっき層あるいは無電解Ｓｎめっき層を形成するように行なう。
この場合、後に行なう接合が、できる厚さに、電解Ａｕめっき層あるいは電解Ｓｎめっき層を形成しても良い。
【００１８】
次いで、転写版（図１（ｇ）に示すもの）と、半導体チップ２１０とを、対応するバンプ同志を接合し、且つ、他の領域を絶縁性接着剤層１７０により接着し、同時に、転写版のバンプ１６０と半導体チップのバンプ２３０とでビア部２７０を形成する。（図１（ｊ））
所定の圧と熱をかけ、転写版のバンプ１６０と半導体チップのバンプ２３０とを、Ａｕ（金）−Ａｕ（金）共晶あるいはＡｕ（金）−Ｓｎ（錫）共晶にて接合する。
次いで、配線部１４０、絶縁層１５０、バンプ部２７０を半導体チップ側に残し、転写版のベース基板を剥離除去した（図１（ｋ）後、露出した転写版の給電層部分１２０を、配線部１４０を損なわないようにエッチングするソフトエッチングを行なう。（図１（ｌ））
【００１９】
次いで、スクリーン印刷法により、絶縁層１５０上に形成された配線部１４０およびビア部２７０を覆うように、感光性ソルダーレジスト層を設けた後、フォトリソ法により外部端子形成領域を開口する。（図１（ｍ））
次いで、ソルダーレジスト層２５０の開口した外部端子形成領域に、外部端子となるバンプ２６０を形成する。（図１（ｎ））
半田バンプ形成の場合は、ソルダーレジスト層２５０の開口部に、スクリーン印刷法で塗布後、またはボール搭載法等により配設した後、半田ボールからなる外部端子をリフロー形成する。
これにより、配線部１４０の配線に半田ボールが接続形成され、半導体チップ２１０の端子部（電極部）２１５はビア部２７０、配線１４０を介して、バンプ２６０に接続される。
尚、半田ボールは、通常、０. ２〜０. ５ｍｍφ程度である。
Ａｕバンプ形成の場合には、ソルダーレジスト層２５０の開口部に無電解めっきを施して形成する。
このようにして、ウエハレベルで図１（ｎ）に示す構造の、ＣＳＰタイプの半導体装置が多数面付けして作製される。
【００２０】
この後、切断分離して、各半導体チップ毎に、外部端子が再配置された、図２に示す個別のＣＳＰタイプの半導体装置を得ることができる。
【００２１】
【実施例】
（実施例１）
実施例１は、図２に示す個別のウエハ状態でないＣＳＰタイプの半導体装置を、図１に示す実施の形態例の半導体装置の製造方法の方法で形成したもので、ウエハレベルで、図１（ａ）〜図１（ｎ）を行なった後、半導体チップ毎に、切断分離して得たものである。
図１に基づいて説明する。
先ず、端子（電極）２１５領域を開口した状態で、ＳｉＮ膜＋ポリイミド層からなるパッシベーション層を配設したウエハプロセスを完了後のウエハを用意し、ウエハ状態のまま、各半導体チップ（図１（ｈ）の２１０）に対し、以下の処理を施した。
半導体チップの端子面上に無電解金めっきを行い、絶縁性接着剤層１７０の開口部２２５に端子２１５に接続して、ビア部となるバンプ２３０を厚さ５μｍに形成した。（図１（ｉ））
無電解Ａｕめっきは以下のようにして行なった。
＜無電解Ａｕめっき＞
レクトロレスＡｕ（ＥＥＪＡ社製） ８０℃、５分
【００２２】
一方、以下のようにして、配線１４０絶縁層１５０、ビアの一部であるバンプ１６０を形成した転写版を作製した。
厚さ０. １ｍｍのステンレス（ＳＵＳ４３０）からなる導電性基板をベース基板１１０として用意し（図１（ａ））、配線部を形成する側の面をサンドブラスによる凹凸をつける表面処理を行った後、表面をクロム酸液により酸化させ酸化膜を生成する剥離処理を行なった。
これは、転写の際、給電層１２０である電解銅めっき層がベース基板１１０からの剥離を容易にするための処理である。
次いで、剥離処理が施されたベース基板１１０面に、下記の条件で、電解銅めっきを行い、厚さ１. ５μｍの給電層１２０を形成した。（図１（ｂ））
次いで、電解銅めっき層からなる給電層１２０が形成された面側全体を覆うように、東京応化製のレジストＰＭＥＲ−ＡＲ９００を、バーコータにより１２μｍの厚み（プリベーク後）に塗布形成し、露光現像を行い、配線部の形状に合せた開口を有するレジスト層１３０を形成した（図１（ｃ））後、レジスト層１３０の開口１３５から露出した給電層１２０上に、順に、以下のように、電解ニッケルめっき、電解銅めっき、電解無光沢ニッケルめっきを順に行ない、それぞれ、１μｍ、８μｍ、 1μｍ、の厚さに形成し、配線を電解めっき形成した。（図１（ｄ））
次いで、レジスト層１３０をアセトンにて剥離した（図１（ｅ））後、給電層、配線部を覆うように、東レ社製、ＵＲ−５４８０からなる感光性ポリイミド層を塗布形成し、所定の領域を露光、現像、乾燥キュアして、絶縁層１５０を厚さ１０μｍに形成した。（図１（ｆ））
さらに、絶縁性接着剤ＰＡＡ（三井化学製）を塗布し、ウエットエッチングを行った。
次いで、以下の条件にて、電解めっきを行い、絶縁層１５０の開口部１５５に、ビア部となるバンプ１６０を形成した。（図１（ｇ））
開口１５５から露出した給電層１２０上に、順に、以下のように、電解ニッケルめっき、電解銅めっき、電解無光沢ニッケルめっき、金めっきを順に行ない、それぞれ、１μｍ、８μｍ、 1μｍ、１μｍの厚さに形成し、バンプ１６０を形成した。
次いで、転写版（図１（ｇ）に示すもの）と、半導体チップ２１０とを、対応するバンプ同志を接合し、且つ、他の領域を絶縁性接着剤層１７０により接着した。
これにより、転写版のバンプ１６０と半導体チップのバンプ２３０とがＡｕ（金）−Ａｕ（金）共晶にて接合され１つのビア部２７０が形成された。（図１（ｊ））
＜圧着条件＞
圧着方法 加熱圧着
圧 １ｋｇ／ｃｍ2
温度 ４００℃
【００２６】
次いで、配線１４０、絶縁層１５０、バンプ部２７０を半導体チップ側に残し、転写版のベース基板を剥離除去した（図１（ｋ））後、露出した転写版の給電層部分１２０を、ソフトッチャントをエッチング液として用い、配線１４０を損なわないようにエッチング除去した。（図１（ｌ））
【００２７】
次いで、純水にて洗浄処理を行ない、１５０℃で、３０分間、熱処理した後 、スクリーン印刷法により、絶縁層１５０上に形成された配線部１４０およびビア部２７０を覆うように、感光性ソルダーレジスト層（日立 化成社製、ＢＬ９７００）を用設けた後、フォトリソ法により外部端子形成領域を開口した。（図１（ｍ））
【００２８】
次いで、配線１４０の外部端子形成領域である、ソルダーレジスト層２５０の開口部２５５に半田ボールを搭載、リフローし、半田ボールからなるバンプ２６０を形成した。（図１（ｎ））
このようにして、ウエハ状態で、ＣＳＰタイプの半導体装置を、多数面付けして作製した。
【００２９】
更に、この後、切断分離して、各半導体チップ毎に、外部端子が再配置された、図２に示す個別のＣＳＰタイプの半導体装置を得た。
【００３０】
【発明の効果】
本発明は、上記のように、基板に実装された状態での温度変化によるＳｉチップクラックを生じにくい構造の、更には、反りが発生しにくく、実装歩留まりの良い構造の、半導体チップの端子（電極端子）形成側の面に、バンプからなる外部端子を再配置した半導体装置の提供を可能とした。
同時に、そのような半導体装置の作製方法で、特に量産に適した方法の提供を可能にした。
【図面の簡単な説明】
【図１】 本発明の半導体装置の製造方法の実施の形態の１例の工程断面図である。
【図２】 本発明に関わるＣＳＰタイプの半導体装置の実施の形態の１例の断面図である。
【図３】 従来のウエハレベルＣＳＰの一部断面図である。
【符号の説明】
１１０ （転写版の）ベース基板
１２０ 給電層
１３０ レジスト層
１３５ 開口
１４０ 配線（電解めっき層）
１５０ 絶縁層
１５５ 開口
１６０ バンプ
１７０ 絶縁性接着剤層
２１０ 半導体チップ
２１５ 端子（電極部とも言う）
２２５ 開口
２３０ バンプ
２５０ ソルダーレジスト層
２５５ 開口
２６０ バンプ
２７０ ビア部
Claims (6)
- 半導体チップの端子形成側の面上に配設された絶縁層上に配線を形成した半導体装置で、絶縁層上に形成された配線と半導体チップの端子とは、半導体チップの端子上に設けられた絶縁層を貫通するビア部を介して、電気的に接続されているＣＳＰタイプの半導体装置を作製する、半導体装置の作製方法であって、ウエハプロセスを完了後、ウエハレベルで、（ａ）ベース基板の一面に、剥離性の給電層を形成し、該給電層上に、配線部を電解めっき形成し、更に、ビア部形成領域を開口する開口部を設けて、給電層、配線部を覆う絶縁層を、ポリイミドで、厚さが２５μｍ以上に、形成し、さらに絶縁層と同一のパターンで絶縁性接着剤層を配設し、前記絶縁層の開口部に、ビア部となるバンプを電解めっき形成した、転写版を作製する、転写版作製工程と、順に、（ｂ）半導体チップの端子面上に、ビア部となるバンプを形成する、半導体チップへのバンプ形成工程と、（ｃ）転写版と、半導体チップとを、対応するバンプ同士を接合し、且つ、他の領域を絶縁性接着剤層により接着し、同時に、転写版のバンプと半導体チップのバンプとでビア部を形成する、接合、接着工程と、（ｄ）配線部、絶縁層、バンプ部を半導体チップ側に残し、転写版のベース基板を剥離除去した後、露出した転写版の給電層に相当する部分を、配線部を損なわないようにエッチングするソフトエッチング工程と、（ｅ）絶縁層上に形成された配線部およびビア部を覆うように、ソルダーレジスト層を設けた後、外部端子形成領域を開口する、ソルダーレジスト層形成工程と、（ｆ）ソルダーレジスト層の開口した外部端子形成領域に、バンプを形成するバンプ形成工程とを行うことを特徴とする半導体装置の作製方法。
- 請求項１に記載の半導体装置の作製方法であって、バンプ形成工程後、個別の半導体装置に切り出す切断工程を行うことを特徴とする半導体装置の作製方法。
- 請求項１または２に記載の半導体装置の作製方法であって、転写版作製工程は、順に、（Ａ）めっきないしスパッタにより給電層を形成する、給電層形成工程と、（Ｂ）給電層上に、フォトリソ法により、形成する配線形状にあわせた開口を有する耐めっき性のレジスト層を設けるレジスト層形成工程と、（Ｃ）レジスト層の開口から露出した給電層上に、電解めっきを施し、配線部を形成する電解めっき工程と、（Ｄ）レジスト層を除去後、ビア部形成領域を開口する開口部を設けて、給電層、配線部を覆う絶縁層を形成する、絶縁層形成工程と、（Ｅ）絶縁層を同一パターンで絶縁性接着剤層をウェットエッチング法により形成する工程と、（Ｆ）絶縁層の開口部に、ビア部となるバンプを電解めっき形成するバンプ形成工程とを行なうことを特徴とする半導体装置の作製方法。
- 請求項１ないし３のいずれか１項に記載の半導体装置の作製方法であって、絶縁層の形成は、給電層、配線部を覆うように全面に感光性ポリイミドを形成した後、フォトリソ法により、ビア部形成領域を開口する開口部を設けて、これを、給電層、配線部を覆う絶縁層とするものであることを特徴とする半導体装置の作製方法。
- 請求項１ないし４のいずれか１項に記載の半導体装置の作製方法であって、半導体チップの端子面上へのビア部となるバンプの形成は、端子上に、無電解めっきを施し、バンプ部を形成するものであることを特徴とする半導体装置の作製方法。
- 請求項１ないし５のいずれか１項に記載の半導体装置の作製方法であって、転写版のビア部となるバンプの形成は、少なくともその表面に電解Ａｕめっきあるいは電解Ａｕ−Ｓｎめっきを行なうもので、且つ、半導体チップの端子面上へのビア部となるバンプの形成は、少なくともその表面に、無電解Ａｕあるいは無電解Ｓｎめっきを行なうものであることを特徴とする半導体装置の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001027709A JP4638614B2 (ja) | 2001-02-05 | 2001-02-05 | 半導体装置の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001027709A JP4638614B2 (ja) | 2001-02-05 | 2001-02-05 | 半導体装置の作製方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002231855A JP2002231855A (ja) | 2002-08-16 |
| JP2002231855A5 JP2002231855A5 (ja) | 2007-11-29 |
| JP4638614B2 true JP4638614B2 (ja) | 2011-02-23 |
Family
ID=18892317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001027709A Expired - Fee Related JP4638614B2 (ja) | 2001-02-05 | 2001-02-05 | 半導体装置の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4638614B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7276801B2 (en) | 2003-09-22 | 2007-10-02 | Intel Corporation | Designs and methods for conductive bumps |
| WO2005117096A1 (ja) * | 2004-05-31 | 2005-12-08 | Sharp Takaya Electronics Industry Co., Ltd. | 回路モジュールの製造方法、及びその方法により製造された回路モジュール |
| JP2007220959A (ja) | 2006-02-17 | 2007-08-30 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR100757910B1 (ko) * | 2006-07-06 | 2007-09-11 | 삼성전기주식회사 | 매립패턴기판 및 그 제조방법 |
| JP2008060100A (ja) * | 2006-08-29 | 2008-03-13 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
| JP5001957B2 (ja) * | 2009-01-27 | 2012-08-15 | パナソニック株式会社 | 半導体装置及び半導体装置実装基板 |
| JP2014143448A (ja) * | 2014-05-12 | 2014-08-07 | Invensys Corp | 配線用電子部品及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2000133683A (ja) * | 1998-10-28 | 2000-05-12 | Hitachi Ltd | 半導体装置、半導体ウエハ、半導体モジュールおよび半導体装置の製造方法 |
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| JP2000252384A (ja) * | 1999-02-26 | 2000-09-14 | Sumitomo Metal Mining Co Ltd | 突起電極付き配線基板への熱可塑性接着剤層形成方法 |
-
2001
- 2001-02-05 JP JP2001027709A patent/JP4638614B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2002231855A (ja) | 2002-08-16 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071015 |
|
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| A977 | Report on retrieval |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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