JP2000133683A - 半導体装置、半導体ウエハ、半導体モジュールおよび半導体装置の製造方法 - Google Patents

半導体装置、半導体ウエハ、半導体モジュールおよび半導体装置の製造方法

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Abstract

(57)【要約】 【課題】半導体装置の反りが少なく、しかも、落下時の
チップ端部の欠けや割れが発生しにくいまた、実装信頼
性及び量産性に優れた半導体装置、半導体ウエハ、及び
半導体モジュールを提供する。 【解決手段】半導体チップ６４と、該半導体チップの回
路及び電極が形成された側の面上に設けられた多孔質の
応力緩和層３と、該応力緩和層の上に設けられ前記電極
に接続された配線層２と、該配線層上に設けられた外部
電極１０とを有する半導体装置１７において、前記半導
体チップの前記応力緩和層３とは反対側の面上に保護膜
７を有し、前記応力緩和層３、前記半導体チップ６及び
前記保護膜７の各側面が同一面上で外部に露出している
半導体装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高密度実装モジュ
ールやマルチチップモジュール等に用いられるチップサ
イズパッケージを有する半導体装置とその製法、および
半導体装置の作成に用いられる半導体ウエハに関するも
のである。
【０００２】
【従来の技術】近年、電子デバイスの小型化、高性能化
に伴いその中に用いられる半導体装置も高集積度化、高
密度化、処理速度の高速化が要求されてきている。これ
に対応して、半導体装置の実装方法も、実装密度を上げ
るためにピン挿入型から表面実装型へ、また多ピン化対
応のためにDIP(dual inline package)からQFP(quad fla
t package)やPGA(pin grid array)などのパッケージが
開発されている。
【０００３】しかし、QFPはパッケージの周辺部のみに
実装基板との接続リードが集中しリード自体が細く、変
形し易いため、多ピン化が進むに従い実装が困難になり
つつある。また、PGAは実装基板と接続するための端子
が細長く、非常に密集しているため電気特性的に高速化
が難しく、またピン挿入型であるため表面実装できず、
高密度実装において不利である。
【０００４】最近ではこれらの課題を解決し高速化対応
の半導体装置を実現するため半導体チップと配線回路が
形成された基板の間に応力緩衝層を有し、配線回路が形
成された基板の実装基板面側に外部端子であるバンプ電
極を有するBGA(ball grid array)パッケージも開発され
ている(米国特許第5148265号)。この構造を有するパッ
ケージは、実装基板と接続するための端子がボール状は
んだであることから、QFPのようなリードの変形がな
く、実装面全体に端子が分散していることから端子間の
ピッチも大きくとれ、表面実装が容易である。また、PG
Aに比べ外部端子であるバンプ電極の長さが短いため
に、インダクタンス成分が小さく信号速度が速くなり高
速対応可能となる。
【０００５】一方、特開平8-172159号公報には、保護膜
を備えたチップとして、封止材／チップ／保護膜／封止
材の断面構成からなるLOC（Lead On Chip）パッケージ
が開示されている。この保護膜は、封止材とチップの密
着性を向上させると共に、ピックアップピンによる傷の
防止を図るものである。
【０００６】また、特開平7-135189公報には、LOC構造
のような半導体装置を製造するためのウエハ粘着シート
に関する発明が開示されている。このウエハ粘着シート
は、半導体製造過程において、チップをパッケージにマ
ウントするまでの保護膜として用いられる。
【０００７】近年、携帯情報端末機器の普及に伴い、半
導体装置の小型化、高密度実装化が要求されている。こ
のため最近ではパッケージサイズがチップとほぼ同じ大
きさのCSP(Chip scale package)が開発されている。日
経BP社発行(1998年2月)の「日経マイクロデバイス」（p
38〜p64）は様々なタイプのCSPが開示されている。これ
らは、配線層の形成されたホ゜リイミト゛やセラミック基板上に個片
に切断された半導体チップを接着後、配線層と半導体チ
ップをワイヤボンディングやシングルポイントボンディ
ング、ギャグボンディング、バンプボンディング等の方
法により電気的接続し、接続部を樹脂封止して最後に半
田バンプ等の外部端子を形成して製造される。また、特
開平9-232256や特開平10-27827はCSPを大量生産するた
めの製造方法について開示している。これらは半導体ウ
エハ上にバンプを形成し、このバンプを介して配線基板
を電気的接続した後、接続部分に樹脂封入し、配線基板
上に外部電極を形成し、最後に個片に切断して半導体装
置を製造するものである。また、日経BP社発行(1998年4
月)の「日経マイクロデバイス」（p164〜p167）は別のC
SPを大量生産するための製造方法について開示してい
る。これは半導体ウエハ上にメッキによりバンプを形成
しバンプ以外の部分を樹脂封止する。更に前記バンプ部
分に外部電極を形成し、最後に個片に切断して半導体装
置を製造するものである。
【０００８】
【発明が解決しようとする課題】前記CSPに関し、前記ホ
゜リイミト゛やセラミック基板上に個片に切断された半導体チップ
を接着して組立るタイプのCSPのなかで、配線層とチッ
プとの接続をワイヤボンディングで接続するものは、配
線層のボンディングエリアがチップの外側になるため必
然的にチップサイズより大きくなる。また、バンプボン
ディングで接続するものは、接続後チップと基板との間
をポッティング樹脂で封止するため、ポッティング時の
液だれ防止のためチップより基板が大きくなる。よって
これらCSPのパッケージサイズはチップより大きくなっ
てしまう問題があった。
【０００９】また、上記個片に切断されたチップを使用
するタイプのCSPは、チップをダイシングした後、各々
のチップ毎に基板上に位置決めし接着し、電気的接続し
て封止するため半導体装置の製造に時間がかかる問題が
あった。
【００１０】また、配線層にホ゜リイミト゛やカ゛ラエホ゜等の樹脂
基板を用いたタイプのCSPは、接着材を介してチップを
接着しているためパッケージを実装基板に実装する際の
リフロー時に吸湿した水分がパッケージ内部で膨張し、
発泡や剥離などの不良が生じる問題があった。
【００１１】さらに、半導体ウエハ上にバンプ形成後、
基板と接続し基板と半導体ウエハの間を樹脂封止し外部
電極を形成後個片に切断するタイプでは、ウエハの１方
にのみ樹脂層が形成されるため樹脂の硬化収縮による半
導体ウエハおよび半導体装置の反りの問題があった。
【００１２】これ以外にも、ワイヤボンディングタイプ
のCSPを除きCSPの多くはチップの電極が形成された面と
は逆の面が露出している。そのためパッケージ搬送中の
落下や実装時のピックアップ等の取扱時に、チップ端面
のクラックや裏面の傷など不良発生の問題があった。
【００１３】本発明は上記のような事情を考慮し、パッ
ケージサイズがチップサイズと等しく、反りや傷などの
外観不良の発生しにくい半導体装置および半導体ウエハ
を提供するとともに、それらの製造方法も提供すること
を目的とする。
【００１４】本発明の他の目的は、パッケージサイズが
チップサイズと等しく、実装信頼性に優れ、反りや傷な
どの外観不良の発生しにくい、量産性に優れた半導体装
置および半導体ウエハを提供するとともに、それらの製
造方法も提供することにある。
【００１５】
【課題を解決するための手段】前記目的を達成する本発
明の要旨は、半導体チップと、該半導体チップの回路及
び電極が形成された側の面上に設けられた応力緩和層
と、該応力緩和層の上に設けられ前記電極に接続された
配線層と、該配線層上に設けられた外部電極とを有する
半導体装置において、前記半導体チップの前記応力緩和
層とは反対側の面上に保護膜を有することを特徴とす
る。
【００１６】本発明の他の特徴は、半導体チップと、該
半導体チップの回路及び電極が形成された側の面上に設
けられた多孔質の応力緩和層と、該応力緩和層の上に設
けられ前記電極に接続された配線層と、該配線層上に設
けられた外部電極とを有する半導体装置において、前記
半導体チップの前記応力緩和層とは反対側の面上に保護
膜を有し、前記応力緩和層、前記半導体チップ及び前記
保護膜の各側面が同一面上で外部に露出していることに
ある。
【００１７】本発明の他の特徴は、半導体チップの回路
及び電極が形成された面上に多孔質の応力緩衝層を有
し、前記応力緩衝層上に配線層を有し、前記半導体チッ
プ上の電極と前記配線層との間に電気的接続のための異
方性導電材を有し、前記配線上の所定の場所にグリット
アレイ状に外部電極を有し、前記半導体チップの回路及
び電極を有した面の反対側の面に保護膜を有し、前記応
力緩衝層、前記半導体チップ及び前記保護膜の側面が同
一面上で外部に露出していることにある。
【００１８】本発明の他の特徴は、夫々回路及び電極を
有する複数のチップエリアと、該チップエリアの回路及
び電極が形成された側の面上に設けられた応力緩和層
と、該応力緩和層の上に設けられ前記電極に接続された
配線層と、該配線層上に設けられた外部電極とを有する
半導体ウエハにおいて、前記チップエリアの前記応力緩
和層とは反対側の面上に、保護膜を有することにある。
【００１９】本発明の他の特徴は、半導体ウエハの各チ
ップエリアの回路及び電極が形成されている側の面に応
力緩衝層を形成する工程と、前記各チップエリアの前記
電極が形成されている側と反対側の面に保護膜を形成す
る工程と、前記チップエリア上の前記応力緩衝層にビア
ホールを形成する工程と、前記ビアホール内に導体部を
形成する工程と、前記応力緩衝層上に配線回路を形成す
る工程と、前記配線層上に外部電極を形成する工程と、
前記チップエリアと前記配線を有した基板と前記保護膜
を、切断後に得られる半導体装置が動作する最小単位に
なるよう同一面で切断する工程とを具備したことにあ
る。
【００２０】本発明に記載の半導体ウエハには、表面上
に所定のプロセスにより形成されたロジック、メモリ、ゲ
ートアレイ等の半導体回路と半導体ウエハ外部との電気
信号の授受を行うための電極を持つ半導体装置が動作す
る最小単位の回路すなわちチップエリアが複数個規則的
に形成されている。半導体装置の電極は、図１１に示す
様に配置されている。
【００２１】本発明において、配線層が形成された基板
は、多孔質の応力緩衝層と配線回路が形成された配線層
から構成される。多孔質体とは、内部に微細な孔隙が多
数存在する連続気泡構造体や３次元網目構造体で通気性
を有する構造体である。これは部材に中性子を照射し薬
品でエッチングするトラックエッチング法や、結晶性ポ
リマに熱をかけたり可塑材で可塑化した後延伸する延伸
法や、温度により溶解度の異なる溶媒を用いた溶融層分
離法や、ポリマに無機塩やシリカ等を均一混合し成膜し
た後無機塩やシリカのみを抽出する抽出法や、ポリマ、
良溶媒、貧溶媒等を混合し成膜した後良溶媒のみを乾燥
させる層転移法などの方法により形成される。このほか
にも溶媒中で繊維状に重合させたものを漉いてシート状
にした不織布も含まれる。通気性とは水蒸気や空気など
の気体が多孔質体をその内部に存在する微細な孔隙を通
し通過する現象を意味する。
【００２２】本発明において、保護膜の線膨張係数は、
応力緩衝層または、応力緩衝層と半導体チップを接着す
るための接着層の線膨張係数に近いものが好ましい。保
護膜と応力緩衝層及び接着層との線膨張係数差を小さく
することで、熱応力による半導体チップ及び半導体ウエ
ハの反りが防止できる。また、保護膜はシート状の膜を
半導体ウエハの回路が形成された面の反対側の面にに貼
り合わせるかまたは、ワニス状の膜材料をスピンコートに
よりコーティンク゛し形成される。
【００２３】本発明において、多孔質体からなる緩衝層
材料としては、ホ゜リカーホ゛ネート、ホ゜リエステル、芳香族ホ゜リエステル、
ホ゜リテトラフロロエチレン、ホ゜リエチレン、ホ゜リフ゜ロヒ゜レン、ホ゜リヒ゛ニリテ゛ンフロリ
ード、酢酸セルロース、ホ゜リスルーフォン、ホ゜リアクリロニトリル、ホ゜リアミト
゛、芳香族ホ゜リアミト゛ホ゜リイミト゛、芳香族ホ゜リイミト゛及びこれらの
化合物を用いることができる。さらに緩衝層の一部が感
光性材料により形成されていてもよい。
【００２４】配線層は、金又は銅、アルミ及びそれらの
導電体の最表面上に金メッキを施したもので形成され
る。これらは絶縁基板上に導電体により配線回路が形成
されたものでも良い。絶縁基板としては、ホ゜リイミト゛等の
耐熱性が高く機械的特性に優れたエンジニアリングプラ
スチックが好ましい。
【００２５】配線層は緩衝層上に直接、蒸着やメッキに
より導体層を形成した後エッチングにより配線回路を形
成し作成する。または、絶縁基板上に導電体により配線
回路が形成されたものを応力緩衝層上に接着したもので
もよい。接着剤はエポキシ、マレイミト゛、フェノール、シアネート、ホ゜
リアミト゛、ホ゜リイミト゛、ホ゜リアミト゛イミト゛、ホ゜リエステル、ホ゜リオレフィン、ホ゜
リウレタン等の樹脂やこれら樹脂にシリコンゴム、ニトリルフ゛タシ゛
エンゴムなどのゴム成分を加えた混合物から構成される。
このほかにも加熱、乾燥、加圧、光照射等により接着力
を発現するものでも良い。また、接着剤は上記化合物単
体のほか多孔質体やガラスクロス等の心材に上記化合物
を含浸させシート状に形成されたものでもよい。前記配
線層が形成された基板は、前記接着剤により半導体ウエ
ハに接着される。
【００２６】また、配線層の形成法として、前記多孔質
の緩衝層を半導体ウエハの電極側の面に形成した後、前
記緩衝層上に接着、メッキ、蒸着等の方法により導体層
を形成する。この導体層を所定のプロセスによりパター
ンエッチングし配線層を形成する場合もある。
【００２７】配線層と半導体ウエハの間に形成されるビ
アホールはHe-Neレーサ゛、Arレーサ゛、YAGレーサ゛、炭酸ガスレーサ゛
などのレーサ゛により加工される。これ以外にも緩衝層の半
導体ウエハの電極と配線層に位置する部分に感光性の材
料を用い露光、現像、エッチングによりビアホールを形
成する場合もある。
【００２８】半導体ウエハと配線層を電気的に接続する
導体部はエポキシ系樹脂、やシリコン系樹脂、ホ゜リイミト゛
系樹脂などの樹脂系ハ゛インタ゛中にカーホ゛ン、ク゛ラファイト粉末、
金、銀、銅、ニッケル、銀メッキ銅や銀メッキガラスなどの
導電性微粉末を配合した導電性樹脂により形成される。
また、メッキ法により銅などの金属をビアホール内にメ
ッキ膜を形成して電気的導通をとることもできる。更
に、金、銅などの金属を真空中で加熱蒸着やスパッタ蒸
着しビアホール内面に蒸着膜を形成して導体部を形成す
ることもできる。これ以外に半導体ウエハと配線層の端
子の間に厚さ方向にのみ異方導電性を有する材料を配し
ウエハと配線層間の電気的接続をとる場合もある。異方
導電性を有する材料はホ゜リイミト゛等の絶縁フィルムに20から30
μmヒ゜ッチでスルーホールを形成した後、スルーホール内
を銅などの導電物により充填した材料である。これは厚
さ方向に同じ位置の電極が存在する場合のみ電気的導通
し、XY方向は導電性を示さない。
【００２９】配線層が形成された基板上に形成される外
部電極は、加熱により溶融し電気的に接続する導電体
で，具体的には錫，亜鉛，鉛，を含む半田合金、銀、銅
又は金あるいはそれらを金で被覆しボール状に形成した
ものであれば，加熱溶融あるいは加熱せずに接触、振動
させることで半導体装置を電気的接続することができ
る。これ以外にモリブデン，ニッケル，銅，白金，チタ
ンなどの１つあるいはこれらを２つ以上組み合わせた合
金もしくは２つ以上の多重膜とした構造の端子でもよ
い。
【００３０】半導体モジュールに用いられる実装基板
は、導体層と絶縁層から構成され、絶縁層にはエポキ
シ、マレイミト゛、フェノール、シアネート、ホ゜リアミト゛、ホ゜リイミト゛、ホ゜リアミト
゛イミト゛、ホ゜リテトラフロロエチレン等の樹脂や、これら樹脂の共重合
体、あるいは、シリコンゴム、ニトリルフ゛タシ゛エンゴムなどの
ゴム成分を加えたもので構成される。上記の樹脂に感光
性を付与し露光現像等のプロセスによりパターン形成で
きるものは特に好ましい。さらに、上記樹脂単体の他に
多孔質体やガラスクロス等の心材に上記樹脂を含浸させ
形成したものでもよい。導体層は金又は銅、アルミニウムなど
の金属で構成される。また、実装基板は電気特性を考慮
し、配線層の他にク゛ランド層や電源層が形成された基板
が好ましい。
【００３１】本発明によると、パッケージサイズがチッ
プサイズと等しいCSPが提供できる。応力緩衝層に多孔
質を用いている。この多孔質体は半導体ウエハ切断の時
同時に切断される。端面は必ずパッケージ側面に露出し
ている。そのため実装リフロー時の吸湿水分はこの多孔
質体を通過し外部に放出される。従って水の蒸気圧によ
る剥離などの不良が回避され信頼性の高いCSPが提供で
きる。また、ウエハレベルで組立た後、一括して切断、
個片化するため量産性の高いCSPが提供できる。更に、
半導体ウエハ裏面に形成された保護膜により熱応力によ
る反りが少なくまた、パッケージの搬送などの取り扱い
の際の半導体チップの割れや欠けなどの外観不良の発生
しにくいCSPを提供できる。
【００３２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。 （実施例１）図１は、本発明の一実施例の半導体装置の
製造工程と、この製造工程で選られた半導体装置を表
す。以下の工程（ａ）〜（ｉ）に従って、本発明の半導
体ウエハおよび半導体装置を作成した。
【００３３】（a）絶縁基板１としては、エポキシ系接
着剤が塗布された厚さ50μmのホ゜リイミト゛フィルム（ユーヒ゜レックス
ｓ：宇部興産社製）を用いた。この絶縁基板１にハ゜ンチンク
゛加工を施し、デバイスホールを形成した。次いで、上
記ホ゜リイミト゛フィルムに厚さ18μmの電解銅箔を150℃のローラで加
熱圧着した。次いで、上記電解銅箔上に感光性レジスト
（P-RS300S：東京応化社製）を塗布後、90℃/30分ベー
クし、パターンを露光現像しエッチングマスクを形成し
た。
【００３４】次いで、40℃の塩化鉄水溶液（塩化鉄濃度
は40°ホ゛ーメ：比重約1.38）中で銅をエッチングし、レジ
ストを剥離させ銅配線を形成した。この配線部分を電気
金メッキして配線２を形成した。このようにして、半導
体ウエハ上の、複数のチップエリアのそれぞれに対応す
る、配線２を形成した。
【００３５】（b）150μmの３次元網目構造を持つホ゜リイミ
ト゛不織布からなる多孔質体３の１方の表面に、不揮発成
分30％の接着剤ワニス（メチルエチルケトン溶媒にヒ゛スフェノールA型エポ
キシ樹脂(EP1010：油化シェル社製)を溶かし、オルソクレソ゛ー
ルノホ゛ラック型フェノール硬化剤(H-1：明和化成社製)を加え触媒
(トリフェニルフォスフィン：和光純薬社製)を配合）を塗布乾燥し
た。この接着剤を介し工程（a.）で作成した配線層２を
120℃で5秒間加熱圧着し配線層が形成された基板を作成
した。
【００３６】（c）配線層が形成された基板、接着剤
４、半導体ウエハ ６、ウエハ保護膜７を図のように配
置した。この際、配線層が形成された基板１とウエハ上
電極５は位置合わせを行った。半導体ウエハ ６は４inc
hで厚さ280μmの半導体ウエハを使用した。
【００３７】接着剤４およびウエハ保護膜７は、30μm
のホ゜リイミト゛不織布に不揮発成分35％の接着剤ワニス（メチルエチル
ケトン溶媒にヒ゛フェニル型エポキシ樹脂(YX-4000：油化シェル
社製)を溶かし、オルソクレソ゛ールノホ゛ラック型フェノール硬化剤(H-1：
明和化成社製)を加え、一次粒子平均径が12nmの微小フィラ
(R974：日本アエロシ゛ル社製)と触媒(トリフェニルフォスフィン：和光純
薬社製)を配合）を含浸させ、乾燥して作製した。
【００３８】（d）上記部材を120℃で5秒間加熱圧着し
た。さらに170℃で60分間加熱硬化させた。
【００３９】（e）YAGレーサ゛(ESI社製、波長355nm、ヒ゜ーク
出力4kW、エネルキ゛ー200μJ、ハ゜ルス幅50ns)を用いて、穴径50
μmのビアホール ８を形成した。
【００４０】（f）導電性ペースト(GP913：旭化成製)を
印刷法によりビアホール ８内に注入し、170℃40分加熱
硬化させ導体部９を形成した。
【００４１】（g）配線層２が形成された基板１の半田
ボール接続部に、フラックスを塗布しφ0.6mmの共晶半
田ボール（Pb63:Sn37）を載せ、240℃５秒の赤外線リフ
ロー加熱により、外部電極10を形成した。
【００４２】以上の工程により図２のような複数のチッ
プエリア６２が形成された半導体ウエハ６を作成した。
この半導体ウエハ６の反り量を触針式膜厚測定機（dect
ac:ULVAC社製）により評価した。
【００４３】（h）上記半導体ウエハ６を切断後に得ら
れる半導体装置１７が動作する最小単位すなわちチップ
６４になるよう、ダイサー（DAD520：disco社製）に厚さ2
00μmのダイシングソウ 11を取り付け、配線層が形成さ
れた基板１、接着剤４、半導体ウエハ ６、ウエハ保護
膜７を同時に同一面で切断した。
【００４４】（i.）本発明の半導体装置１７を作成し
た。この半導体装置１７を実装基板に実装し、−55℃〜
125℃での温度サイクル試験を実施した。実装基板はガ
ラス布基材エポキシ銅張積層板FR-4（MC-E-67：日立化
成社製）を用いた。また、温度85℃、相対湿度85％の雰
囲気中で48時間吸湿させた後、240℃で５秒のリフロー
試験を実施した。１mの高さから厚さ５mmのガラス板上
に落下させた時のチップクラック等の外観検査を行っ
た。更にチップ面積に対するパッケージ面積の評価を行
った。更にパッケージの反り量も評価した。結果を下記
の表１に示す。
【００４５】
【表１】
【００４６】本実施例で作成した半導体ウエハ６は、反
りが5μm以下で小さい。また、本実施例で作成した半導
体装置１７は、反りが小さい。導電性樹脂によりチップ
６４と配線層２の接続をとることで導体部を低弾性率化
でき、応力緩衝層の効果と相まって温度サイクル性に特
に優れる。また、多孔質応力緩衝層のため、実装時のリ
フロー不良が発生しない。また落下試験でもチップの欠
けなど不良が発生しない。更にパッケージサイズがチッ
プと同等にできる。本実施例のプロセスにより、ダイシ
ングするだけでパッケージが得られるため量産性に優れ
ている。
【００４７】（実施例２）図３は、本発明の他の実施例
になる半導体装置の製造工程および、この製造工程によ
り得られた半導体装置を表す。この実施例では、以下の
工程（ａ）〜（ｈ）に従って、半導体ウエハ６および半
導体装置１７を作成した。
【００４８】（a）図のように延伸法により作成した150
μmの３次元網目構造を持つホ゜リテトラフロロエチレンの多孔質体
３、接着剤４、半導体ウエハ ６、ウエハ保護膜７を配
置した。半導体ウエハ ６は４inchで厚さ280μmの半導
体ウエハを使用した。
【００４９】接着剤４およびウエハ保護膜７は、三次元
網目構造を持つ30μmのホ゜リテトラフロロエチレンシートに不揮発成分3
5％の接着剤ワニス（メチルエチルケトン溶媒にヒ゛フェニル型エポキシ樹
脂(YX-4000：油化シェル社製)を溶かし、オルソクレソ゛ールノホ゛ラ
ック型フェノール硬化剤(H-1：明和化成社製)を加え、一次粒子
平均径が12nmの微小フィラ(R974：日本アエロシ゛ル社製)と触媒
(トリフェニルフォスフィン：和光純薬社製)を配合）を含浸させ、乾
燥して作製した。上記部材を120℃で5秒間加熱圧着し
た。さらに170℃で60分間加熱硬化させた。
【００５０】（b）YAGレーサ゛(ESI社製、波長355nm、ヒ゜ーク
出力4kW、エネルキ゛ー200μJ、ハ゜ルス幅50ns)を用いて、穴径50
μmのビアホール ８を形成した。
【００５１】（c）上記多孔質体にビアホールが形成さ
れウエハ保護膜が裏打ちされた半導体ウエハを、70℃の
メッキ液中に浸漬し無電解銅メッキしメッキ膜12を形成
した。メッキ前に触媒無電解銅メッキ触媒処理のため増
感剤（HS101B：日立化成製）の酸性水溶液に浸漬した。
メッキ液は硫酸銅５水和物0.04モル/l、エチレンシ゛アミン４酢酸
２水和物0.1モル/l、ク゛リオキシル酸0.03モル/l、水酸化ナトリウム0.1
モル/l、2,2'ヒ゜リシ゛ル0.0002モル/l、ホ゜リエチレンク゛リコール0.03モル/l
組成の溶液を用いた。
【００５２】（d.）銅のメッキ膜上に感光性レジスト
（P-RS300S：東京応化社製）を塗布後、90℃/30分ベー
クし、パターンを露光現像しエッチングマスクを形成し
た。次いで、40℃の塩化鉄水溶液（塩化鉄濃度は40°ホ゛
ーメ：比重約1.38）中で銅をエッチングし、レジストを剥
離させ銅配線を形成した。この配線部分を電気金メッキ
し配線２を形成した。
【００５３】（e）配線２上に感光性のソルダーレジス
ト剤（PSR4000:太陽インキ）を用い外部電極用のランドが
形成されたソルダーーレジスト膜13を形成した。ソルダ
ーレジスト剤をウエハの配線側にスピンコートし80℃/2
0分乾燥後、露光現像してランドを形成した。更に150℃
/60分で硬化させた。
【００５４】（f）ランド部にフラックスを塗布し、φ
0.6mmの共晶半田ボール（Pb63:Sn37）を載せ240℃５秒
の赤外線リフロー加熱により外部電極10を形成した。
【００５５】以上の工程により図２のようなチップエリ
ア６２が複数個形成された半導体ウエハ６を作成した。
この半導体ウエハ６の反り量を触針式膜厚測定機（ dec
tacULVAC社製）により評価した。
【００５６】（g）上記半導体ウエハ６を切断後に得ら
れる半導体装置１７が動作する最小単位すなわちチップ
６４になるよう、単位ダイサー（DAD520：disco社製）
に厚さ200μmのダイシングソウ11を取り付け、配線層が
形成された基板１、接着剤４、半導体ウエハ６、ウエハ
保護膜７を同時に同一面で切断した。
【００５７】（h）本発明の半導体装置１７を作成し
た。この半導体装置１７を実装基板に実装し−55℃〜12
5℃での温度サイクル試験を実施した。実装基板はガラ
ス布基材エポキシ銅張積層板FR-4（MC-E-67：日立化成
社製）を用いた。また、温度８５℃、相対湿度８５％の
雰囲気中で48時間吸湿させた後、240℃５秒のリフロー
試験を実施した。１mの高さから厚さ５mmのガラス板上
に落下させた時のチップクラック等の外観検査を行っ
た。更にチップ面積に対するパッケージ面積の評価を行
った。更にパッケージの反り量も評価した。結果を前記
表１に示す。
【００５８】本実施例で作成した半導体ウエハ６は反り
が5μm以下で小さい。また、本実施例で作成した半導体
装置１７は反りが小さく、応力緩衝層に低弾性率の多孔
質ホ゜リテトラフロロエチレンを用いているため、特に温度サイクル
性に優れ、また低吸湿率のため実装時のリフロー不良が
発生しない。チップと配線層の電気的接続をメッキによ
りビア部と配線層の導体部分の形成が１括でできるため
量産性に優れる。また落下試験でもチップの欠けなど不
良が発生しない。更にパッケージサイズがチップと同等
にでき、本実施例の半導体ウエハよりダイシングするだ
けでパッケージが得られるため量産性に優れている。ま
た、本実施例のプロセスでは配線層とチップ上パッドと
の間の位置合わせが不要となりさらに製造プロセスが簡
略化できる。
【００５９】（実施例３）図4（a）は本発明の他の実施
例の半導体装置の断面を、（ｂ）は斜視図を表す。以下
の工程でこの半導体装置を作製した。
【００６０】実施例２と同様の工程でビアホールまで形
成した後、真空蒸着により銅の膜をビアホール内や多孔
質体表面に形成した。これ以降の工程は実施例と同様の
工程で半導体ウエハ６および半導体装置１７を作成し
た。
【００６１】この半導体装置１７を実装基板に実装し−
55℃〜125℃での温度サイクル試験を実施した。実装基
板はガラス布基材エポキシ銅張積層板FR-4（MC-E-67：
日立化成社製）を用いた。また、温度85℃、相対湿度85
％の雰囲気中で48時間吸湿させた後、240℃５秒のリフ
ロー試験を実施した。１mの高さから厚さ５mmのガラス
板上に落下させた時のチップクラック等の外観検査を行
った。更にチップ面積に対するパッケージ面積の評価を
行った。更にパッケージの反り量も評価した。結果を前
記表１に示す。
【００６２】本実施例で作成した半導体ウエハ６は反り
が5μm以下で小さい。また、本実施例で作成した半導体
装置１７は反りが小さく、応力緩衝層に低弾性率の多孔
質ホ゜リテトラフロロエチレンを用いているため、特に温度サイクル
性に優れ、また低吸湿率のため実装時のリフロー不良が
発生しない。導体部を蒸着で形成するため、高純度の導
体層が形成でき、電気抵抗を低減できるため電気信号の
高速化に対応する。また落下試験でもチップの欠けなど
不良が発生しない。更にパッケージサイズがチップと同
等にでき、本実施例の半導体ウエハよりダイシングする
だけでパッケージが得られるため量産性に優れている。
【００６３】（実施例４）図５（a）は、本発明の他の
実施例になる半導体装置の断面を、（ｂ）は斜視図を表
す。以下の工程でこの半導体装置１７を作製した。
【００６４】多孔質体（３）に層転移法により作成した
３次元網目構造を持つ厚さ120μmの多孔質ホ゜リイミト゛を用
い、接着剤およびウエハ保護膜に30μmの熱可塑性ホ゜リイミ
ト゛（TP-D:カネカ製）を用いて実施例１と同様の方法で半導
体ウエハおよび半導体装置を作成した。但し、層間の接
着のための加熱圧着は260℃１秒とした。
【００６５】この半導体装置１７を実装基板に実装し−
55℃〜125℃での温度サイクル試験を実施した。実装基
板はガラス布基材エポキシ銅張積層板FR-4（MC-E-67：
日立化成社製）を用いた。また、温度85℃、相対湿度85
％の雰囲気中で48時間吸湿させた後、240℃５秒のリフ
ロー試験を実施した。１mの高さから厚さ５mmのガラス
板上に落下させた時のチップクラック等の外観検査を行
った。更にチップ面積に対するパッケージ面積の評価を
行った。更にパッケージの反り量も評価した。結果を前
記表１に示す。
【００６６】本実施例で作成した半導体ウエハ６は反り
が5μm以下で小さい。また、本実施例で作成した半導体
装置１７は反りが小さい。導電性樹脂によりチップと配
線層の接続をとることで導体部を低弾性率化でき、応力
緩衝層の効果と相まって温度サイクル性に特に優れる。
また、多孔質応力緩衝層のため、実装時のリフロー不良
が発生しない。また落下試験でもチップの欠けなど不良
が発生しない。更にパッケージサイズがチップと同等に
でき、本実施例の半導体ウエハよりダイシングするだけ
でパッケージが得られるため量産性に優れている。
【００６７】（実施例５）図４と同じタイプの半導体装
置１７を、以下の工程により作成した。多孔質体に層転
移法により作成した３次元網目構造を持つ厚さ120μmの
多孔質ホ゜リイミト゛を用い、接着剤およびウエハ保護膜に30
μmの熱可塑性ホ゜リイミト゛（TP-D:カネカ製）を用いて実施例２
と同様の方法で半導体ウエハ６および半導体装置１７を
作成した。
【００６８】この半導体装置１７を実装基板に実装し−
55℃〜125℃での温度サイクル試験を実施した。実装基
板はガラス布基材エポキシ銅張積層板FR-4（MC-E-67：
日立化成社製）を用いた。また、温度85℃、相対湿度85
％の雰囲気中で48時間吸湿させた後、240℃５秒のリフ
ロー試験を実施した。１mの高さから厚さ５mmのガラス
板上に落下させた時のチップクラック等の外観検査を行
った。更にチップ面積に対するパッケージ面積の評価を
行った。更にパッケージの反り量も評価した。結果を前
記表１に示す。
【００６９】本実施例で作成した半導体ウエハ６は反り
が5μm以下で小さい。また、本実施例で作成した半導体
装置１７は反りが小さく、温度サイクル性に優れ、実装
時のリフロー不良が発生しない。チップと配線層の電気
的接続をメッキによりビア部と配線層の導体部分の形成
が１括でできるため量産性に優れる。また落下試験でも
チップの欠けなど不良が発生しない。更にパッケージサ
イズがチップと同等にでき、本実施例の半導体ウエハよ
りダイシングするだけでパッケージが得られるため量産
性に優れている。
【００７０】（実施例６）図４と同じタイプの半導体装
置１７を以下の工程により作成した。多孔質体に層転移
法により作成した３次元網目構造を持つ厚さ120μmの多
孔質ホ゜リイミト゛を用い、接着剤およびウエハ保護膜に30μm
の熱可塑性ホ゜リイミト゛（TP-D:カネカ製）を用いて実施例３と
同様の方法で半導体ウエハおよび半導体装置を作成し
た。
【００７１】この半導体装置１７を実装基板に実装し−
55℃〜125℃での温度サイクル試験を実施した。実装基
板はガラス布基材エポキシ銅張積層板FR-4（MC-E-67：
日立化成社製）を用いた。また、温度85℃、相対湿度85
％の雰囲気中で48時間吸湿させた後、240℃５秒のリフ
ロー試験を実施した。１mの高さから厚さ５mmのガラス
板上に落下させた時のチップクラック等の外観検査を行
った。更にチップ面積に対するパッケージ面積の評価を
行った。更にパッケージの反り量も評価した。結果を前
記表１に示す。
【００７２】本実施例で作成した半導体ウエハ６は反り
が5μm以下で小さい。また、本実施例で作成した半導体
装置１７は反りが小さく、温度サイクル性に優れ、実装
時のリフロー不良が発生しない。導体部を蒸着で形成す
るため、高純度の導体層が形成でき、電気抵抗を低減で
きるため電気信号の高速化に対応する。また落下試験で
もチップの欠けなど不良が発生しない。更にパッケージ
サイズがチップと同等にでき、本実施例の半導体ウエハ
よりダイシングするだけでパッケージが得られるため量
産性に優れている。
【００７３】（実施例７）図５と同じタイプの半導体装
置１７を以下の工程により作成した。多孔質体に厚さ10
0μmのアラミド不織布(サーマウント:テ゛ュホ゜ン社製)を用い、接
着剤およびウエハ保護膜に30μmのゴム変性エポキシ樹
脂からなるシートを用いて実施例１と同様の方法で半導
体ウエハおよび半導体装置を作成した。接着シートはヘ゜
ットフィルム上にワニス（メチルエチルケトン溶媒にヒ゛フェニル型エポキシ樹脂
(YX-4000：油化シェル社製)を溶かしオルソクレソ゛ールノホ゛ラック型
フェノール硬化剤(H-1：明和化成社製)を加え一次粒子平均径
が12nmの微小フィラ(R974：日本アエロシ゛ル社製)とニトリルフ゛タシ゛エン
ゴム(XER-91：日本合成ゴム)と触媒(トリフェニルフォスフィン：和
光純薬社製)とを配合）を塗布、乾燥して作成した。
【００７４】この半導体装置１７を実装基板に実装し−
55℃〜125℃での温度サイクル試験を実施した。実装基
板はガラス布基材エポキシ銅張積層板FR-4（MC-E-67：
日立化成社製）を用いた。また、温度85℃、相対湿度85
％の雰囲気中で48時間吸湿させた後、240℃５秒のリフ
ロー試験を実施した。１mの高さから厚さ５mmのガラス
板上に落下させた時のチップクラック等の外観検査を行
った。更にチップ面積に対するパッケージ面積の評価を
行った。更にパッケージの反り量も評価した。結果を前
記表１に示す。
【００７５】本実施例で作成した半導体ウエハ６は反り
が5μm以下で小さい。また、本実施例で作成した半導体
装置１７は反りが小さい。導電性樹脂によりチップと配
線層の接続をとることで導体部を低弾性率化でき、応力
緩衝層の効果と相まって温度サイクル性に特に優れる。
また、多孔質応力緩衝層のため、実装時のリフロー不良
が発生しない。また落下試験でもチップの欠けなど不良
が発生しない。更にパッケージサイズがチップと同等に
でき、本実施例の半導体ウエハよりダイシングするだけ
でパッケージが得られるため量産性に優れている。
【００７６】（実施例８）図４と同じタイプの半導体装
置１７を以下の工程により作成した。多孔質体に厚さ10
0μmのアラミド不織布(サーマウント:テ゛ュホ゜ン社製)を用い、接
着剤およびウエハ保護膜に30μmのゴム変性エポキシ樹
脂からなるシートを用いて実施例２と同様の方法で半導
体ウエハおよび半導体装置を作成した。接着シートはヘ゜
ットフィルム上にワニス（メチルエチルケトン溶媒にヒ゛フェニル型エポキシ樹脂
(YX-4000：油化シェル社製)を溶かしオルソクレソ゛ールノホ゛ラック型
フェノール硬化剤(H-1：明和化成社製)を加え一次粒子平均径
が12nmの微小フィラ(R974：日本アエロシ゛ル社製)とニトリルフ゛タシ゛エン
ゴム(XER-91：日本合成ゴム)と触媒(トリフェニルフォスフィン：和
光純薬社製)とを配合）を塗布、乾燥して作成した。
【００７７】この半導体装置１７実装基板に実装し−55
℃〜125℃での温度サイクル試験を実施した。実装基板
はガラス布基材エポキシ銅張積層板FR-4（MC-E-67：日
立化成社製）を用いた。また、温度85℃、相対湿度85％
の雰囲気中で48時間吸湿させた後、240℃５秒のリフロ
ー試験を実施した。１mの高さから厚さ５mmのガラス板
上に落下させた時のチップクラック等の外観検査を行っ
た。更にチップ面積に対するパッケージ面積の評価を行
った。更にパッケージの反り量も評価した。結果を前記
表１に示す。
【００７８】本実施例で作成した半導体ウエハ６は反り
が5μm以下で小さい。また、本実施例で作成した半導体
装置１７は反りが小さく、温度サイクル性に優れ、実装
時のリフロー不良が発生しない。また落下試験でもチッ
プの欠けなど不良が発生しない。更にパッケージサイズ
がチップと同等にでき、本実施例の半導体ウエハよりダ
イシングするだけでパッケージが得られるため量産性に
優れている。
【００７９】（実施例９）図４と同じタイプの半導体装
置１７を以下の工程により作成した。多孔質体に厚さ10
0μmのアラミド不織布(サーマウント:テ゛ュホ゜ン社製)を用い、接
着剤およびウエハ保護膜に30μmのゴム変性エポキシ樹
脂からなるシートを用いて実施例３と同様の方法で半導
体ウエハおよび半導体装置を作成した。接着シートはヘ゜
ットフィルム上にワニス（メチルエチルケトン溶媒にヒ゛フェニル型エポキシ樹脂
(YX-4000：油化シェル社製)を溶かしオルソクレソ゛ールノホ゛ラック型
フェノール硬化剤(H-1：明和化成社製)を加え一次粒子平均径
が12nmの微小フィラ(R974：日本アエロシ゛ル社製)とニトリルフ゛タシ゛エン
ゴム(XER-91：日本合成ゴム)と触媒(トリフェニルフォスフィン：和
光純薬社製)とを配合）を塗布、乾燥して作成した。
【００８０】この半導体装置１７を実装基板に実装し−
55℃〜125℃での温度サイクル試験を実施した。実装基
板はガラス布基材エポキシ銅張積層板FR-4（MC-E-67：
日立化成社製）を用いた。また、温度85℃、相対湿度85
％の雰囲気中で48時間吸湿させた後、240℃５秒のリフ
ロー試験を実施した。１mの高さから厚さ５mmのガラス
板上に落下させた時のチップクラック等の外観検査を行
った。更にチップ面積に対するパッケージ面積の評価を
行った。更にパッケージの反り量も評価した。結果を前
記表１に示す。
【００８１】本実施例で作成した半導体ウエハ６は反り
が5μm以下で小さい。また、本実施例で作成した半導体
装置は反りが小さく、温度サイクル性に優れ、実装時の
リフロー不良が発生しない。導体部を蒸着で形成するた
め、高純度の導体層が形成でき、電気抵抗を低減できる
ため電気信号の高速化に対応する。また落下試験でもチ
ップの欠けなど不良が発生しない。更にパッケージサイ
ズがチップと同等にでき、本実施例の半導体ウエハより
ダイシングするだけでパッケージが得られるため量産性
に優れている。
【００８２】（実施例10）図４と同じタイプの半導体装
置１７を以下の工程により作成した。図６(a)のよう
に、半導体ウエハ（６）のウエハ上電極が無い部分に多
孔質ホ゜リテトラフロロエチレンで多孔質体部分（15）を120℃５秒で
加熱圧着した。この際同時に実施例１と同じウエハ保護
膜（７）をウエハ裏面に貼り付けた。次にウエハ上電極
（５）上に感光性樹脂部はBL-9500（日立化成製）を用
い、感光性材料部分（14）をスクリーン印刷し80℃10分乾燥
させ半導体ウエハを作成した。
【００８３】この感光性部分を露光現像してビアホール
を形成した後180℃で２時間硬化した。これ以降実施例
２と同様の工程で半導体ウエハ６および半導体装置１７
を作成した。
【００８４】この半導体装置１７を実装基板に実装し−
55℃〜125℃での温度サイクル試験を実施した。実装基
板はガラス布基材エポキシ銅張積層板FR-4（MC-E-67：
日立化成社製）を用いた。また、温度85℃、相対湿度85
％の雰囲気中で48時間吸湿させた後、240℃５秒のリフ
ロー試験を実施した。１mの高さから厚さ５mmのガラス
板上に落下させた時のチップクラック等の外観検査を行
った。更にチップ面積に対するパッケージ面積の評価を
行った。更にパッケージの反り量も評価した。結果を前
記表１に示す。
【００８５】本実施例で作成した半導体ウエハ６は反り
が5μm以下で小さい。また、本実施例で作成した半導体
装置１７は反りが小さく、応力緩衝層に低弾性率の多孔
質ホ゜リテトラフロロエチレンを用いているため、特に温度サイクル
性に優れ、また低吸湿率のため実装時のリフロー不良が
発生しない。また落下試験でもチップの欠けなど不良が
発生しない。更にパッケージサイズがチップと同等にで
き、本実施例の半導体ウエハよりダイシングするだけで
パッケージが得られるため量産性に優れている。
【００８６】（実施例11）図４と同じタイプの半導体装
置１７を以下の工程により作成した。図６（b）のよう
に、半導体ウエハ６のウエハ上電極が無い部分に、半導
体ウエハと接着するための熱可塑性ホ゜リイミト゛接着層が形
成された150μmの３次元網目構造を持つ多孔質ホ゜リイミト゛
の多孔質体部分を配置し、ウエハ上電極上に異方導電性
フィルム（ASMAT:日東電工製）を用い異方導電性部分16を配
置した後、260℃２秒で加熱圧着し半導体ウエハを作成
した。この際熱可塑性ホ゜リイミト゛のウエハ保護膜７をウエ
ハ裏面に貼り付けた。これ以降実施例２と同様の工程で
半導体ウエハ６および半導体装置１７を作成した。
【００８７】この半導体装置を実装基板に実装し−55℃
〜125℃での温度サイクル試験を実施した。実装基板は
ガラス布基材エポキシ銅張積層板FR-4（MC-E-67：日立
化成社製）を用いた。また、温度85℃、相対湿度85％の
雰囲気中で48時間吸湿させた後、240℃５秒のリフロー
試験を実施した。１mの高さから厚さ５mmのガラス板上
に落下させた時のチップクラック等の外観検査を行っ
た。更にチップ面積に対するパッケージ面積の評価を行
った。更にパッケージの反り量も評価した。結果を前記
表１に示す。
【００８８】本実施例で作成した半導体ウエハ６は反り
が5μm以下で小さい。また、本実施例で作成した半導体
装置１７は反りが小さい。チップと配線層間の導体部を
異方導電性材を用いることで導体部の低弾性率化が可能
になり、応力緩衝層の効果との相乗効果によりさらに温
度サイクル性に優れる。また、多孔質応力緩衝層により
実装時のリフロー不良が発生しない。また落下試験でも
チップの欠けなど不良が発生しない。更にパッケージサ
イズがチップと同等にでき、本実施例の半導体ウエハよ
りダイシングするだけでパッケージが得られるため量産
性に優れている。
【００８９】（実施例12）図７（a）に本発明の半導体
モジュールの断面図、（b）に斜視図を示す。以下の工
程により本発明の半導体モジュールを作成した。
【００９０】実施例１と実施例２で作成した半導体装置
１７を、４層配線のヒ゛ルト゛アッフ゜実装基板１８上の所定の
場所にフラックスを介し搭載した後、240℃で３秒間リフロー
処理した。
【００９１】本実施例で作成した半導体モジュールは、
実装時のリフロー工程でも不良は発生しない。また、温
度サイクル試験でも不良が発生しない。
【００９２】（比較例１）図８の半導体装置を以下の工
程により作成し、評価した。実施例１と同様の方法で配
線層を形成後、ダイボンディング剤19を介し半導体チッ
プ20接着した。次に超音波を用い配線層とチップを金ワ
イヤ21で電気的に接続した。トランスファモールト゛法によりチッ
プおよび配線層の接合部をエポキシ系の封止材22で樹脂
モールト゛した。最後に外部電極を形成して半導体装置を作
成した。
【００９３】この半導体装置を実装基板に実装し−55℃
〜125℃での温度サイクル試験を実施した。実装基板は
ガラス布基材エポキシ銅張積層板FR-4（MC-E-67：日立
化成社製）を用いた。また、温度85℃、相対湿度85％の
雰囲気中で48時間吸湿させた後、240℃５秒のリフロー
試験を実施した。１mの高さから厚さ５mmのガラス板上
に落下させた時のチップクラック等の外観検査を行っ
た。更にチップ面積に対するパッケージ面積の評価を行
った。更にパッケージの反り量も評価した。結果を前記
表１に示す。
【００９４】本比較例の場合、封止部が片面であるため
パッケージ反りが大きい。また応力緩衝層を持たないた
め温度サイクル時に断線不良が発生する。さらに蒸気を
逃がす多孔質構造を有しないためリフロー不良が発生す
る。また、チップと配線の接続をワイヤボンディングに
より接続するためパッケージサイズがチップサイズより
大きくなる。
【００９５】（比較例２）図９の半導体装置を以下の工
程により作成し、評価した。実施例１と同様の方法で配
線層を形成後、この上に印刷法によりシリコン系ゴムで
緩衝層を作成した。この緩衝層23上にシリコン系接着剤
を塗布し半導体チップを接着した。２６は金めっきリー
ドである。チップと配線層を超音波で接合した後、シリ
コン系の封止材22で接合部を封止した。最後に外部電極
10を形成して半導体装置を作成した。
【００９６】この半導体装置を実装基板に実装し−55℃
〜125℃での温度サイクル試験を実施した。実装基板は
ガラス布基材エポキシ銅張積層板FR-4（MC-E-67：日立
化成社製）を用いた。また、温度85℃、相対湿度85％の
雰囲気中で48時間吸湿させた後、240℃５秒のリフロー
試験を実施した。１mの高さから厚さ５mmのガラス板上
に落下させた時のチップクラック等の外観検査を行っ
た。更にチップ面積に対するパッケージ面積の評価を行
った。更にパッケージの反り量も評価した。結果を前記
表１に示す。
【００９７】本比較例の場合、応力緩衝層にシリコン系
材料を用いたために温度サイクル時のエラストマ層の変
位によりチップと配線層をつなぐリード部に応力が集中
し断線不良が発生。また、チップ裏面に保護膜を持たな
いために落下試験にてチップクラック等の不良が発生し
た。また、リード部を封止する部分がチップより大きく
なりパッケージサイズがチップサイズより大きい。
【００９８】（比較例３）図10の半導体装置を以下の工
程により作成し、評価した。半導体ウエハの電極部分５
にメッキバンプ24を形成する。次に半導体ウエハと基本
的に同じ大きさのエポキシ系配線基板25を位置合わせし
てメッキバンプ24を介して電気的に接合する。配線基板
と半導体ウエハの間に液状のエポキシ樹脂系の封止材22
を流し込み硬化させる。配線基板25に外部電極10を形成
した後、ダイシングを行い半導体装置を作成した。
【００９９】この半導体装置を実装基板に実装し−55℃
〜125℃での温度サイクル試験を実施した。実装基板は
ガラス布基材エポキシ銅張積層板FR-4（MC-E-67：日立
化成社製）を用いた。また、温度85℃、相対湿度85％の
雰囲気中で48時間吸湿させた後、240℃５秒のリフロー
試験を実施した。１mの高さから厚さ５mmのガラス板上
に落下させた時のチップクラック等の外観検査を行っ
た。更にチップ面積に対するパッケージ面積の評価を行
った。更にパッケージの反り量も評価した。結果を前記
表１に示す。
【０１００】本比較例の場合、チップ裏面に保護膜が無
いため、ウエハ及びパッケージの反りが大きく、落下試
験でもチップクラック等の不良が発生。また、応力緩衝
層を持たないために温度サイクル試験で導通不良発生。
また、封止部分が圧力解放のための多孔質構造になって
無いためリフロー時に不良が発生した。
【０１０１】前記各実施例に示した本発明の半導体装置
は比較例１、３の半導体装置と比べて応力緩衝層の存在
により外部電極に生じる応力が小さく1000サイクル時点
の不良発生率が低い。また、応力緩衝層に多孔質体を用
いているため実装リフロー時の不良が発生しない。ま
た、半導体チップ裏面の保護膜の存在により比較例１、
３に比べパッケージの反りが少ない。さらに比較例２、
３に比べ落下試験によるチップの欠けや割れによる不良
率が小さい。半導体ウエハ、応力緩衝層、配線層を同一
面で切断し個片化するため、比較例１、２に比べチップ
面積に対するパッケージ面積が小さい。
【０１０２】
【発明の効果】本発明の半導体装置は、外部電極とチッ
プの間に応力緩衝層を有し、かつ、チップ裏面に保護膜
が形成されているため、半導体装置の反りが少なく、し
かも、落下時のチップ端部の欠けや割れが発生しにく
い。
【０１０３】また、本発明の半導体装置は、外部電極と
チップの間に多孔質の応力緩衝層を有するため、実装後
の温度サイクルによる外部電極の断線が発生しない。
【０１０４】更に、上記緩衝層が連続気泡構造体又は３
次元網目構造を有するため、実装リフロー時に発生する
水蒸気がこのコア層を介して半導体装置外部に解放さ
れ、実装時に配線回路が形成された基板の膨れや破裂を
生じることがない。
【０１０５】また、本発明の半導体装置の製造方法によ
り、ウエハ単位で一括して組立加工するためパッケージ
サイズがチップサイズと等しく、量産性に優れる。
【０１０６】さらに、本発明の半導体ウエハにより、上
記のような信頼性の高い半導体装置を量産することが可
能となる。また、本発明の半導体モジュールは、本発明
の半導体装置が搭載されているため信頼性が高い。
【図面の簡単な説明】
【図１】本発明の一実施例による半導体装置およびその
製造工程の断面模式図である。
【図２】図１の製造工程により得られた本発明による半
導体ウエハの斜視図である。
【図３】本発明の他の実施例によるに半導体装置および
その製造工程の断面模式図である。
【図４】本発明の他の実施例による半導体装置の一例を
示し、（a）は断面模式図、（b）は斜視図である。
【図５】本発明の他の実施例による半導体装置の一例を
示し、（a）は断面模式図、（b）は斜視図である。
【図６】本発明の他の実施例による半導体装置の製造工
の一部を示す斜視図である。
【図７】本発明による半導体モジュールの一例を示し、
（a）は断面模式図、（b）は斜視図である。
【図８】比較例としての半導体装置の一例を示す断面模
式図である。
【図９】比較例としての半導体装置の一例を示す断面模
式図である。
【図１０】比較例としての半導体装置の一例を示す断面
模式図である。
【図１１】本発明に用いられる半導体チップの電極配置
模式図である。
【符号の説明】
１…絶縁基板、２…配線、３…多孔質体、４…接着剤、
５…ウエハ上電極、６…半導体ウエハ、７…ウエハ保護
膜、８…ビアホール、９…導体部、10…外部電極、１１
…ダイシングソウ、１２…メッキ膜、１３…ソルダーー
レジスト膜、１４…感光性材料部分、１５…多孔質体部
分、１６…異方導電性部分、１７…半導体装置、１８…
実装基板、１９…ダイボンディング剤、２０…半導体チ
ップ、２１…金ワイヤ、２２…封止材、２３…緩衝層、
６２…チップエリア、６４…チップ
フロントページの続き (72)発明者 江口 州志 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 永井 晃 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 佐藤 俊也 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 石井 利昭 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 小角 博義 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 瀬川 正則 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 露野 円丈 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 西村 朝雄 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 安生 一郎 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 Ｆターム(参考） 5F044 KK02 KK07 KK16 LL09

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】半導体チップと、該半導体チップの回路及
    び電極が形成された側の面上に設けられた応力緩和層
    と、該応力緩和層の上に設けられ前記電極に接続された
    配線層と、該配線層上に設けられた外部電極とを有する
    半導体装置において、 前記半導体チップの前記応力緩和層とは反対側の面上に
    保護膜を有することを特徴とする半導体装置。
  2. 【請求項２】半導体チップと、該半導体チップの回路及
    び電極が形成された側の面上に設けられた多孔質の応力
    緩和層と、該応力緩和層の上に設けられ前記電極に接続
    された配線層と、該配線層上に設けられた外部電極とを
    有する半導体装置において、 前記半導体チップの前記応力緩和層とは反対側の面上に
    保護膜を有し、前記応力緩和層、前記半導体チップ及び
    前記保護膜の各側面が同一面上で外部に露出しているこ
    とを特徴とする半導体装置。
  3. 【請求項３】半導体チップの回路及び電極が形成された
    面上に多孔質の応力緩衝層を有し、前記応力緩衝層上に
    配線層を有し、前記半導体チップ上の電極と前記配線層
    との間にビアホールを有し、該ビアホール内に前記配線
    層と前記電極とを電気的に接続するための導体部を有
    し、前記配線上の所定の場所にグリットアレイ状に外部
    電極を有し、前記半導体チップの回路及び電極が形成さ
    れた面の反対側の面に保護膜を有し、前記応力緩衝層、
    前記半導体チップ及び前記保護膜の側面が同一面上で外
    部に露出していることを特徴とする半導体装置。
  4. 【請求項４】請求項１ないし３のいずれかの半導体装置
    において、前記保護膜が、前記応力緩和層と同等の線膨
    張係数を有することを特徴とする半導体装置。
  5. 【請求項５】請求項３に記載の半導体装置において、前
    記応力緩衝層は、多孔質ホ゜リテトラフロロエチレンから構成されて
    いることを特徴とする半導体装置。
  6. 【請求項６】請求項３に記載の半導体装置において、前
    記ビアホール内の前記導体部は、導電性樹脂から構成さ
    れていることを特徴とする半導体装置。
  7. 【請求項７】請求項３に記載の半導体装置において、前
    記ビアホール内の前記導体部は、メッキにより形成さた
    導電体であることを特徴とする半導体装置。
  8. 【請求項８】請求項３に記載の半導体装置において、前
    記ビアホール内の前記導体部は、蒸着により形成さた導
    電体であることを特徴とする半導体装置。
  9. 【請求項９】半導体チップの回路及び電極が形成された
    面上に多孔質の応力緩衝層を有し、前記応力緩衝層上に
    配線層を有し、前記半導体チップ上の電極と前記配線層
    との間に電気的接続のための異方性導電材を有し、前記
    配線上の所定の場所にグリットアレイ状に外部電極を有
    し、前記半導体チップの回路及び電極を有した面の反対
    側の面に保護膜を有し、前記応力緩衝層、前記半導体チ
    ップ及び前記保護膜の側面が同一面上で外部に露出して
    いることを特徴とする半導体装置。
  10. 【請求項１０】夫々回路及び電極を有する複数のチップ
    エリアと、該チップエリアの回路及び電極が形成された
    側の面上に設けられた応力緩和層と、該応力緩和層の上
    に設けられ前記電極に接続された配線層と、該配線層上
    に設けられた外部電極とを有する半導体ウエハにおい
    て、 前記チップエリアの前記応力緩和層とは反対側の面上
    に、保護膜を有することを特徴とする半導体ウエハ。
  11. 【請求項１１】夫々回路及び電極を有する複数のチップ
    エリアと、該チップエリアの回路及び電極が形成された
    側の面上に設けられた多孔質の応力緩和層を有し、前記
    応力緩衝層上に配線層を有し、前記電極と前記配線層と
    の間にビアホールを有し、該ビアホール内に前記配線層
    と前記電極とを電気的に接続するための導体部を有し、
    前記配線上の所定の場所にグリットアレイ状に外部電極
    を有し、 前記チップエリアの前記応力緩和層とは反対側の面上
    に、保護膜を有することを特徴とする半導体ウエハ。
  12. 【請求項１２】請求項１０または１１のいずれかに記載
    の半導体ウエハにおいて、前記保護膜が、前記応力緩和
    層と同等の線膨張係数を有することを特徴とする半導体
    ウエハ。
  13. 【請求項１３】請求項１０または１１のいずれかに記載
    の半導体ウエハおいて、前記応力緩衝層は、多孔質ホ゜リテ
    トラフロロエチレンから構成されていることを特徴とする半導体
    ウエハ。
  14. 【請求項１４】請求項１１に記載の半導体ウエハおい
    て、前記ビアホール内の前記導体部は、導電性樹脂から
    構成されていることを特徴とする半導体ウエハ。
  15. 【請求項１５】請求項１１に記載の半導体ウエハおい
    て、前記ビアホール内の前記導体部は、メッキにより形
    成さた導電体であることを特徴とする半導体ウエハ。
  16. 【請求項１６】請求項１１に記載の半導体ウエハおい
    て、前記ビアホール内の前記導体部は、蒸着により形成
    さた導電体であることを特徴とする半導体ウエハ。
  17. 【請求項１７】夫々回路及び電極を有する複数のチップ
    エリアと、該チップエリアの回路及び電極が形成された
    側の面上に設けられた多孔質の応力緩衝層とを有し、該
    応力緩衝層上に配線層を有し、前記チップエリア上の電
    極と前記配線層との間に電気的接続のための異方性導電
    材を有し、前記配線上の所定の場所にグリットアレイ状
    に外部電極を有し、前記チップエリアの回路及び電極を
    有した面の反対側の面に保護膜を有していることを特徴
    とする半導体ウエハ。
  18. 【請求項１８】半導体ウエハの各チップエリアの回路及
    び電極が形成されている側の面に応力緩衝層を形成する
    工程と、 前記各チップエリアの前記電極が形成されている側と反
    対側の面に保護膜を形成する工程と、 前記チップエリア上の前記応力緩衝層にビアホールを形
    成する工程と、 前記ビアホール内に導体部を形成する工程と、 前記応力緩衝層上に配線回路を形成する工程と、 前記配線層上に外部電極を形成する工程と、 前記チップエリアと前記配線を有した基板と前記保護膜
    を、切断後に得られる半導体装置が動作する最小単位に
    なるよう同一面で切断する工程とを具備したことを特徴
    とする半導体装置の製造方法。
  19. 【請求項１９】多孔質の応力緩衝層上に配線層を形成す
    る工程と、 配線層を有した応力緩衝層をチップエリアの電極を有し
    ている側に貼り付ける工程と、 前記チップエリアの電極を有している側の反対側に保護
    膜を形成する工程と、 前記応力緩衝層にビアホールを形成する工程と、 前記ビアホール内に導体部を形成する工程と、 前記配線層上に外部電極を形成する工程と、 前記チップエリアと前記配線を有した基板と前記保護膜
    を、切断後に得られる半導体装置が動作する最小単位に
    なるよう同一面で切断する工程とを具備したことを特徴
    とする半導体装置の製造方法。
  20. 【請求項２０】請求項１ないし９のいずれかに記載の半
    導体装置を複数個搭載したことを特徴とする半導体モジ
    ュール。
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