JP2002231855A - Ｃｓｐタイプの半導体装置及びその作製方法 - Google Patents
Ｃｓｐタイプの半導体装置及びその作製方法Info
- Publication number
- JP2002231855A JP2002231855A JP2001027709A JP2001027709A JP2002231855A JP 2002231855 A JP2002231855 A JP 2002231855A JP 2001027709 A JP2001027709 A JP 2001027709A JP 2001027709 A JP2001027709 A JP 2001027709A JP 2002231855 A JP2002231855 A JP 2002231855A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- forming
- wiring
- bump
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 歩留まりの良い構造の、半導体チップの電極
形成側の面に、外部端子を再配置した半導体装置の製造
方法の提供。 【解決手段】 ウエハレベルで、配線部１４０、絶縁層
１５０、ビア部となるバンプ１６０、絶縁性接着剤層１
７０を形成した転写版を作製する工程と、半導体チップ
の端子２１５面上に、ビア部となるバンプ２３０を形成
する工程と、転写版と半導体チップとを、対応するバン
プ同志を接合し、他の領域を絶縁性接着剤層１７０によ
り接着し、転写版のバンプと半導体チップのバンプとで
ビア部を形成する工程と、転写版のベース基板１１０を
剥離除去した後、露出した転写版の給電層１２０に相当
する部分をソフトエッチング工程と、絶縁層上に形成さ
れた配線部およびビア部を覆うように、ソルダーレジス
ト層２５０を設けた後、外部端子形成領域を開口する工
程と、ソルダーレジスト層の開口した外部端子形成領域
に、バンプ２６０を形成する工程とより成る。
形成側の面に、外部端子を再配置した半導体装置の製造
方法の提供。 【解決手段】 ウエハレベルで、配線部１４０、絶縁層
１５０、ビア部となるバンプ１６０、絶縁性接着剤層１
７０を形成した転写版を作製する工程と、半導体チップ
の端子２１５面上に、ビア部となるバンプ２３０を形成
する工程と、転写版と半導体チップとを、対応するバン
プ同志を接合し、他の領域を絶縁性接着剤層１７０によ
り接着し、転写版のバンプと半導体チップのバンプとで
ビア部を形成する工程と、転写版のベース基板１１０を
剥離除去した後、露出した転写版の給電層１２０に相当
する部分をソフトエッチング工程と、絶縁層上に形成さ
れた配線部およびビア部を覆うように、ソルダーレジス
ト層２５０を設けた後、外部端子形成領域を開口する工
程と、ソルダーレジスト層の開口した外部端子形成領域
に、バンプ２６０を形成する工程とより成る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置とその作
製方法に関し、特に、半導体チップの端子形成側の面
に、外部端子を再配置した半導体装置とその作製方法に
関する。
製方法に関し、特に、半導体チップの端子形成側の面
に、外部端子を再配置した半導体装置とその作製方法に
関する。
【０００２】
【従来の技術】近年、半導体装置は、電子機器の高性能
化と軽薄短小化の傾向（時流）からＬＳＩのＡＳＩＣに
代表されるように、ますます高集積化、高機能化、小型
化が進んでいる。従来は、ウエハ工程を経たウエハに対
し、裏面研磨を施してから、ダイシングを行い、各ペレ
ット（チップないし半導体素子とも言う）に切断分離し
た後、ペレット毎に、ダイボンディング、ワイヤボンデ
ィング、樹脂封止等を行い、半導体装置を組み上げてお
り、ワイヤボンディング法による半導体素子とリードフ
レームの電気接続が行なわれていた。近年、高速信号処
理の点でワイヤボンディングに優れる、チップのバンプ
を用いたフリップチップ接続が採られるようになってき
た。フリップチップ接続には、パッケージングされてい
ないチップをそのままプリント基板に搭載するベアチッ
プ実装という方法もあるが、取り扱いが難しく、信頼性
保証の観点からは、パッケージングされたバンプ付き半
導体装置が望ましい。
化と軽薄短小化の傾向（時流）からＬＳＩのＡＳＩＣに
代表されるように、ますます高集積化、高機能化、小型
化が進んでいる。従来は、ウエハ工程を経たウエハに対
し、裏面研磨を施してから、ダイシングを行い、各ペレ
ット（チップないし半導体素子とも言う）に切断分離し
た後、ペレット毎に、ダイボンディング、ワイヤボンデ
ィング、樹脂封止等を行い、半導体装置を組み上げてお
り、ワイヤボンディング法による半導体素子とリードフ
レームの電気接続が行なわれていた。近年、高速信号処
理の点でワイヤボンディングに優れる、チップのバンプ
を用いたフリップチップ接続が採られるようになってき
た。フリップチップ接続には、パッケージングされてい
ないチップをそのままプリント基板に搭載するベアチッ
プ実装という方法もあるが、取り扱いが難しく、信頼性
保証の観点からは、パッケージングされたバンプ付き半
導体装置が望ましい。
【０００３】最近では、パッケージングされたバンプ付
き半導体装置を形成する方法として、ウエハレベルで、
配線、外部端子部（メタルポストからなる）形成、樹脂
封止、バンプ形成を行った後、各半導体措置に切断分離
して、ＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇ
ｅ）を形成する製造方式が提案されている。（Ｃｈｉｐ
Ｓｃａｌｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ ９９／ＳＥ
ＭＩ １９９９）尚、このようにして作製されたＣＳＰ
をウエハレベルＣＳＰとも言う。そして、このような半
導体装置の作製を、ここでは、ウエハレベルでの半導体
装置の作製と言う。図３にその一部断面を示す。図３
中、６１０は半導体チップ（単にチップとも言う）、６
１５は電極（端子とも言う）、６２０はＳｉＮパッシベ
ーション層、６２５はポリイミド層、６３０は配線、６
３１はシードメタル層、６３２は電解銅めっき層、６４
０は樹脂封止層（エポキシ樹脂層）、６５０メタルポス
ト（電解銅めっき層で、外部端子部とも言う）、６６０
はバリアメタル、６７０は半田ボールである。この方式
によるＣＳＰでは、チップの端子が、チップ面上に形成
した再配線層と接続して、再配置された外部端子部（メ
タルポストとも言う）６５０に接続され、外部端子部
（メタルポスト）６５０がバリアメタル層６６０を介し
て、半田ボール６７０に接続され、更に、半田ボールを
バンプとして、プリント基板に半田接続されるため、従
来の、フリップチップ接続によるチップのプリント基板
への搭載に近い形態である。尚、メタルポストを埋める
ように樹脂封止層が形成されている。
き半導体装置を形成する方法として、ウエハレベルで、
配線、外部端子部（メタルポストからなる）形成、樹脂
封止、バンプ形成を行った後、各半導体措置に切断分離
して、ＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇ
ｅ）を形成する製造方式が提案されている。（Ｃｈｉｐ
Ｓｃａｌｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ ９９／ＳＥ
ＭＩ １９９９）尚、このようにして作製されたＣＳＰ
をウエハレベルＣＳＰとも言う。そして、このような半
導体装置の作製を、ここでは、ウエハレベルでの半導体
装置の作製と言う。図３にその一部断面を示す。図３
中、６１０は半導体チップ（単にチップとも言う）、６
１５は電極（端子とも言う）、６２０はＳｉＮパッシベ
ーション層、６２５はポリイミド層、６３０は配線、６
３１はシードメタル層、６３２は電解銅めっき層、６４
０は樹脂封止層（エポキシ樹脂層）、６５０メタルポス
ト（電解銅めっき層で、外部端子部とも言う）、６６０
はバリアメタル、６７０は半田ボールである。この方式
によるＣＳＰでは、チップの端子が、チップ面上に形成
した再配線層と接続して、再配置された外部端子部（メ
タルポストとも言う）６５０に接続され、外部端子部
（メタルポスト）６５０がバリアメタル層６６０を介し
て、半田ボール６７０に接続され、更に、半田ボールを
バンプとして、プリント基板に半田接続されるため、従
来の、フリップチップ接続によるチップのプリント基板
への搭載に近い形態である。尚、メタルポストを埋める
ように樹脂封止層が形成されている。
【０００４】この方式においては、 構造上、メタルポ
ストは半田ボール径の２／３程度の径（１００〜２００
μｍ）が必要であり、また、その高さは約１００μｍで
あるため、太く剛性が大きい。したがって、個片化後
（個別の半導体装置の状態で）、基板に実装された状態
で温度変化を繰り返し受けると、Ｓｉチップと実装基板
間の熱膨張係数差（Δα）に起因する熱歪みが発生し、
メタルポスト下部のＳｉチップクラックを生じるという
問題がある。また、チップの回路面側のみ樹脂封止する
構造であるため、反りが発生し、半田ボールの平坦度が
悪く、実装歩留まりが悪いという問題もある。
ストは半田ボール径の２／３程度の径（１００〜２００
μｍ）が必要であり、また、その高さは約１００μｍで
あるため、太く剛性が大きい。したがって、個片化後
（個別の半導体装置の状態で）、基板に実装された状態
で温度変化を繰り返し受けると、Ｓｉチップと実装基板
間の熱膨張係数差（Δα）に起因する熱歪みが発生し、
メタルポスト下部のＳｉチップクラックを生じるという
問題がある。また、チップの回路面側のみ樹脂封止する
構造であるため、反りが発生し、半田ボールの平坦度が
悪く、実装歩留まりが悪いという問題もある。
【０００５】
【発明が解決しようとする課題】このように、上記ウエ
ハレベルＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇ
ｅ）においては、基板に実装された状態で温度変化を繰
り返し受けると、メタルポスト下部のＳｉチップクラッ
クを生じるという問題や、チップの回路面側のみ樹脂封
止する構造であるため、反りが発生し、半田ボールの平
坦度が悪く、実装歩留まりが悪いという問題があり、そ
の対応が求められていた。本発明は、これに対応するた
めのもので、基板に実装された状態での温度変化による
Ｓｉチップクラックを生じにくい構造の、更には、反り
が発生しにくく、実装歩留まりの良い構造の、半導体チ
ップの電極形成側の面に、外部端子を再配置した半導体
装置を提供しようとするものである。同時に、そのよう
な半導体装置の作製方法で、特に量産に適した方法を提
供しようとするものである。
ハレベルＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇ
ｅ）においては、基板に実装された状態で温度変化を繰
り返し受けると、メタルポスト下部のＳｉチップクラッ
クを生じるという問題や、チップの回路面側のみ樹脂封
止する構造であるため、反りが発生し、半田ボールの平
坦度が悪く、実装歩留まりが悪いという問題があり、そ
の対応が求められていた。本発明は、これに対応するた
めのもので、基板に実装された状態での温度変化による
Ｓｉチップクラックを生じにくい構造の、更には、反り
が発生しにくく、実装歩留まりの良い構造の、半導体チ
ップの電極形成側の面に、外部端子を再配置した半導体
装置を提供しようとするものである。同時に、そのよう
な半導体装置の作製方法で、特に量産に適した方法を提
供しようとするものである。
【０００６】
【課題を解決するための手段】本発明の半導体装置の作
製方法は、半導体チップの端子（電極端子とも言う）形
成側の面上に配設された絶縁層上に配線を形成した半導
体装置で、絶縁層上に形成された配線と半導体チップの
端子とは、半導体チップの端子上に設けられた絶縁層を
貫通するビア部を介して、電気的に接続されているＣＳ
Ｐタイプの半導体装置を作製する、半導体装置の作製方
法であって、ウエハプロセスを完了後、ウエハレベル
で、（ａ）ベース基板の一面に、剥離性の給電層を形成
し、該給電層上に、配線部を電解めっき形成し、更に、
ビア部形成領域を開口する開口部を設けて、給電層、配
線部を覆う絶縁層を形成し、さらに絶縁層と同一のパタ
ーンで絶縁性接着剤層を配設し、前記絶縁層の開口部
に、ビア部となるバンプを電解めっき形成した、転写版
を作製する、転写版作製工程と、順に、（ｂ）半導体チ
ップの端子面上に、ビア部となるバンプを形成する、半
導体チップへのバンプ形成工程と、（ｃ）転写版と、半
導体チップとを、対応するバンプ同志を接合し、且つ、
他の領域を絶縁性接着剤層により接着し、同時に、転写
版のバンプと半導体チップのバンプとでビア部を形成す
る、接合、接着工程と、（ｄ）配線部、絶縁層、バンプ
部を半導体チップ側に残し、転写版のベース基板を剥離
除去した後、露出した転写版の給電層に相当する部分
を、配線部を損なわないようにエッチングするソフトエ
ッチング工程と、（ｅ）絶縁層上に形成された配線部お
よびビア部を覆うように、ソルダーレジスト層を設けた
後、外部端子形成領域を開口する、ソルダーレジスト層
形成工程と、（ｆ）ソルダーレジスト層の開口した外部
端子形成領域に、バンプを形成するバンプ形成工程とを
行うことを特徴とするものである。そして、上記におい
て、バンプ形成工程後、個別の半導体装置に切り出す切
断工程を行うことを特徴とするものである。そしてま
た、上記において、転写版作製工程は、順に、（Ａ）め
っきないしスパッタにより給電層を形成する、給電層形
成工程と、（Ｂ）給電層上に、フォトリソ法により、形
成する配線形状にあわせた開口を有する耐めっき性のレ
ジスト層を設けるレジスト層形成工程と、（Ｃ）レジス
ト層の開口から露出した給電層上に、電解めっきを施
し、配線部を形成する電解めっき工程と、（Ｄ）レジス
ト層を除去後、ビア部形成領域を開口する開口部を設け
て、給電層、配線部を覆う絶縁層を形成する、絶縁層形
成工程と、（Ｅ）絶縁層を同一パターンで絶縁性接着剤
層をウェットエッチング法により形成する工程と、
（Ｆ）絶縁層の開口部に、ビア部となるバンプを電解め
っき形成するバンプ形成工程とを行なうことを特徴とす
るまた、上記において、半導体チップの端子面上へのビ
ア部となるバンプの形成は、端子上に、無電解めっきを
施し、バンプ部を形成するものであることを特徴とする
ものである。また、上記において、転写版のビア部とな
るバンプの形成は、少なくともその表面に電解Ａｕめっ
きあるいは電解Ａｕ−Ｓｎめっきを行なうもので、且
つ、半導体チップの端子面上へのビア部となるバンプの
形成は、少なくともその表面に、無電解Ａｕあるいは無
電解Ｓｎめっきを行なうものであることを特徴とするも
のである。
製方法は、半導体チップの端子（電極端子とも言う）形
成側の面上に配設された絶縁層上に配線を形成した半導
体装置で、絶縁層上に形成された配線と半導体チップの
端子とは、半導体チップの端子上に設けられた絶縁層を
貫通するビア部を介して、電気的に接続されているＣＳ
Ｐタイプの半導体装置を作製する、半導体装置の作製方
法であって、ウエハプロセスを完了後、ウエハレベル
で、（ａ）ベース基板の一面に、剥離性の給電層を形成
し、該給電層上に、配線部を電解めっき形成し、更に、
ビア部形成領域を開口する開口部を設けて、給電層、配
線部を覆う絶縁層を形成し、さらに絶縁層と同一のパタ
ーンで絶縁性接着剤層を配設し、前記絶縁層の開口部
に、ビア部となるバンプを電解めっき形成した、転写版
を作製する、転写版作製工程と、順に、（ｂ）半導体チ
ップの端子面上に、ビア部となるバンプを形成する、半
導体チップへのバンプ形成工程と、（ｃ）転写版と、半
導体チップとを、対応するバンプ同志を接合し、且つ、
他の領域を絶縁性接着剤層により接着し、同時に、転写
版のバンプと半導体チップのバンプとでビア部を形成す
る、接合、接着工程と、（ｄ）配線部、絶縁層、バンプ
部を半導体チップ側に残し、転写版のベース基板を剥離
除去した後、露出した転写版の給電層に相当する部分
を、配線部を損なわないようにエッチングするソフトエ
ッチング工程と、（ｅ）絶縁層上に形成された配線部お
よびビア部を覆うように、ソルダーレジスト層を設けた
後、外部端子形成領域を開口する、ソルダーレジスト層
形成工程と、（ｆ）ソルダーレジスト層の開口した外部
端子形成領域に、バンプを形成するバンプ形成工程とを
行うことを特徴とするものである。そして、上記におい
て、バンプ形成工程後、個別の半導体装置に切り出す切
断工程を行うことを特徴とするものである。そしてま
た、上記において、転写版作製工程は、順に、（Ａ）め
っきないしスパッタにより給電層を形成する、給電層形
成工程と、（Ｂ）給電層上に、フォトリソ法により、形
成する配線形状にあわせた開口を有する耐めっき性のレ
ジスト層を設けるレジスト層形成工程と、（Ｃ）レジス
ト層の開口から露出した給電層上に、電解めっきを施
し、配線部を形成する電解めっき工程と、（Ｄ）レジス
ト層を除去後、ビア部形成領域を開口する開口部を設け
て、給電層、配線部を覆う絶縁層を形成する、絶縁層形
成工程と、（Ｅ）絶縁層を同一パターンで絶縁性接着剤
層をウェットエッチング法により形成する工程と、
（Ｆ）絶縁層の開口部に、ビア部となるバンプを電解め
っき形成するバンプ形成工程とを行なうことを特徴とす
るまた、上記において、半導体チップの端子面上へのビ
ア部となるバンプの形成は、端子上に、無電解めっきを
施し、バンプ部を形成するものであることを特徴とする
ものである。また、上記において、転写版のビア部とな
るバンプの形成は、少なくともその表面に電解Ａｕめっ
きあるいは電解Ａｕ−Ｓｎめっきを行なうもので、且
つ、半導体チップの端子面上へのビア部となるバンプの
形成は、少なくともその表面に、無電解Ａｕあるいは無
電解Ｓｎめっきを行なうものであることを特徴とするも
のである。
【０００７】本発明のＣＳＰタイプの半導体装置は、半
導体チップの端子（電極端子とも言う）形成側の面上に
設けられた絶縁性接着剤層に積層して、配設された絶縁
層上に配線を形成した半導体装置であって、絶縁層上に
形成された配線と半導体チップの端子とは、半導体チッ
プの端子上に設けられた前記絶縁性接着剤層および絶縁
層を貫通するビア部を介して電気的に接続されており、
配線の外部端子形成領域を開口して、配線、ビア部はソ
ルダーレジストで覆われ、配線の外部端子形成領域に
は、バンプが外部端子として形成されており、且つ、ビ
ア部は、ほぼ前記配線に沿う一面にて、接合され１つの
ビア部となっていることを特徴とするものである。そし
て、上記において、絶縁層がポリイミドからなることを
特徴とするものである。そしてまた、上記において、上
記の本発明の半導体装置の製造方法により作製されたこ
とを特徴とするものである。
導体チップの端子（電極端子とも言う）形成側の面上に
設けられた絶縁性接着剤層に積層して、配設された絶縁
層上に配線を形成した半導体装置であって、絶縁層上に
形成された配線と半導体チップの端子とは、半導体チッ
プの端子上に設けられた前記絶縁性接着剤層および絶縁
層を貫通するビア部を介して電気的に接続されており、
配線の外部端子形成領域を開口して、配線、ビア部はソ
ルダーレジストで覆われ、配線の外部端子形成領域に
は、バンプが外部端子として形成されており、且つ、ビ
ア部は、ほぼ前記配線に沿う一面にて、接合され１つの
ビア部となっていることを特徴とするものである。そし
て、上記において、絶縁層がポリイミドからなることを
特徴とするものである。そしてまた、上記において、上
記の本発明の半導体装置の製造方法により作製されたこ
とを特徴とするものである。
【０００８】
【作用】本発明の半導体装置の製造方法は、上記のよう
な構成にすることにより、基板に実装された状態での温
度変化によるＳｉチップクラックを生じにくい構造の、
更には、反りが発生しにくく、実装歩留まりの良い構造
の、半導体チップの電極形成側の面に、外部端子を再配
置したＣＳＰタイプの半導体装置の製造方法で、量産に
対応できる方法の提供を可能とするものである。具体的
には、ウエハプロセスを完了後、ウエハレベルで、
（ａ）ベース基板の一面に、剥離性の給電層を形成し、
該給電層上に、配線部を電解めっき形成し、更に、ビア
部形成領域を開口する開口部を設けて、給電層、配線部
を覆う絶縁層を形成し、さらに絶縁層と同一のパターン
で絶縁性接着剤層を配設し、前記絶縁層の開口部に、ビ
ア部となるバンプを電解めっき形成した、転写版を作製
する、転写版作製工程と、順に、（ｂ）半導体チップの
端子面上に、ビア部となるバンプを形成する、半導体チ
ップへのバンプ形成工程と、（ｃ）転写版と、半導体チ
ップとを、対応するバンプ同志を接合し、且つ、他の領
域を絶縁性接着剤層により接着し、同時に、転写版のバ
ンプと半導体チップのバンプとでビア部を形成する、接
合、接着工程と、（ｄ）配線部、絶縁層、バンプ部を半
導体チップ側に残し、転写版のベース基板を剥離除去し
た後、露出した転写版の給電層に相当する部分を、配線
部を損なわないようにエッチングするソフトエッチング
工程と、（ｅ）絶縁層上に形成された配線部およびビア
部を覆うように、ソルダーレジスト層を設けた後、外部
端子形成領域を開口する、ソルダーレジスト層形成工程
と、（ｆ）ソルダーレジスト層の開口した外部端子形成
領域に、バンプを形成するバンプ形成工程とを行うこと
により、更には、バンプ形成工程後、個別の半導体装置
に切り出す切断工程を行うことにより、これを達成して
いる。即ち、ウエハレベルでの半導体装置の作製で、更
に、転写版を用いることにより、量産に対応できるもの
としている。絶縁層の厚さを厚く（２５μｍ以上）とす
ることも容易にでき、絶縁層をポリイミドとした場合に
は、ポリイミド自体が強固で、熱応力に強い構造の半導
体装置の作製を可能にしている。
な構成にすることにより、基板に実装された状態での温
度変化によるＳｉチップクラックを生じにくい構造の、
更には、反りが発生しにくく、実装歩留まりの良い構造
の、半導体チップの電極形成側の面に、外部端子を再配
置したＣＳＰタイプの半導体装置の製造方法で、量産に
対応できる方法の提供を可能とするものである。具体的
には、ウエハプロセスを完了後、ウエハレベルで、
（ａ）ベース基板の一面に、剥離性の給電層を形成し、
該給電層上に、配線部を電解めっき形成し、更に、ビア
部形成領域を開口する開口部を設けて、給電層、配線部
を覆う絶縁層を形成し、さらに絶縁層と同一のパターン
で絶縁性接着剤層を配設し、前記絶縁層の開口部に、ビ
ア部となるバンプを電解めっき形成した、転写版を作製
する、転写版作製工程と、順に、（ｂ）半導体チップの
端子面上に、ビア部となるバンプを形成する、半導体チ
ップへのバンプ形成工程と、（ｃ）転写版と、半導体チ
ップとを、対応するバンプ同志を接合し、且つ、他の領
域を絶縁性接着剤層により接着し、同時に、転写版のバ
ンプと半導体チップのバンプとでビア部を形成する、接
合、接着工程と、（ｄ）配線部、絶縁層、バンプ部を半
導体チップ側に残し、転写版のベース基板を剥離除去し
た後、露出した転写版の給電層に相当する部分を、配線
部を損なわないようにエッチングするソフトエッチング
工程と、（ｅ）絶縁層上に形成された配線部およびビア
部を覆うように、ソルダーレジスト層を設けた後、外部
端子形成領域を開口する、ソルダーレジスト層形成工程
と、（ｆ）ソルダーレジスト層の開口した外部端子形成
領域に、バンプを形成するバンプ形成工程とを行うこと
により、更には、バンプ形成工程後、個別の半導体装置
に切り出す切断工程を行うことにより、これを達成して
いる。即ち、ウエハレベルでの半導体装置の作製で、更
に、転写版を用いることにより、量産に対応できるもの
としている。絶縁層の厚さを厚く（２５μｍ以上）とす
ることも容易にでき、絶縁層をポリイミドとした場合に
は、ポリイミド自体が強固で、熱応力に強い構造の半導
体装置の作製を可能にしている。
【０００９】転写版作製工程としては、順に、（Ａ）め
っきないしスパッタにより給電層を形成する、給電層形
成工程と、（Ｂ）給電層上に、フォトリソ法により、形
成する配線形状にあわせた開口を有する耐めっき性のレ
ジスト層を設けるレジスト層形成工程と、（Ｃ）レジス
ト層の開口から露出した給電層上に、電解めっきを施
し、配線部を形成する電解めっき工程と、（Ｄ）レジス
ト層を除去後、ビア部形成領域を開口する開口部を設け
て、給電層、配線部を覆う絶縁層を形成する、絶縁層形
成工程と、（Ｅ）絶縁層を同一パターンで絶縁性接着剤
層をウェットエッチング法により形成する工程と、
（Ｆ）絶縁層の開口部に、ビア部となるバンプを電解め
っき形成するバンプ形成工程とを行なうものが挙げられ
る。また、絶縁層の形成は、給電層、配線部を覆うよう
に全面に感光性ポリイミドを形成した後、フォトリソ法
により、ビア部形成領域を開口する開口部を設けて、こ
れを、給電層、配線部を覆う絶縁層とするものである場
合、その形成を容易とでき、処理性の良いものとしてい
る。また、半導体チップの端子面上へのビア部となるバ
ンプの形成としては、その端子部に無電解めっきを直接
行うものが挙げられるが、これに限定はされない。
っきないしスパッタにより給電層を形成する、給電層形
成工程と、（Ｂ）給電層上に、フォトリソ法により、形
成する配線形状にあわせた開口を有する耐めっき性のレ
ジスト層を設けるレジスト層形成工程と、（Ｃ）レジス
ト層の開口から露出した給電層上に、電解めっきを施
し、配線部を形成する電解めっき工程と、（Ｄ）レジス
ト層を除去後、ビア部形成領域を開口する開口部を設け
て、給電層、配線部を覆う絶縁層を形成する、絶縁層形
成工程と、（Ｅ）絶縁層を同一パターンで絶縁性接着剤
層をウェットエッチング法により形成する工程と、
（Ｆ）絶縁層の開口部に、ビア部となるバンプを電解め
っき形成するバンプ形成工程とを行なうものが挙げられ
る。また、絶縁層の形成は、給電層、配線部を覆うよう
に全面に感光性ポリイミドを形成した後、フォトリソ法
により、ビア部形成領域を開口する開口部を設けて、こ
れを、給電層、配線部を覆う絶縁層とするものである場
合、その形成を容易とでき、処理性の良いものとしてい
る。また、半導体チップの端子面上へのビア部となるバ
ンプの形成としては、その端子部に無電解めっきを直接
行うものが挙げられるが、これに限定はされない。
【００１０】転写版のビア部となるバンプの形成は、少
なくともその表面に電解Ａｕあるいは電解Ａｕ−Ｓｎめ
っきを行なうもので、且つ、半導体チップの端子面上へ
のビア部となるバンプの形成は、少なくともその表面
に、無電解Ａｕあるいは無電解Ｓｎめっきを行なうもの
であることにより、対応する転写版のバンプと、半導体
チップのバンプとの接合を可能とし、さらに、他の領域
を絶縁性接着剤層により接着していることにより、接
合、接着工程を確実にできるものとしている。
なくともその表面に電解Ａｕあるいは電解Ａｕ−Ｓｎめ
っきを行なうもので、且つ、半導体チップの端子面上へ
のビア部となるバンプの形成は、少なくともその表面
に、無電解Ａｕあるいは無電解Ｓｎめっきを行なうもの
であることにより、対応する転写版のバンプと、半導体
チップのバンプとの接合を可能とし、さらに、他の領域
を絶縁性接着剤層により接着していることにより、接
合、接着工程を確実にできるものとしている。
【００１１】本発明のＣＳＰタイプの半導体装置は、上
記のような構成にすることにより、基板に実装された状
態での温度変化によるＳｉチップクラックを生じにくい
構造の、更には、反りが発生しにくく、実装歩留まりの
良い構造の、半導体チップの電極形成側の面に、外部端
子を再配置したＣＳＰタイプの半導体装置の提供を可能
とするものである。特に、絶縁層をポリイミドとしその
厚さを２５μｍ以上とする場合には、その効果は大き
い。従来のウエハレベルＣＳＰの構造ではメタルポスト
が硬く太い為に、自己変形することができず、相対的に
強度が弱い、Ｓｉチップ表面または半田ボール接続部等
にクラックが生じていた。また、絶縁層上に形成された
配線を覆うソルダーレジスト層を設け、ソルダーレジス
ト層の開口した外部端子形成領域にバンプを設ける、そ
の作製が容易な形態が採れる。
記のような構成にすることにより、基板に実装された状
態での温度変化によるＳｉチップクラックを生じにくい
構造の、更には、反りが発生しにくく、実装歩留まりの
良い構造の、半導体チップの電極形成側の面に、外部端
子を再配置したＣＳＰタイプの半導体装置の提供を可能
とするものである。特に、絶縁層をポリイミドとしその
厚さを２５μｍ以上とする場合には、その効果は大き
い。従来のウエハレベルＣＳＰの構造ではメタルポスト
が硬く太い為に、自己変形することができず、相対的に
強度が弱い、Ｓｉチップ表面または半田ボール接続部等
にクラックが生じていた。また、絶縁層上に形成された
配線を覆うソルダーレジスト層を設け、ソルダーレジス
ト層の開口した外部端子形成領域にバンプを設ける、そ
の作製が容易な形態が採れる。
【００１２】
【発明の実施の形態】本発明を実施の形態を挙げて説明
する。図１は本発明の半導体装置の製造方法の実施の形
態の１例の工程断面図で、図２は本発明のＣＳＰタイプ
の半導体装置の実施の形態の１例の断面図で、図１
（ｏ）に示す構造の、ウエハ状態でない個別の半導体装
置である。図１中、１１０は（転写版の）ベース基板、
１２０は給電層、１３０レジスト層、１３５は開口、１
４０は配線（電解めっき層）、１５０は絶縁層、１５５
は開口、１６０はバンプ、１７０は絶縁性接着剤層、２
１０は半導体チップ、２１５は端子（電極部とも言
う）、２２５は開口、２３０はバンプ、２５０はソルダ
ーレジスト層、２５５は開口、２６０はバンプ、２７０
はビア部である。
する。図１は本発明の半導体装置の製造方法の実施の形
態の１例の工程断面図で、図２は本発明のＣＳＰタイプ
の半導体装置の実施の形態の１例の断面図で、図１
（ｏ）に示す構造の、ウエハ状態でない個別の半導体装
置である。図１中、１１０は（転写版の）ベース基板、
１２０は給電層、１３０レジスト層、１３５は開口、１
４０は配線（電解めっき層）、１５０は絶縁層、１５５
は開口、１６０はバンプ、１７０は絶縁性接着剤層、２
１０は半導体チップ、２１５は端子（電極部とも言
う）、２２５は開口、２３０はバンプ、２５０はソルダ
ーレジスト層、２５５は開口、２６０はバンプ、２７０
はビア部である。
【００１３】はじめに、本発明のＣＳＰタイプの半導体
装置の実施の形態の１例を挙げる。以下、図２に基づい
て、本例を説明する。本例は、後述する、ウエハレベル
で図１に示す工程で形成された図１（ｎ）に示すウエハ
状態の構造のものを、チップ毎に切断分離して得られ
た、ウエハ状態でない個別のＣＳＰタイプの半導体装置
で、半導体チップ２１０の端子（電極端子とも言う）２
１５形成側の面上に設けられた絶縁性接着剤層１７０に
積層して、配設された絶縁層１５０上に配線部１４０を
形成した半導体装置である。そして、絶縁層１５０上に
形成された配線１４０と半導体チップ２１０の端子２１
５とは、半導体チップ２１０の端子２１５上に設けられ
た絶縁性接着剤層１７０および絶縁層１５０を貫通する
ビア部２７０を介して電気的に接続されている。そして
また、配線１４０の外部端子形成領域を開口して、配線
１４０、ビア部２７０はソルダーレジスト２５０で覆わ
れ、配線１４０の外部端子形成領域には、バンプ２６０
が外部端子として二次元的に配列（これをエリアアレイ
とも言う）して形成されており、且つ、ビア部２７０
は、ほぼ配線１４０に沿う一面にて、接合され１つのビ
ア部となっている。
装置の実施の形態の１例を挙げる。以下、図２に基づい
て、本例を説明する。本例は、後述する、ウエハレベル
で図１に示す工程で形成された図１（ｎ）に示すウエハ
状態の構造のものを、チップ毎に切断分離して得られ
た、ウエハ状態でない個別のＣＳＰタイプの半導体装置
で、半導体チップ２１０の端子（電極端子とも言う）２
１５形成側の面上に設けられた絶縁性接着剤層１７０に
積層して、配設された絶縁層１５０上に配線部１４０を
形成した半導体装置である。そして、絶縁層１５０上に
形成された配線１４０と半導体チップ２１０の端子２１
５とは、半導体チップ２１０の端子２１５上に設けられ
た絶縁性接着剤層１７０および絶縁層１５０を貫通する
ビア部２７０を介して電気的に接続されている。そして
また、配線１４０の外部端子形成領域を開口して、配線
１４０、ビア部２７０はソルダーレジスト２５０で覆わ
れ、配線１４０の外部端子形成領域には、バンプ２６０
が外部端子として二次元的に配列（これをエリアアレイ
とも言う）して形成されており、且つ、ビア部２７０
は、ほぼ配線１４０に沿う一面にて、接合され１つのビ
ア部となっている。
【００１４】半導体チップ２１０は、通常の半導体プロ
セスで形成されるもので、端子２１５はＡｌ電極が一般
的で、パッシベーション層としては、ＳｉＮ膜またはＳ
ｉＮ膜＋ポリイミド層が通常用いられる。配線１４０
は、電解めっき層からなる。電解めっき層としては、導
電性の面、コスト面から一般には銅層を主体としたもの
が用いられるがこれに限定はされない。電解めっき層と
して、銅層を主体とし、その表面部にバリアメタル層を
設けても良い。例えば、電解銅めっき上に順次電解ニッ
ケルめっき１〜２μｍ厚、Ａｕめっき０. １μｍ層を設
けて、バリアメタル層としたものが挙げられる。ビア部
２７０は、先にも述べたように、ほぼ配線１４０に沿う
一面にて、接合され１つのビア部となっているもので、
電解めっき層からなる１６０と無電解めっき層からなる
２３０とを接合して形成されている。絶縁層１５０とし
ては、絶縁性、処理特性、機械的強度、耐性等に優れた
ものが好ましく、特に、ポリイミドが挙げられ、その厚
さは、基板に搭載する際の熱応力緩和の面からは、厚い
方が好ましい。絶縁性接着層１７０としては、絶縁性、
処理特性、機械的強度、耐性等に優れたものが好まし
く、エポキシ樹脂、ポリイミド樹脂等が用いられ、特
に、ポリイミド系のものが好ましい。絶縁層１５０、絶
縁性接着層１７０併せて、その厚さは２５μｍ以上が、
基板に搭載する際の熱応力緩和の面から、好ましい。ソ
ルダーレジスト層２５０としは、処理性の良い感光性の
ものが好ましいが限定はされない。バンプ２６０として
は、半田バンプや、Ａｕ層、Ａｕ−Ｓｎ層等が用いられ
る。
セスで形成されるもので、端子２１５はＡｌ電極が一般
的で、パッシベーション層としては、ＳｉＮ膜またはＳ
ｉＮ膜＋ポリイミド層が通常用いられる。配線１４０
は、電解めっき層からなる。電解めっき層としては、導
電性の面、コスト面から一般には銅層を主体としたもの
が用いられるがこれに限定はされない。電解めっき層と
して、銅層を主体とし、その表面部にバリアメタル層を
設けても良い。例えば、電解銅めっき上に順次電解ニッ
ケルめっき１〜２μｍ厚、Ａｕめっき０. １μｍ層を設
けて、バリアメタル層としたものが挙げられる。ビア部
２７０は、先にも述べたように、ほぼ配線１４０に沿う
一面にて、接合され１つのビア部となっているもので、
電解めっき層からなる１６０と無電解めっき層からなる
２３０とを接合して形成されている。絶縁層１５０とし
ては、絶縁性、処理特性、機械的強度、耐性等に優れた
ものが好ましく、特に、ポリイミドが挙げられ、その厚
さは、基板に搭載する際の熱応力緩和の面からは、厚い
方が好ましい。絶縁性接着層１７０としては、絶縁性、
処理特性、機械的強度、耐性等に優れたものが好まし
く、エポキシ樹脂、ポリイミド樹脂等が用いられ、特
に、ポリイミド系のものが好ましい。絶縁層１５０、絶
縁性接着層１７０併せて、その厚さは２５μｍ以上が、
基板に搭載する際の熱応力緩和の面から、好ましい。ソ
ルダーレジスト層２５０としは、処理性の良い感光性の
ものが好ましいが限定はされない。バンプ２６０として
は、半田バンプや、Ａｕ層、Ａｕ−Ｓｎ層等が用いられ
る。
【００１５】次いで、本発明の半導体装置の製造方法の
実施形態の１例を、図１基づいて説明する。本例は、ウ
エハ状態の図１（ｎ）に示す構造の、ＣＳＰタイプの半
導体装置を多数面付けして作製する製造方法の１例であ
る。端子（電極）１１５領域を開口した状態でパッシベ
ーション層を配設したウエハプロセスを完了後のウエハ
を用意し、ウエハ状態のまま、半導体チップ（図１
（ｈ）の１１０）の端子面上に、絶縁層１５０、配線１
４０、ビア部の一部（図１（ｎ）の１６０）を転写形成
して作製する方法である。半導体チップ２１０の端子面
に形成する絶縁層１５０、配線１４０、ビア部の一部
（図１（ｎ）の１６０）を形成した転写版を形成する。
実施形態の１例を、図１基づいて説明する。本例は、ウ
エハ状態の図１（ｎ）に示す構造の、ＣＳＰタイプの半
導体装置を多数面付けして作製する製造方法の１例であ
る。端子（電極）１１５領域を開口した状態でパッシベ
ーション層を配設したウエハプロセスを完了後のウエハ
を用意し、ウエハ状態のまま、半導体チップ（図１
（ｈ）の１１０）の端子面上に、絶縁層１５０、配線１
４０、ビア部の一部（図１（ｎ）の１６０）を転写形成
して作製する方法である。半導体チップ２１０の端子面
に形成する絶縁層１５０、配線１４０、ビア部の一部
（図１（ｎ）の１６０）を形成した転写版を形成する。
【００１６】先ず、ウエハの状態に対応して、作製する
転写版のベース基板１１０（図１（ａ）の一面に、剥離
性の給電層１２０を形成する。（図１（ｂ）） 給電層１２０の形成は、めっきないしスパッタにより、
後に行なうエッチングにて除去しやすいように薄く形成
する。次いで、給電層１２０上に、フォトリソ法によ
り、形成する配線形状にあわせた開口を有する耐めっき
性のレジスト層１３０を設ける。（図１（ｃ）） レジスト層１３０を形成するための感光性レジストとし
ては、所定の解像性を有し、耐めっき性があり、処理性
の良いものであれば特に限定はされない。次いで、レジ
スト層１３０の開口１３５から露出した給電層１２０上
に、電解めっきを施し、電解めっき層からなる配線１４
０を形成する。（図１（ｄ）） 電解めっき層としては、導電性の面、コスト面から一般
には銅層を主体としたものが用いられるがこれに限定は
されない。電解めっき層としては、導電性、コスト面か
ら銅単層、あるいは銅層を主体とし、ニッケル、層ある
いは、ニッケル層、Ａｕ（金）層を積層したものが挙げ
られる。電解銅めっき、電解ニッケルめっき、電解Ａｕ
（金）めっきは、公知のめっき法により形成できる。次
いで、所定の剥離液で、レジスト層１３０を剥離除去
（図１（ｅ））後、ビア部形成領域を開口する開口部１
５５を設けて、給電層、配線部を覆う絶縁層１５０を形
成する。絶縁層１５０は、通常、感光性ポリイミドを用
い、フォトリソ法により形成するが、これに限定はされ
ない。さらにその上に絶縁性接着剤を塗布し、ウエット
エッチングによりパターン形成する。（図１（ｆ）） 次いで、電解めっきを行い、絶縁層の開口部に、ビア部
となるバンプ１６０を形成する。（図１（ｇ）） バンプ１６０形成のための電解めっきは、電解Ａｕめっ
きあるいは電解Ａｕ−Ｓｎめっきを行い、少なくともそ
の表面に電解Ａｕめっき層あるいは電解Ａｕ−Ｓｎめっ
き層を形成するものである。後に行なう接合が、できる
厚さに、電解Ａｕめっき層あるいは電解Ａｕ−Ｓｎめっ
き層を形成するが、導電性、コスト面から銅めっき層表
面にニッケルめっき層を介して形成しても良い。バンプ
１６０は、ここでは、絶縁層１５０より突出して図示し
てあるが、これに限定はされない。転写する先の状態に
応じて、突出量は加減する。これにより、転写版（図１
（ｇ）に示すもの）が得られる。
転写版のベース基板１１０（図１（ａ）の一面に、剥離
性の給電層１２０を形成する。（図１（ｂ）） 給電層１２０の形成は、めっきないしスパッタにより、
後に行なうエッチングにて除去しやすいように薄く形成
する。次いで、給電層１２０上に、フォトリソ法によ
り、形成する配線形状にあわせた開口を有する耐めっき
性のレジスト層１３０を設ける。（図１（ｃ）） レジスト層１３０を形成するための感光性レジストとし
ては、所定の解像性を有し、耐めっき性があり、処理性
の良いものであれば特に限定はされない。次いで、レジ
スト層１３０の開口１３５から露出した給電層１２０上
に、電解めっきを施し、電解めっき層からなる配線１４
０を形成する。（図１（ｄ）） 電解めっき層としては、導電性の面、コスト面から一般
には銅層を主体としたものが用いられるがこれに限定は
されない。電解めっき層としては、導電性、コスト面か
ら銅単層、あるいは銅層を主体とし、ニッケル、層ある
いは、ニッケル層、Ａｕ（金）層を積層したものが挙げ
られる。電解銅めっき、電解ニッケルめっき、電解Ａｕ
（金）めっきは、公知のめっき法により形成できる。次
いで、所定の剥離液で、レジスト層１３０を剥離除去
（図１（ｅ））後、ビア部形成領域を開口する開口部１
５５を設けて、給電層、配線部を覆う絶縁層１５０を形
成する。絶縁層１５０は、通常、感光性ポリイミドを用
い、フォトリソ法により形成するが、これに限定はされ
ない。さらにその上に絶縁性接着剤を塗布し、ウエット
エッチングによりパターン形成する。（図１（ｆ）） 次いで、電解めっきを行い、絶縁層の開口部に、ビア部
となるバンプ１６０を形成する。（図１（ｇ）） バンプ１６０形成のための電解めっきは、電解Ａｕめっ
きあるいは電解Ａｕ−Ｓｎめっきを行い、少なくともそ
の表面に電解Ａｕめっき層あるいは電解Ａｕ−Ｓｎめっ
き層を形成するものである。後に行なう接合が、できる
厚さに、電解Ａｕめっき層あるいは電解Ａｕ−Ｓｎめっ
き層を形成するが、導電性、コスト面から銅めっき層表
面にニッケルめっき層を介して形成しても良い。バンプ
１６０は、ここでは、絶縁層１５０より突出して図示し
てあるが、これに限定はされない。転写する先の状態に
応じて、突出量は加減する。これにより、転写版（図１
（ｇ）に示すもの）が得られる。
【００１７】一方、半導体チップ２１０（図１（ｈ））
の端子面上にビア部となるバンプ２３０を形成してお
く。（図１（ｉ）） バンプ２３０の形成は、通常、端子の表面に、無電解Ａ
ｕめっき層あるいは無電解Ｓｎめっき層を形成するよう
に行なう。この場合、後に行なう接合が、できる厚さ
に、電解Ａｕめっき層あるいは電解Ｓｎめっき層を形成
しても良い。
の端子面上にビア部となるバンプ２３０を形成してお
く。（図１（ｉ）） バンプ２３０の形成は、通常、端子の表面に、無電解Ａ
ｕめっき層あるいは無電解Ｓｎめっき層を形成するよう
に行なう。この場合、後に行なう接合が、できる厚さ
に、電解Ａｕめっき層あるいは電解Ｓｎめっき層を形成
しても良い。
【００１８】次いで、転写版（図１（ｇ）に示すもの）
と、半導体チップ２１０とを、対応するバンプ同志を接
合し、且つ、他の領域を絶縁性接着剤層１７０により接
着し、同時に、転写版のバンプ１６０と半導体チップの
バンプ２３０とでビア部２７０を形成する。（図１
（ｊ）） 所定の圧と熱をかけ、転写版のバンプ１６０と半導体チ
ップのバンプ２３０とを、Ａｕ（金）−Ａｕ（金）共晶
あるいはＡｕ（金）−Ｓｎ（錫）共晶にて接合する。次
いで、配線部１４０、絶縁層１５０、バンプ部２７０を
半導体チップ側に残し、転写版のベース基板を剥離除去
した（図１（ｋ）後、露出した転写版の給電層部分１２
０を、配線部１４０を損なわないようにエッチングする
ソフトエッチングを行なう。（図１（ｌ））
と、半導体チップ２１０とを、対応するバンプ同志を接
合し、且つ、他の領域を絶縁性接着剤層１７０により接
着し、同時に、転写版のバンプ１６０と半導体チップの
バンプ２３０とでビア部２７０を形成する。（図１
（ｊ）） 所定の圧と熱をかけ、転写版のバンプ１６０と半導体チ
ップのバンプ２３０とを、Ａｕ（金）−Ａｕ（金）共晶
あるいはＡｕ（金）−Ｓｎ（錫）共晶にて接合する。次
いで、配線部１４０、絶縁層１５０、バンプ部２７０を
半導体チップ側に残し、転写版のベース基板を剥離除去
した（図１（ｋ）後、露出した転写版の給電層部分１２
０を、配線部１４０を損なわないようにエッチングする
ソフトエッチングを行なう。（図１（ｌ））
【００１９】次いで、スクリーン印刷法により、絶縁層
１５０上に形成された配線部１４０およびビア部２７０
を覆うように、感光性ソルダーレジスト層を設けた後、
フォトリソ法により外部端子形成領域を開口する。（図
１（ｍ）） 次いで、ソルダーレジスト層２５０の開口した外部端子
形成領域に、外部端子となるバンプ２６０を形成する。
（図１（ｎ）） 半田バンプ形成の場合は、ソルダーレジスト層２５０の
開口部に、スクリーン印刷法で塗布後、またはボール搭
載法等により配設した後、半田ボールからなる外部端子
をリフロー形成する。これにより、配線部１４０の配線
に半田ボールが接続形成され、半導体チップ２１０の端
子部（電極部）２１５はビア部２７０、配線１４０を介
して、バンプ２６０に接続される。尚、半田ボールは、
通常、０. ２〜０. ５ｍｍφ程度である。Ａｕバンプ形
成の場合には、ソルダーレジスト層２５０の開口部に無
電解めっきを施して形成する。このようにして、ウエハ
レベルで図１（ｎ）に示す構造の、ＣＳＰタイプの半導
体装置が多数面付けして作製される。
１５０上に形成された配線部１４０およびビア部２７０
を覆うように、感光性ソルダーレジスト層を設けた後、
フォトリソ法により外部端子形成領域を開口する。（図
１（ｍ）） 次いで、ソルダーレジスト層２５０の開口した外部端子
形成領域に、外部端子となるバンプ２６０を形成する。
（図１（ｎ）） 半田バンプ形成の場合は、ソルダーレジスト層２５０の
開口部に、スクリーン印刷法で塗布後、またはボール搭
載法等により配設した後、半田ボールからなる外部端子
をリフロー形成する。これにより、配線部１４０の配線
に半田ボールが接続形成され、半導体チップ２１０の端
子部（電極部）２１５はビア部２７０、配線１４０を介
して、バンプ２６０に接続される。尚、半田ボールは、
通常、０. ２〜０. ５ｍｍφ程度である。Ａｕバンプ形
成の場合には、ソルダーレジスト層２５０の開口部に無
電解めっきを施して形成する。このようにして、ウエハ
レベルで図１（ｎ）に示す構造の、ＣＳＰタイプの半導
体装置が多数面付けして作製される。
【００２０】この後、切断分離して、各半導体チップ毎
に、外部端子が再配置された、図２に示す個別のＣＳＰ
タイプの半導体装置を得ることができる。
に、外部端子が再配置された、図２に示す個別のＣＳＰ
タイプの半導体装置を得ることができる。
【００２１】
【実施例】（実施例１）実施例１は、図２に示す個別の
ウエハ状態でないＣＳＰタイプの半導体装置を、図１に
示す実施の形態例の半導体装置の製造方法の方法で形成
したもので、ウエハレベルで、図１（ａ）〜図１（ｎ）
を行なった後、半導体チップ毎に、切断分離して得たも
のである。図１に基づいて説明する。先ず、端子（電
極）２１５領域を開口した状態で、ＳｉＮ膜＋ポリイミ
ド層からなるパッシベーション層を配設したウエハプロ
セスを完了後のウエハを用意し、ウエハ状態のまま、各
半導体チップ（図１（ｈ）の２１０）に対し、以下の処
理を施した。半導体チップの端子面上に無電解金めっき
を行い、絶縁性接着剤層１７０の開口部２２５に端子２
１５に接続して、ビア部となるバンプ２３０を厚さ５μ
ｍに形成した。（図１（ｉ）） 無電解Ａｕめっきは以下のようにして行なった。 ＜無電解Ａｕめっき＞ レクトロレスＡｕ（ＥＥＪＡ社製） ８０℃、５分
ウエハ状態でないＣＳＰタイプの半導体装置を、図１に
示す実施の形態例の半導体装置の製造方法の方法で形成
したもので、ウエハレベルで、図１（ａ）〜図１（ｎ）
を行なった後、半導体チップ毎に、切断分離して得たも
のである。図１に基づいて説明する。先ず、端子（電
極）２１５領域を開口した状態で、ＳｉＮ膜＋ポリイミ
ド層からなるパッシベーション層を配設したウエハプロ
セスを完了後のウエハを用意し、ウエハ状態のまま、各
半導体チップ（図１（ｈ）の２１０）に対し、以下の処
理を施した。半導体チップの端子面上に無電解金めっき
を行い、絶縁性接着剤層１７０の開口部２２５に端子２
１５に接続して、ビア部となるバンプ２３０を厚さ５μ
ｍに形成した。（図１（ｉ）） 無電解Ａｕめっきは以下のようにして行なった。 ＜無電解Ａｕめっき＞ レクトロレスＡｕ（ＥＥＪＡ社製） ８０℃、５分
【００２２】一方、以下のようにして、配線１４０絶縁
層１５０、ビアの一部であるバンプ１６０を形成した転
写版を作製した。厚さ０. １ｍｍのステンレス（ＳＵＳ
４３０）からなる導電性基板をベース基板１１０として
用意し（図１（ａ））、配線部を形成する側の面をサン
ドブラスによる凹凸をつける表面処理を行った後、表面
をクロム酸液により酸化させ酸化膜を生成する剥離処理
を行なった。これは、転写の際、給電層１２０である電
解銅めっき層がベース基板１１０からの剥離を容易にす
るための処理である。次いで、剥離処理が施されたベー
ス基板１１０面に、下記の条件で、電解銅めっきを行
い、厚さ１. ５μｍの給電層１２０を形成した。（図１
（ｂ）） ＜電解銅めっき条件＞ 硫酸銅（５水塩） ７０ｇ／ｌ 硫酸 ２００ｇ／ｌ 塩酸 ０. ５ｍｌ／ｌ スパースロー２０００ 光沢剤 １０ｍｌ／ｌ スパースロー２０００ 補正剤 ５ｍｌ／ｌ 温度 ２０℃ 電流密度 ２Ａ／ｄｍ2 時間 ２分
層１５０、ビアの一部であるバンプ１６０を形成した転
写版を作製した。厚さ０. １ｍｍのステンレス（ＳＵＳ
４３０）からなる導電性基板をベース基板１１０として
用意し（図１（ａ））、配線部を形成する側の面をサン
ドブラスによる凹凸をつける表面処理を行った後、表面
をクロム酸液により酸化させ酸化膜を生成する剥離処理
を行なった。これは、転写の際、給電層１２０である電
解銅めっき層がベース基板１１０からの剥離を容易にす
るための処理である。次いで、剥離処理が施されたベー
ス基板１１０面に、下記の条件で、電解銅めっきを行
い、厚さ１. ５μｍの給電層１２０を形成した。（図１
（ｂ）） ＜電解銅めっき条件＞ 硫酸銅（５水塩） ７０ｇ／ｌ 硫酸 ２００ｇ／ｌ 塩酸 ０. ５ｍｌ／ｌ スパースロー２０００ 光沢剤 １０ｍｌ／ｌ スパースロー２０００ 補正剤 ５ｍｌ／ｌ 温度 ２０℃ 電流密度 ２Ａ／ｄｍ2 時間 ２分
【００２３】次いで、電解銅めっき層からなる給電層１
２０が形成された面側全体を覆うように、東京応化製の
レジストＰＭＥＲ−ＡＲ９００を、バーコータにより１
２μｍの厚み（プリベーク後）に塗布形成し、露光現像
を行い、配線部の形状に合せた開口を有するレジスト層
１３０を形成した（図１（ｃ））後、レジスト層１３０
の開口１３５から露出した給電層１２０上に、順に、以
下のように、電解ニッケルめっき、電解銅めっき、電解
無光沢ニッケルめっきを順に行ない、それぞれ、１μ
ｍ、８μｍ、 1μｍ、の厚さに形成し、配線を電解めっ
き形成した。（図１（ｄ）） ＜電解ニッケルめっき＞ 硫酸ニッケル（６水塩） ３００ｇ／ｌ 塩化ニッケル（６水塩） ４５ｇ／ｌ ほう酸 ４０ｇ／ｌ ＰＣニッケル Ａ−１ １０ｍｌ／ｌ Ａ−２ １ｍｌ／ｌ 温度 ５０℃ 電流密度 １Ａ／ｄｍ2 時間 １分 ＜電解銅めっき＞ 硫酸銅（５水塩） ７０ｇ／ｌ 硫酸 ２００ｇ／ｌ 塩酸 ０. ５ｍｌ／ｌ スパースロー２０００ 光沢剤 １０ｍｌ／ｌ スパースロー２０００ 補正剤 ５ｍｌ／ｌ 温度 ２０℃ 電流密度 ４Ａ／ｄｍ2 時間 １２分 ＜電解無光沢ニッケルめっき＞ ＷＨＮめっき液（日本高純度化学社製） 温度 ５０℃ 電流密度 １Ａ／ｄｍ2 時間 １分
２０が形成された面側全体を覆うように、東京応化製の
レジストＰＭＥＲ−ＡＲ９００を、バーコータにより１
２μｍの厚み（プリベーク後）に塗布形成し、露光現像
を行い、配線部の形状に合せた開口を有するレジスト層
１３０を形成した（図１（ｃ））後、レジスト層１３０
の開口１３５から露出した給電層１２０上に、順に、以
下のように、電解ニッケルめっき、電解銅めっき、電解
無光沢ニッケルめっきを順に行ない、それぞれ、１μ
ｍ、８μｍ、 1μｍ、の厚さに形成し、配線を電解めっ
き形成した。（図１（ｄ）） ＜電解ニッケルめっき＞ 硫酸ニッケル（６水塩） ３００ｇ／ｌ 塩化ニッケル（６水塩） ４５ｇ／ｌ ほう酸 ４０ｇ／ｌ ＰＣニッケル Ａ−１ １０ｍｌ／ｌ Ａ−２ １ｍｌ／ｌ 温度 ５０℃ 電流密度 １Ａ／ｄｍ2 時間 １分 ＜電解銅めっき＞ 硫酸銅（５水塩） ７０ｇ／ｌ 硫酸 ２００ｇ／ｌ 塩酸 ０. ５ｍｌ／ｌ スパースロー２０００ 光沢剤 １０ｍｌ／ｌ スパースロー２０００ 補正剤 ５ｍｌ／ｌ 温度 ２０℃ 電流密度 ４Ａ／ｄｍ2 時間 １２分 ＜電解無光沢ニッケルめっき＞ ＷＨＮめっき液（日本高純度化学社製） 温度 ５０℃ 電流密度 １Ａ／ｄｍ2 時間 １分
【００２４】次いで、レジスト層１３０をアセトンにて
剥離した（図１（ｅ））後、給電層、配線部を覆うよう
に、東レ社製、ＵＲ−５４８０からなる感光性ポリイミ
ド層を塗布形成し、所定の領域を露光、現像、乾燥キュ
アして、絶縁層１５０を厚さ１０μｍに形成した。（図
１（ｆ））さらに、絶縁性接着剤ＰＡＡ（三井化学製）
を塗布し、ウエットエッチングを行った。次いで、以下
の条件にて、電解めっきを行い、絶縁層１５０の開口部
１５５に、ビア部となるバンプ１６０を形成した。（図
１（ｇ））開口１５５から露出した給電層１２０上に、
順に、以下のように、電解ニッケルめっき、電解銅めっ
き、電解無光沢ニッケルめっき、金めっきを順に行な
い、それぞれ、１μｍ、８μｍ、 1μｍ、１μｍの厚さ
に形成し、バンプ１６０を形成した。 ＜電解ニッケルめっき＞ 硫酸ニッケル（６水塩） ３００ｇ／ｌ 塩化ニッケル（６水塩） ４５ｇ／ｌ ほう酸 ４０ｇ／ｌ ＰＣニッケル Ａ−１ １０ｍｌ／ｌ Ａ−２ １ｍｌ／ｌ 温度 ５０℃ 電流密度 １Ａ／ｄｍ2 時間 １分 ＜電解銅めっき＞ 硫酸銅（５水塩） ７０ｇ／ｌ 硫酸 ２００ｇ／ｌ 塩酸 ０. ５ｍｌ／ｌ スパースロー２０００ 光沢剤 １０ｍｌ／ｌ スパースロー２０００ 補正剤 ５ｍｌ／ｌ 温度 ２０℃ 電流密度 ４Ａ／ｄｍ2 時間 １２分 ＜電解無光沢ニッケルめっき＞ ＷＨＮめっき液（日本高純度化学社製） 温度 ５０℃ 電流密度 １Ａ／ｄｍ2 時間 １分 ＜電解金めっき＞ テンペレジスト Ｋ−９１Ｓ（日本高純度化学社製） 温度 ６０℃ 電流密度 ０. ４Ａ／ｄｍ2 時間 １分
剥離した（図１（ｅ））後、給電層、配線部を覆うよう
に、東レ社製、ＵＲ−５４８０からなる感光性ポリイミ
ド層を塗布形成し、所定の領域を露光、現像、乾燥キュ
アして、絶縁層１５０を厚さ１０μｍに形成した。（図
１（ｆ））さらに、絶縁性接着剤ＰＡＡ（三井化学製）
を塗布し、ウエットエッチングを行った。次いで、以下
の条件にて、電解めっきを行い、絶縁層１５０の開口部
１５５に、ビア部となるバンプ１６０を形成した。（図
１（ｇ））開口１５５から露出した給電層１２０上に、
順に、以下のように、電解ニッケルめっき、電解銅めっ
き、電解無光沢ニッケルめっき、金めっきを順に行な
い、それぞれ、１μｍ、８μｍ、 1μｍ、１μｍの厚さ
に形成し、バンプ１６０を形成した。 ＜電解ニッケルめっき＞ 硫酸ニッケル（６水塩） ３００ｇ／ｌ 塩化ニッケル（６水塩） ４５ｇ／ｌ ほう酸 ４０ｇ／ｌ ＰＣニッケル Ａ−１ １０ｍｌ／ｌ Ａ−２ １ｍｌ／ｌ 温度 ５０℃ 電流密度 １Ａ／ｄｍ2 時間 １分 ＜電解銅めっき＞ 硫酸銅（５水塩） ７０ｇ／ｌ 硫酸 ２００ｇ／ｌ 塩酸 ０. ５ｍｌ／ｌ スパースロー２０００ 光沢剤 １０ｍｌ／ｌ スパースロー２０００ 補正剤 ５ｍｌ／ｌ 温度 ２０℃ 電流密度 ４Ａ／ｄｍ2 時間 １２分 ＜電解無光沢ニッケルめっき＞ ＷＨＮめっき液（日本高純度化学社製） 温度 ５０℃ 電流密度 １Ａ／ｄｍ2 時間 １分 ＜電解金めっき＞ テンペレジスト Ｋ−９１Ｓ（日本高純度化学社製） 温度 ６０℃ 電流密度 ０. ４Ａ／ｄｍ2 時間 １分
【００２５】次いで、転写版（図１（ｇ）に示すもの）
と、半導体チップ２１０とを、対応するバンプ同志を接
合し、且つ、他の領域を絶縁性接着剤層１７０により接
着した。これにより、転写版のバンプ１６０と半導体チ
ップのバンプ２３０とがＡｕ（金）−Ａｕ（金）共晶に
て接合され１つのビア部２７０が形成された。（図１
（ｊ）） ＜圧着条件＞ 圧着方法 加熱圧着 圧 １ｋｇ／ｃｍ2 温度 ４００℃
と、半導体チップ２１０とを、対応するバンプ同志を接
合し、且つ、他の領域を絶縁性接着剤層１７０により接
着した。これにより、転写版のバンプ１６０と半導体チ
ップのバンプ２３０とがＡｕ（金）−Ａｕ（金）共晶に
て接合され１つのビア部２７０が形成された。（図１
（ｊ）） ＜圧着条件＞ 圧着方法 加熱圧着 圧 １ｋｇ／ｃｍ2 温度 ４００℃
【００２６】次いで、配線１４０、絶縁層１５０、バン
プ部２７０を半導体チップ側に残し、転写版のベース基
板を剥離除去した（図１（ｋ））後、露出した転写版の
給電層部分１２０を、ソフトッチャントをエッチング液
として用い、配線１４０を損なわないようにエッチング
除去した。（図１（ｌ））
プ部２７０を半導体チップ側に残し、転写版のベース基
板を剥離除去した（図１（ｋ））後、露出した転写版の
給電層部分１２０を、ソフトッチャントをエッチング液
として用い、配線１４０を損なわないようにエッチング
除去した。（図１（ｌ））
【００２７】次いで、純水にて洗浄処理を行ない、１５
０℃で、３０分間、熱処理した後、スクリーン印刷法に
より、絶縁層１５０上に形成された配線部１４０および
ビア部２７０を覆うように、感光性ソルダーレジスト層
（日立 化成社製、ＢＬ９７００）を用設けた後、フォ
トリソ法により外部端子形成領域を開口した。（図１
（ｍ））
０℃で、３０分間、熱処理した後、スクリーン印刷法に
より、絶縁層１５０上に形成された配線部１４０および
ビア部２７０を覆うように、感光性ソルダーレジスト層
（日立 化成社製、ＢＬ９７００）を用設けた後、フォ
トリソ法により外部端子形成領域を開口した。（図１
（ｍ））
【００２８】次いで、配線１４０の外部端子形成領域で
ある、ソルダーレジスト層２５０の開口部２５５に半田
ボールを搭載、リフローし、半田ボールからなるバンプ
２６０を形成した。（図１（ｎ）） このようにして、ウエハ状態で、ＣＳＰタイプの半導体
装置を、多数面付けして作製した。
ある、ソルダーレジスト層２５０の開口部２５５に半田
ボールを搭載、リフローし、半田ボールからなるバンプ
２６０を形成した。（図１（ｎ）） このようにして、ウエハ状態で、ＣＳＰタイプの半導体
装置を、多数面付けして作製した。
【００２９】更に、この後、切断分離して、各半導体チ
ップ毎に、外部端子が再配置された、図２に示す個別の
ＣＳＰタイプの半導体装置を得た。
ップ毎に、外部端子が再配置された、図２に示す個別の
ＣＳＰタイプの半導体装置を得た。
【００３０】
【発明の効果】本発明は、上記のように、基板に実装さ
れた状態での温度変化によるＳｉチップクラックを生じ
にくい構造の、更には、反りが発生しにくく、実装歩留
まりの良い構造の、半導体チップの端子（電極端子）形
成側の面に、バンプからなる外部端子を再配置した半導
体装置の提供を可能とした。同時に、そのような半導体
装置の作製方法で、特に量産に適した方法の提供を可能
にした。
れた状態での温度変化によるＳｉチップクラックを生じ
にくい構造の、更には、反りが発生しにくく、実装歩留
まりの良い構造の、半導体チップの端子（電極端子）形
成側の面に、バンプからなる外部端子を再配置した半導
体装置の提供を可能とした。同時に、そのような半導体
装置の作製方法で、特に量産に適した方法の提供を可能
にした。
【図１】本発明の半導体装置の製造方法の実施の形態の
１例の工程断面図
１例の工程断面図
【図２】本発明のＣＳＰタイプの半導体装置の実施の形
態の１例の断面図
態の１例の断面図
【図３】従来のウエハレベルＣＳＰの一部断面図
１１０ （転写版の）ベース基板 １２０ 給電層 １３０ レジスト層 １３５ 開口 １４０ 配線（電解めっき層） １５０ 絶縁層 １５５ 開口 １６０ バンプ １７０ 絶縁性接着剤層 ２１０ 半導体チップ ２１５ 端子（電極部とも言う） ２２５ 開口 ２３０ バンプ ２５０ ソルダーレジスト層 ２５５ 開口 ２６０ バンプ ２７０ ビア部
Claims (9)
- 【請求項１】 半導体チップの端子形成側の面上に配設
された絶縁層上に配線を形成した半導体装置で、絶縁層
上に形成された配線と半導体チップの端子とは、半導体
チップの端子上に設けられた絶縁層を貫通するビア部を
介して、電気的に接続されているＣＳＰタイプの半導体
装置を作製する、半導体装置の作製方法であって、ウエ
ハプロセスを完了後、ウエハレベルで、（ａ）ベース基
板の一面に、剥離性の給電層を形成し、該給電層上に、
配線部を電解めっき形成し、更に、ビア部形成領域を開
口する開口部を設けて、給電層、配線部を覆う絶縁層を
形成し、さらに絶縁層と同一のパターンで絶縁性接着剤
層を配設し、前記絶縁層の開口部に、ビア部となるバン
プを電解めっき形成した、転写版を作製する、転写版作
製工程と、順に、（ｂ）半導体チップの端子面上に、ビ
ア部となるバンプを形成する、半導体チップへのバンプ
形成工程と、（ｃ）転写版と、半導体チップとを、対応
するバンプ同志を接合し、且つ、他の領域を絶縁性接着
剤層により接着し、同時に、転写版のバンプと半導体チ
ップのバンプとでビア部を形成する、接合、接着工程
と、（ｄ）配線部、絶縁層、バンプ部を半導体チップ側
に残し、転写版のベース基板を剥離除去した後、露出し
た転写版の給電層に相当する部分を、配線部を損なわな
いようにエッチングするソフトエッチング工程と、
（ｅ）絶縁層上に形成された配線部およびビア部を覆う
ように、ソルダーレジスト層を設けた後、外部端子形成
領域を開口する、ソルダーレジスト層形成工程と、
（ｆ）ソルダーレジスト層の開口した外部端子形成領域
に、バンプを形成するバンプ形成工程とを行うことを特
徴とする半導体装置の作製方法。 - 【請求項２】 請求項１において、バンプ形成工程後、
個別の半導体装置に切り出す切断工程を行うことを特徴
とする半導体装置の作製方法。 - 【請求項３】 請求項１ないし２において、転写版作製
工程は、順に、（Ａ）めっきないしスパッタにより給電
層を形成する、給電層形成工程と、（Ｂ）給電層上に、
フォトリソ法により、形成する配線形状にあわせた開口
を有する耐めっき性のレジスト層を設けるレジスト層形
成工程と、（Ｃ）レジスト層の開口から露出した給電層
上に、電解めっきを施し、配線部を形成する電解めっき
工程と、（Ｄ）レジスト層を除去後、ビア部形成領域を
開口する開口部を設けて、給電層、配線部を覆う絶縁層
を形成する、絶縁層形成工程と、（Ｅ）絶縁層を同一パ
ターンで絶縁性接着剤層をウェットエッチング法により
形成する工程と、（Ｆ）絶縁層の開口部に、ビア部とな
るバンプを電解めっき形成するバンプ形成工程とを行な
うことを特徴とする半導体装置の作製方法。 - 【請求項４】 請求項１ないし３において、絶縁層の形
成は、給電層、配線部を覆うように全面に感光性ポリイ
ミドを形成した後、フォトリソ法により、ビア部形成領
域を開口する開口部を設けて、これを、給電層、配線部
を覆う絶縁層とするものであることを特徴とする半導体
装置の作製方法。 - 【請求項５】 請求項１ないし４において、半導体チッ
プの端子面上へのビア部となるバンプの形成は、端子上
に、無電解めっきを施し、バンプ部を形成するものであ
ることを特徴とする半導体装置の作製方法。 - 【請求項６】 請求項１ないし５において、転写版のビ
ア部となるバンプの形成は、少なくともその表面に電解
Ａｕめっきあるいは電解Ａｕ−Ｓｎめっきを行なうもの
で、且つ、半導体チップの端子面上へのビア部となるバ
ンプの形成は、少なくともその表面に、無電解Ａｕある
いは無電解Ｓｎめっきを行なうものであることを特徴と
する半導体装置の作製方法。 - 【請求項７】 半導体チップの端子（電極端子とも言
う）形成側の面上に設けられた絶縁性接着剤層に積層し
て、配設された絶縁層上に配線を形成した半導体装置で
あって、絶縁層上に形成された配線と半導体チップの端
子とは、半導体チップの端子上に設けられた前記絶縁性
接着剤層および絶縁層を貫通するビア部を介して電気的
に接続されており、配線の外部端子形成領域を開口し
て、配線、ビア部はソルダーレジストで覆われ、配線の
外部端子形成領域には、バンプが外部端子として形成さ
れており、且つ、ビア部は、ほぼ前記配線に沿う一面に
て、接合され１つのビア部となっていることを特徴とす
るＣＳＰタイプの半導体装置。 - 【請求項８】 請求項７において、絶縁層がポリイミド
からなることを特徴とするＣＳＰタイプの半導体装置。 - 【請求項９】 請求項７ないし８において、請求項１な
いし６記載の方法により作製されたことを特徴とするＣ
ＳＰタイプの半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001027709A JP4638614B2 (ja) | 2001-02-05 | 2001-02-05 | 半導体装置の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001027709A JP4638614B2 (ja) | 2001-02-05 | 2001-02-05 | 半導体装置の作製方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002231855A true JP2002231855A (ja) | 2002-08-16 |
| JP2002231855A5 JP2002231855A5 (ja) | 2007-11-29 |
| JP4638614B2 JP4638614B2 (ja) | 2011-02-23 |
Family
ID=18892317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001027709A Expired - Fee Related JP4638614B2 (ja) | 2001-02-05 | 2001-02-05 | 半導体装置の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4638614B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005117096A1 (ja) * | 2004-05-31 | 2005-12-08 | Sharp Takaya Electronics Industry Co., Ltd. | 回路モジュールの製造方法、及びその方法により製造された回路モジュール |
| JP2008016817A (ja) * | 2006-07-06 | 2008-01-24 | Samsung Electro-Mechanics Co Ltd | 埋立パターン基板及びその製造方法 |
| JP2008060100A (ja) * | 2006-08-29 | 2008-03-13 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
| JP2010177296A (ja) * | 2009-01-27 | 2010-08-12 | Panasonic Electric Works Co Ltd | 半導体装置及び半導体装置実装基板 |
| US7871917B2 (en) | 2006-02-17 | 2011-01-18 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method for the same |
| JP2014143448A (ja) * | 2014-05-12 | 2014-08-07 | Invensys Corp | 配線用電子部品及びその製造方法 |
| US9543261B2 (en) | 2003-09-22 | 2017-01-10 | Intel Corporation | Designs and methods for conductive bumps |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11176870A (ja) * | 1997-12-16 | 1999-07-02 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2000077565A (ja) * | 1998-09-02 | 2000-03-14 | Dainippon Printing Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2000133683A (ja) * | 1998-10-28 | 2000-05-12 | Hitachi Ltd | 半導体装置、半導体ウエハ、半導体モジュールおよび半導体装置の製造方法 |
| JP2000183223A (ja) * | 1998-12-16 | 2000-06-30 | Dainippon Printing Co Ltd | 配線部材の製造方法と配線部材 |
| JP2000252384A (ja) * | 1999-02-26 | 2000-09-14 | Sumitomo Metal Mining Co Ltd | 突起電極付き配線基板への熱可塑性接着剤層形成方法 |
-
2001
- 2001-02-05 JP JP2001027709A patent/JP4638614B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11176870A (ja) * | 1997-12-16 | 1999-07-02 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2000077565A (ja) * | 1998-09-02 | 2000-03-14 | Dainippon Printing Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2000133683A (ja) * | 1998-10-28 | 2000-05-12 | Hitachi Ltd | 半導体装置、半導体ウエハ、半導体モジュールおよび半導体装置の製造方法 |
| JP2000183223A (ja) * | 1998-12-16 | 2000-06-30 | Dainippon Printing Co Ltd | 配線部材の製造方法と配線部材 |
| JP2000252384A (ja) * | 1999-02-26 | 2000-09-14 | Sumitomo Metal Mining Co Ltd | 突起電極付き配線基板への熱可塑性接着剤層形成方法 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9543261B2 (en) | 2003-09-22 | 2017-01-10 | Intel Corporation | Designs and methods for conductive bumps |
| US10249588B2 (en) | 2003-09-22 | 2019-04-02 | Intel Corporation | Designs and methods for conductive bumps |
| US11201129B2 (en) | 2003-09-22 | 2021-12-14 | Intel Corporation | Designs and methods for conductive bumps |
| WO2005117096A1 (ja) * | 2004-05-31 | 2005-12-08 | Sharp Takaya Electronics Industry Co., Ltd. | 回路モジュールの製造方法、及びその方法により製造された回路モジュール |
| US7871917B2 (en) | 2006-02-17 | 2011-01-18 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method for the same |
| JP2008016817A (ja) * | 2006-07-06 | 2008-01-24 | Samsung Electro-Mechanics Co Ltd | 埋立パターン基板及びその製造方法 |
| JP2008060100A (ja) * | 2006-08-29 | 2008-03-13 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
| JP2010177296A (ja) * | 2009-01-27 | 2010-08-12 | Panasonic Electric Works Co Ltd | 半導体装置及び半導体装置実装基板 |
| JP2014143448A (ja) * | 2014-05-12 | 2014-08-07 | Invensys Corp | 配線用電子部品及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4638614B2 (ja) | 2011-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6808962B2 (en) | Semiconductor device and method for fabricating the semiconductor device | |
| JP4522574B2 (ja) | 半導体装置の作製方法 | |
| KR100621438B1 (ko) | 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법 | |
| KR100671921B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP3859403B2 (ja) | 半導体装置及びその製造方法 | |
| US7838332B2 (en) | Method of manufacturing a semiconductor package with a bump using a carrier | |
| KR100552356B1 (ko) | 반도체 장치의 제조 방법 | |
| JP4413452B2 (ja) | 半導体装置およびその製造方法 | |
| JP3548082B2 (ja) | 半導体装置及びその製造方法 | |
| JP2004055628A (ja) | ウエハレベルの半導体装置及びその作製方法 | |
| US6717252B2 (en) | Semiconductor device | |
| JP2000228420A (ja) | 半導体装置及びその製造方法 | |
| KR100622514B1 (ko) | 회로 장치의 제조 방법 | |
| JP2009033153A (ja) | 半導体素子パッケージ用の相互接続構造およびその方法 | |
| US6664138B2 (en) | Method for fabricating a circuit device | |
| JP2001127095A (ja) | 半導体装置及びその製造方法 | |
| US20020190377A1 (en) | Circuit device and method for fabricating the same | |
| JP4480108B2 (ja) | 半導体装置の作製方法 | |
| US6883231B2 (en) | Method for fabricating a circuit device | |
| US20040198050A1 (en) | Method for fabricating a circuit device | |
| JP4638614B2 (ja) | 半導体装置の作製方法 | |
| JP4215571B2 (ja) | 半導体装置の製造方法 | |
| JP4393343B2 (ja) | 半導体装置の製造方法 | |
| JP3297177B2 (ja) | 半導体装置の製造方法 | |
| JP3457926B2 (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071015 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071024 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080331 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100715 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100827 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100901 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101116 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101126 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131203 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |