JP3610887B2 - ウエハレベル半導体装置の製造方法及び半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 229920005989 resin Polymers 0.000 claims description 53
- 239000011347 resin Substances 0.000 claims description 53
- 238000012360 testing method Methods 0.000 claims description 28
- 238000007789 sealing Methods 0.000 claims description 21
- 235000012431 wafers Nutrition 0.000 description 72
- 238000000034 method Methods 0.000 description 24
- 230000002950 deficient Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 8
- 239000010949 copper Substances 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 238000002507 cathodic stripping potentiometry Methods 0.000 description 4
- 239000000523 sample Substances 0.000 description 4
- 238000000748 compression moulding Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
- H01L2223/5448—Located on chip prior to dicing and remaining on chip after dicing
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
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- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数のチップやチップサイズパッケージ（以下ＣＳＰ）をウエハや基板上に形成したウエハレベル半導体装置の製造方法及び半導体装置に関するものである。
【０００２】
樹脂等で封止された半導体パッケージの形状を半導体素子（以下チップ）に極力近づけるために、チップ上に突起電極により形成された外部出力端子を設け、ウエハ状態で少なくとも突起電極の側面を樹脂封止し、その後各チップに切断した構造の半導体パッケージが提案されている。（特開平１０−７９３６２参照 ； 米国出願番号：０９／０２９，６０８）
本発明は、このウエハレベル半導体装置の不良調査を行うのに用いる製造履歴を設ける方法及びその方法を用いて製造された半導体装置に関する。
【０００３】
【従来の技術】
ウエハレベル半導体装置ではないタイプの半導体装置、つまりダイシングされ樹脂封止された後の半導体パッケージには、製造会社名・品種・製造ロット等の情報が半導体装置表面の樹脂に捺印されていた。不良品が発生した際は、この捺印情報からその製造ロットの履歴を追える様になっており、不良原因の特定に役立っている。
【０００４】
【発明が解決しようとする課題】
従来のウエハレベル半導体装置においても、上記と同様な情報が捺印されていた。
【０００５】
しかし、ウエハレベル半導体装置を含め、ウエハを用いた半導体装置の製造では、その製造工程をすべてウエハの状態で行なうが、不良品がウエハ上のある特定の位置から発生する事がある。このような場合、ウエハのどの位置で障害が発生したかを突き止めたいが、従来の製法ではチップ上に捺印されるわけではないので、ウエハのどこで不良が発生したかを特定することはできない。
【０００６】
たとえチップ上に捺印したとしても、樹脂で封止された後でその捺印を確認しようとすると、樹脂を溶かす作業が必要となり煩雑である。
【０００７】
従って本発明は、ウエハレベル半導体装置の製造方法において、ウエハ上に封止樹脂を形成しても、捺印情報から不良調査のできる半導体装置の製造方法及びその手法を用いて製造された半導体装置を提供することを目的とする。
【０００８】
【課題を解決するために手段】
上記の課題は、以下の各独立項に対応した手段を講じることにより解決することができる。
【０００９】
請求項１記載の発明は、表面と裏面とを有し表面に複数の半導体チップの形成されたウエハの該表面を樹脂で封止する工程と、各チップに対応した位置情報を該ウエハの裏面の各チップの領域に捺印する第１の捺印工程と、各チップに電気的試験を行う工程と、各チップに対応した該電気的試験の結果を該ウエハの裏面の各チップの領域に捺印する第２の捺印工程と、各チップに切りわけるダイシング工程とを有することを特徴とするウエハレベル半導体装置の製造方法である。
【００１６】
上述の各手段は次のような作用を有する。
【００１７】
請求項１記載の製造方法により、ウエハから個々のチップを切り出すことなく、ウエハの状態で樹脂封止及び電気的試験を行うので、ウエハの製造履歴とチップの製造履歴とを対応させやすい。また、個々のチップにダイシングしてバラバラになる前にウエハの状態で捺印を行なう事ができる。そのため、捺印時に製造情報を記載すればダイシング後の個々のチップにそのチップのウエハ上の位置情報とともにチップの製造履歴も残る事になり、不良品発生時にその原因究明が容易となり、トレーサビリティが向上する。
【００２４】
【発明の実施の形態】
次に、本発明のウエハレベル半導体装置の製造方法の実施形態について図１〜図５を用いて説明する。
【００２５】
本発明に用いられるウエハレベル半導体装置は、ウエハ上の各チップ上の電極に、Ｃｕ等で形成された突起電極より形成された外部出力端子を設け、ウエハ状態で少なくも突起電極の側面が樹脂封止されている。また、本発明に関するウエハレベル半導体装置は、その表面に複数のチップが周知のウエハプロセスにより形成されているが、複数のＣＳＰを基板上に形成して一括樹脂封止したものもウエハレベル半導体装置に含めている。
（第１実施形態）
図１は、本発明の第１実施形態を説明する図であり、（ａ），（ｂ）は、第１の実施形態のウエハレベル半導体装置の樹脂封止工程を示す図である。
【００２６】
図中、１は、複数のＣＳＰもしくは通常のチップが形成された半導体ウエハを示している。詳しくは、上記特開平１０−７９３６２に開示されている。
【００２７】
このウエハ１上に形成されたチップもしくはＣＳＰ上にはパッド電極が形成されており、この上に銅等で形成された外部出力端子としての突起電極（以下ポストと呼ぶ。）が形成される。ウエハ１の回路面上には封止樹脂が形成され、ウエハ表面に形成されたチップを保護する。
【００２８】
封止樹脂は、以下の工程により形成される。
【００２９】
図１（ａ）に示されるように、上型金型５と下型金型６とにより構成される空間（キャビティー）にウエハ１を置く。このキャビティーは、ウエハより少し大きいサイズになっている。上型金型５と下型金型６との間に樹脂を圧縮成形することにより、封止樹脂をウエハ上に形成するが、金型からこれを取り出す時に離型が容易に行えるようにするために、テンポラリーフィルム４を上金型に設けておく。
【００３０】
図１（ｂ）は、（ａ）の金型にセットされたウエハに樹脂を圧縮成形して封止樹脂３を形成する工程を示す図である。
【００３１】
封止樹脂３を形成するには、まず樹脂タブレット（不図示）をウエハ中央に置き、上型・下型金型に圧力を加えるとともに加熱し、樹脂タブレットをウエハ１上に押し広げて圧縮成形を行う。これにより、ウエハ１の回路面側及び側面側を覆う封止樹脂３が形成される。なお、上述した圧縮成形によらなくても、通常のトランスファーモールドを用いて樹脂封止を行ってもよい。
【００３２】
次に、樹脂封止を終えた後のウエハに対し、捺印、試験、ダイシングを行う工程を図２（ａ）〜（ｄ）及び図３（ａ）を用いて説明する。
【００３３】
図２（ａ）は，前述した樹脂封止の終わった状態のウエハを示している。このウエハの回路面と反対側のウエハ裏面３に対し、（ｂ）の工程で位置情報の捺印をウエハ裏面の各チップの領域に行い、捺印２ａを形成する。これらの工程は、図３（ａ）に示されるステップ４１，４２に相当する。
【００３４】
位置情報とは、捺印するチップがウエハのどの位置にあるかを示すものである。例えば、ウエハに仮想のＸ−Ｙ軸を設け、その座標に対応する数字等の記号を捺印すれば、各チップにウエハ上での位置情報を示せる。
【００３５】
上記の位置情報の捺印以外に、もちろん品種、ロットナンバー、製造週といった基本情報もここで捺印してもよい。
【００３６】
また、樹脂封止時に発生した不良に関する組立情報記憶装置４８（図３（ａ））に記憶されている組立情報基づいて、この情報を捺印してもよい。組立情報には、圧縮成形時に生じた封止樹脂の部分的な不良が、ウエハのどこで発生したかの位置情報等が含まれる。
【００３７】
捺印２は、レーザを用いて印字すればよい。ＹＡＧレーザ又はグリーンレーザを用い、その出力はどちらも３００〜５００ｍＷである。
【００３８】
次に、（ｃ）に示されるように、各チップに対し電気的な試験をウエハレベルで行う。各チップに形成された外部電極としてのＣｕポスト１０に、プローブピン１２を接触させてチップの試験を行う。プローブピン１２は数ピン単位で接触させても、チップの全ピン同時に接触させてもよい。また、複数のチップ毎に接触させてもよく、ウエハ全てを一括して接触させることのできるウエハコンタクタを用いてもよい。これらの工程は、図３（ａ）に示されるステップ４３に相当する。
【００３９】
電気的試験とは、各チップに対し内部の回路が正しく機能しているか否かを確かめる試験であり、必要に応じて所定の温度環境下で行うバーンイン試験も行ってもよい。
【００４０】
この電気的試験の結果は、試験情報記憶装置４９に記憶される。この時、良品のデータは、前記位置情報とともに記憶され良品マップデータを構成して記憶される。
【００４１】
この後、（ｄ）に示されるように、前記電気的試験の結果をウエハ裏面の各チップの領域に捺印し、捺印２ｂを形成する。この工程は、図３（ａ）に示されるステップ４４に相当する。
【００４２】
この試験の結果は、良品か不良品かを印字してもよく、また不良品は印字しなくてもよい。また、良品の中でも所定のランクに分けて印字してもよい。
【００４３】
最後に、（ｄ）に示されるように、各チップ毎にダイシングソーにより切りわけられ、（ｅ）に示されるように、個々の半導体パッケージとなる。そして、前述の捺印された情報に基づいて、半導体パッケージの良品のみを選別して出荷する。これらの工程は、図３（ａ）に示されるステップ４５，４６，４７に相当する。
【００４４】
この選別は、前記良品マップデータを使用するが、その良品のみが選別されていることの確認は、ウエハ内の位置情報に基づき、マップデータを参照することでトレースすることが可能である。また不良品が良品と視覚的に区別できる捺印を行うことにより、容易に判別することも可能である。
【００４５】
以上説明したように、ウエハから個々のチップを切り出すことなく、ウエハの状態で樹脂封止及び電気的試験を行うので、ウエハの製造履歴とチップの製造履歴とを対応させやすい。また本実施形態によれば、個々のチップにダイシングしてバラバラになる前にウエハの状態で捺印を行なう事ができる。そのため、捺印時に製造情報を記載すればダイシング後の個々のチップにそのチップのウエハ上の位置情報とともにチップの製造履歴も残る事になり、不良品発生時にその原因究明が容易となり、不良調査のトレーサビリティが向上する。
（第２実施形態）
図３（ｂ）は、本発明の第２実施形態を説明する図である。
【００４６】
図３（ａ）との違いは、位置情報の捺印をウエハレベル状態での電気的試験５２を行う前に行うのではなく、その後に行う点である。
【００４７】
このように本実施形態では、位置情報の捺印と電気的試験の結果の捺印とを同じ工程で行うことにより、捺印工程を図３（ａ）のように２回行うより効率的に捺印できる。
（第３実施形態）
図４は本発明の第３実施形態を説明する図である。
【００４８】
この実施形態は、図２で説明したウエハの両面を樹脂３ａ，３ｂで封止したものである。
【００４９】
はじめに（ａ）に示されるように、回路面側を樹脂３ａで封止し、反対側の面を樹脂３ｂで封止する。これは図１で示した封止方法をウエハをひっくり返して２度行えばよい。
【００５０】
次に、（ｂ）に示されるように、第１実施形態と同様に位置情報の捺印を回路面の反対側の樹脂３ｂに対して行い、捺印２を形成する。
【００５１】
次に、（ｃ）に示されるように、第１実施形態と同様の電気的試験を回路面の樹脂３ａから露出したＣｕポスト１０にプローブ１２を接触させて行う。
【００５２】
最後に、（ｄ）に示されるように、第１実施形態と同様に電気的試験の結果を樹脂３ｂに対して捺印する。残りの工程は第１実施形態と同様に行えばよい。
【００５３】
捺印工程は、第２実施例のように、位置情報と電気的試験の結果とを両方同時に捺印してもよい。
【００５４】
以上のようにウエハの両面を樹脂で封止し、樹脂面に捺印することにより、樹脂面に捺印を印字する既存の設備により樹脂面に捺印することができる。
（第４実施形態）
図５は、本発明の第４実施形態を説明する図である。
【００５５】
この実施形態は、図４で説明したウエハの回路面と反対側の面を耐熱性有機材の樹脂シート７、例えばポリイミドで形成したものである。
【００５６】
はじめに、回路面側を樹脂３ａで封止する。
【００５７】
次に、第１実施形態と同様に位置情報の捺印を樹脂シート７に対して行う。
【００５８】
次に、第１実施形態と同様の電気的試験を回路面の樹脂３ａから露出したＣｕポストにプローブを接触させて行い、その結果を樹脂シート７に対して捺印を行う。その後この樹脂シートをウエハの回路面と反対側の面に貼り付ける。残りの工程は第１実施形態と同様に行い、各チップにダイシングする。
【００５９】
このような樹脂シートを用いることにより、樹脂シートを貼るだけで捺印された半導体パッケージを構成することができ、短時間で捺印を行うことができる。
【００６０】
捺印工程は、第２実施形態のように、位置情報と電気的試験の結果とを両方同時に樹脂シート７に捺印し、その後捺印された樹脂シートをウエハの裏面に貼り付けてもよい。
【００６１】
こうすれば、位置情報と電気的試験の結果に関する捺印情報は、第１実施形態のように一時的に記憶する必要がなく、電気的試験と同時にその結果を樹脂シートに捺印することもできる。
【００６２】
また、樹脂シートに予めチップの位置情報を示す数字や記号を印字しておき、それを図２（ａ）の状態のウエハ裏面に貼り付けてもよい。この場合、電気的試験の結果は捺印しないこととなる。電気的試験の結果は、チップの位置情報とともにそれを記憶装置に記憶しておけば、樹脂シートに試験の結果を捺印する必要はない。こうすれば、試験結果の捺印工程を省略することができ、工程の短縮を図ることができる。
【００６３】
【発明の効果】
以上説明したように、本発明のウエーハレベル半導体装置の製造方法を用いれば、ダイシングされた半導体パッケージに内部のチップがウエハのどこに位置していたかの情報が捺印されるので、不良調査のトレーサビィリティを向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の製造工程を説明する図である。
【図２】本発明の第１実施形態の製造工程を説明する図である。
【図３】本発明の第１及び２実施形態の製造工程を説明する図である。
【図４】本発明の第３実施形態の製造工程を説明する図である。
【図５】本発明の第４実施形態の製造工程を説明する図である。
【符号の説明】
１…………ウエーハ ２…………捺印
３…………封止樹脂 ４…………テンポラリーフィルム
５…………上型金型 ６…………下型金型
７…………樹脂シート １０………Ｃｕポスト
【発明の属する技術分野】
本発明は、複数のチップやチップサイズパッケージ（以下ＣＳＰ）をウエハや基板上に形成したウエハレベル半導体装置の製造方法及び半導体装置に関するものである。
【０００２】
樹脂等で封止された半導体パッケージの形状を半導体素子（以下チップ）に極力近づけるために、チップ上に突起電極により形成された外部出力端子を設け、ウエハ状態で少なくとも突起電極の側面を樹脂封止し、その後各チップに切断した構造の半導体パッケージが提案されている。（特開平１０−７９３６２参照 ； 米国出願番号：０９／０２９，６０８）
本発明は、このウエハレベル半導体装置の不良調査を行うのに用いる製造履歴を設ける方法及びその方法を用いて製造された半導体装置に関する。
【０００３】
【従来の技術】
ウエハレベル半導体装置ではないタイプの半導体装置、つまりダイシングされ樹脂封止された後の半導体パッケージには、製造会社名・品種・製造ロット等の情報が半導体装置表面の樹脂に捺印されていた。不良品が発生した際は、この捺印情報からその製造ロットの履歴を追える様になっており、不良原因の特定に役立っている。
【０００４】
【発明が解決しようとする課題】
従来のウエハレベル半導体装置においても、上記と同様な情報が捺印されていた。
【０００５】
しかし、ウエハレベル半導体装置を含め、ウエハを用いた半導体装置の製造では、その製造工程をすべてウエハの状態で行なうが、不良品がウエハ上のある特定の位置から発生する事がある。このような場合、ウエハのどの位置で障害が発生したかを突き止めたいが、従来の製法ではチップ上に捺印されるわけではないので、ウエハのどこで不良が発生したかを特定することはできない。
【０００６】
たとえチップ上に捺印したとしても、樹脂で封止された後でその捺印を確認しようとすると、樹脂を溶かす作業が必要となり煩雑である。
【０００７】
従って本発明は、ウエハレベル半導体装置の製造方法において、ウエハ上に封止樹脂を形成しても、捺印情報から不良調査のできる半導体装置の製造方法及びその手法を用いて製造された半導体装置を提供することを目的とする。
【０００８】
【課題を解決するために手段】
上記の課題は、以下の各独立項に対応した手段を講じることにより解決することができる。
【０００９】
請求項１記載の発明は、表面と裏面とを有し表面に複数の半導体チップの形成されたウエハの該表面を樹脂で封止する工程と、各チップに対応した位置情報を該ウエハの裏面の各チップの領域に捺印する第１の捺印工程と、各チップに電気的試験を行う工程と、各チップに対応した該電気的試験の結果を該ウエハの裏面の各チップの領域に捺印する第２の捺印工程と、各チップに切りわけるダイシング工程とを有することを特徴とするウエハレベル半導体装置の製造方法である。
【００１６】
上述の各手段は次のような作用を有する。
【００１７】
請求項１記載の製造方法により、ウエハから個々のチップを切り出すことなく、ウエハの状態で樹脂封止及び電気的試験を行うので、ウエハの製造履歴とチップの製造履歴とを対応させやすい。また、個々のチップにダイシングしてバラバラになる前にウエハの状態で捺印を行なう事ができる。そのため、捺印時に製造情報を記載すればダイシング後の個々のチップにそのチップのウエハ上の位置情報とともにチップの製造履歴も残る事になり、不良品発生時にその原因究明が容易となり、トレーサビリティが向上する。
【００２４】
【発明の実施の形態】
次に、本発明のウエハレベル半導体装置の製造方法の実施形態について図１〜図５を用いて説明する。
【００２５】
本発明に用いられるウエハレベル半導体装置は、ウエハ上の各チップ上の電極に、Ｃｕ等で形成された突起電極より形成された外部出力端子を設け、ウエハ状態で少なくも突起電極の側面が樹脂封止されている。また、本発明に関するウエハレベル半導体装置は、その表面に複数のチップが周知のウエハプロセスにより形成されているが、複数のＣＳＰを基板上に形成して一括樹脂封止したものもウエハレベル半導体装置に含めている。
（第１実施形態）
図１は、本発明の第１実施形態を説明する図であり、（ａ），（ｂ）は、第１の実施形態のウエハレベル半導体装置の樹脂封止工程を示す図である。
【００２６】
図中、１は、複数のＣＳＰもしくは通常のチップが形成された半導体ウエハを示している。詳しくは、上記特開平１０−７９３６２に開示されている。
【００２７】
このウエハ１上に形成されたチップもしくはＣＳＰ上にはパッド電極が形成されており、この上に銅等で形成された外部出力端子としての突起電極（以下ポストと呼ぶ。）が形成される。ウエハ１の回路面上には封止樹脂が形成され、ウエハ表面に形成されたチップを保護する。
【００２８】
封止樹脂は、以下の工程により形成される。
【００２９】
図１（ａ）に示されるように、上型金型５と下型金型６とにより構成される空間（キャビティー）にウエハ１を置く。このキャビティーは、ウエハより少し大きいサイズになっている。上型金型５と下型金型６との間に樹脂を圧縮成形することにより、封止樹脂をウエハ上に形成するが、金型からこれを取り出す時に離型が容易に行えるようにするために、テンポラリーフィルム４を上金型に設けておく。
【００３０】
図１（ｂ）は、（ａ）の金型にセットされたウエハに樹脂を圧縮成形して封止樹脂３を形成する工程を示す図である。
【００３１】
封止樹脂３を形成するには、まず樹脂タブレット（不図示）をウエハ中央に置き、上型・下型金型に圧力を加えるとともに加熱し、樹脂タブレットをウエハ１上に押し広げて圧縮成形を行う。これにより、ウエハ１の回路面側及び側面側を覆う封止樹脂３が形成される。なお、上述した圧縮成形によらなくても、通常のトランスファーモールドを用いて樹脂封止を行ってもよい。
【００３２】
次に、樹脂封止を終えた後のウエハに対し、捺印、試験、ダイシングを行う工程を図２（ａ）〜（ｄ）及び図３（ａ）を用いて説明する。
【００３３】
図２（ａ）は，前述した樹脂封止の終わった状態のウエハを示している。このウエハの回路面と反対側のウエハ裏面３に対し、（ｂ）の工程で位置情報の捺印をウエハ裏面の各チップの領域に行い、捺印２ａを形成する。これらの工程は、図３（ａ）に示されるステップ４１，４２に相当する。
【００３４】
位置情報とは、捺印するチップがウエハのどの位置にあるかを示すものである。例えば、ウエハに仮想のＸ−Ｙ軸を設け、その座標に対応する数字等の記号を捺印すれば、各チップにウエハ上での位置情報を示せる。
【００３５】
上記の位置情報の捺印以外に、もちろん品種、ロットナンバー、製造週といった基本情報もここで捺印してもよい。
【００３６】
また、樹脂封止時に発生した不良に関する組立情報記憶装置４８（図３（ａ））に記憶されている組立情報基づいて、この情報を捺印してもよい。組立情報には、圧縮成形時に生じた封止樹脂の部分的な不良が、ウエハのどこで発生したかの位置情報等が含まれる。
【００３７】
捺印２は、レーザを用いて印字すればよい。ＹＡＧレーザ又はグリーンレーザを用い、その出力はどちらも３００〜５００ｍＷである。
【００３８】
次に、（ｃ）に示されるように、各チップに対し電気的な試験をウエハレベルで行う。各チップに形成された外部電極としてのＣｕポスト１０に、プローブピン１２を接触させてチップの試験を行う。プローブピン１２は数ピン単位で接触させても、チップの全ピン同時に接触させてもよい。また、複数のチップ毎に接触させてもよく、ウエハ全てを一括して接触させることのできるウエハコンタクタを用いてもよい。これらの工程は、図３（ａ）に示されるステップ４３に相当する。
【００３９】
電気的試験とは、各チップに対し内部の回路が正しく機能しているか否かを確かめる試験であり、必要に応じて所定の温度環境下で行うバーンイン試験も行ってもよい。
【００４０】
この電気的試験の結果は、試験情報記憶装置４９に記憶される。この時、良品のデータは、前記位置情報とともに記憶され良品マップデータを構成して記憶される。
【００４１】
この後、（ｄ）に示されるように、前記電気的試験の結果をウエハ裏面の各チップの領域に捺印し、捺印２ｂを形成する。この工程は、図３（ａ）に示されるステップ４４に相当する。
【００４２】
この試験の結果は、良品か不良品かを印字してもよく、また不良品は印字しなくてもよい。また、良品の中でも所定のランクに分けて印字してもよい。
【００４３】
最後に、（ｄ）に示されるように、各チップ毎にダイシングソーにより切りわけられ、（ｅ）に示されるように、個々の半導体パッケージとなる。そして、前述の捺印された情報に基づいて、半導体パッケージの良品のみを選別して出荷する。これらの工程は、図３（ａ）に示されるステップ４５，４６，４７に相当する。
【００４４】
この選別は、前記良品マップデータを使用するが、その良品のみが選別されていることの確認は、ウエハ内の位置情報に基づき、マップデータを参照することでトレースすることが可能である。また不良品が良品と視覚的に区別できる捺印を行うことにより、容易に判別することも可能である。
【００４５】
以上説明したように、ウエハから個々のチップを切り出すことなく、ウエハの状態で樹脂封止及び電気的試験を行うので、ウエハの製造履歴とチップの製造履歴とを対応させやすい。また本実施形態によれば、個々のチップにダイシングしてバラバラになる前にウエハの状態で捺印を行なう事ができる。そのため、捺印時に製造情報を記載すればダイシング後の個々のチップにそのチップのウエハ上の位置情報とともにチップの製造履歴も残る事になり、不良品発生時にその原因究明が容易となり、不良調査のトレーサビリティが向上する。
（第２実施形態）
図３（ｂ）は、本発明の第２実施形態を説明する図である。
【００４６】
図３（ａ）との違いは、位置情報の捺印をウエハレベル状態での電気的試験５２を行う前に行うのではなく、その後に行う点である。
【００４７】
このように本実施形態では、位置情報の捺印と電気的試験の結果の捺印とを同じ工程で行うことにより、捺印工程を図３（ａ）のように２回行うより効率的に捺印できる。
（第３実施形態）
図４は本発明の第３実施形態を説明する図である。
【００４８】
この実施形態は、図２で説明したウエハの両面を樹脂３ａ，３ｂで封止したものである。
【００４９】
はじめに（ａ）に示されるように、回路面側を樹脂３ａで封止し、反対側の面を樹脂３ｂで封止する。これは図１で示した封止方法をウエハをひっくり返して２度行えばよい。
【００５０】
次に、（ｂ）に示されるように、第１実施形態と同様に位置情報の捺印を回路面の反対側の樹脂３ｂに対して行い、捺印２を形成する。
【００５１】
次に、（ｃ）に示されるように、第１実施形態と同様の電気的試験を回路面の樹脂３ａから露出したＣｕポスト１０にプローブ１２を接触させて行う。
【００５２】
最後に、（ｄ）に示されるように、第１実施形態と同様に電気的試験の結果を樹脂３ｂに対して捺印する。残りの工程は第１実施形態と同様に行えばよい。
【００５３】
捺印工程は、第２実施例のように、位置情報と電気的試験の結果とを両方同時に捺印してもよい。
【００５４】
以上のようにウエハの両面を樹脂で封止し、樹脂面に捺印することにより、樹脂面に捺印を印字する既存の設備により樹脂面に捺印することができる。
（第４実施形態）
図５は、本発明の第４実施形態を説明する図である。
【００５５】
この実施形態は、図４で説明したウエハの回路面と反対側の面を耐熱性有機材の樹脂シート７、例えばポリイミドで形成したものである。
【００５６】
はじめに、回路面側を樹脂３ａで封止する。
【００５７】
次に、第１実施形態と同様に位置情報の捺印を樹脂シート７に対して行う。
【００５８】
次に、第１実施形態と同様の電気的試験を回路面の樹脂３ａから露出したＣｕポストにプローブを接触させて行い、その結果を樹脂シート７に対して捺印を行う。その後この樹脂シートをウエハの回路面と反対側の面に貼り付ける。残りの工程は第１実施形態と同様に行い、各チップにダイシングする。
【００５９】
このような樹脂シートを用いることにより、樹脂シートを貼るだけで捺印された半導体パッケージを構成することができ、短時間で捺印を行うことができる。
【００６０】
捺印工程は、第２実施形態のように、位置情報と電気的試験の結果とを両方同時に樹脂シート７に捺印し、その後捺印された樹脂シートをウエハの裏面に貼り付けてもよい。
【００６１】
こうすれば、位置情報と電気的試験の結果に関する捺印情報は、第１実施形態のように一時的に記憶する必要がなく、電気的試験と同時にその結果を樹脂シートに捺印することもできる。
【００６２】
また、樹脂シートに予めチップの位置情報を示す数字や記号を印字しておき、それを図２（ａ）の状態のウエハ裏面に貼り付けてもよい。この場合、電気的試験の結果は捺印しないこととなる。電気的試験の結果は、チップの位置情報とともにそれを記憶装置に記憶しておけば、樹脂シートに試験の結果を捺印する必要はない。こうすれば、試験結果の捺印工程を省略することができ、工程の短縮を図ることができる。
【００６３】
【発明の効果】
以上説明したように、本発明のウエーハレベル半導体装置の製造方法を用いれば、ダイシングされた半導体パッケージに内部のチップがウエハのどこに位置していたかの情報が捺印されるので、不良調査のトレーサビィリティを向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の製造工程を説明する図である。
【図２】本発明の第１実施形態の製造工程を説明する図である。
【図３】本発明の第１及び２実施形態の製造工程を説明する図である。
【図４】本発明の第３実施形態の製造工程を説明する図である。
【図５】本発明の第４実施形態の製造工程を説明する図である。
【符号の説明】
１…………ウエーハ ２…………捺印
３…………封止樹脂 ４…………テンポラリーフィルム
５…………上型金型 ６…………下型金型
７…………樹脂シート １０………Ｃｕポスト
Claims (1)
- 表面と裏面とを有し表面に複数の半導体チップの形成されたウエハの該表面を樹脂で封止する工程と、
各チップに対応した位置情報を該ウエハの裏面の各チップの領域に捺印する第１の捺印工程と、
各チップに電気的試験を行う工程と、
各チップに対応した該電気的試験の結果を該ウエハの裏面の各チップの領域に捺印する第２の捺印工程と、
各チップに切りわけるダイシング工程とを有することを特徴とするウエハレベル半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000201416A JP3610887B2 (ja) | 2000-07-03 | 2000-07-03 | ウエハレベル半導体装置の製造方法及び半導体装置 |
| US09/686,958 US6777250B1 (en) | 2000-07-03 | 2000-10-12 | Manufacture of wafer level semiconductor device with quality markings on the sealing resin |
| TW089121711A TW471076B (en) | 2000-07-03 | 2000-10-17 | Manufacture of wafer level semiconductor device and semiconductor device |
| KR1020000069522A KR100691678B1 (ko) | 2000-07-03 | 2000-11-22 | 웨이퍼 레벨 반도체 장치의 제조 방법 및 반도체 장치 |
| US10/880,598 US20040235271A1 (en) | 2000-07-03 | 2004-07-01 | Manufacture of wafer level semiconductor device with quality markings on the sealing resin |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000201416A JP3610887B2 (ja) | 2000-07-03 | 2000-07-03 | ウエハレベル半導体装置の製造方法及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002026045A JP2002026045A (ja) | 2002-01-25 |
| JP3610887B2 true JP3610887B2 (ja) | 2005-01-19 |
Family
ID=18699114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000201416A Expired - Fee Related JP3610887B2 (ja) | 2000-07-03 | 2000-07-03 | ウエハレベル半導体装置の製造方法及び半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6777250B1 (ja) |
| JP (1) | JP3610887B2 (ja) |
| KR (1) | KR100691678B1 (ja) |
| TW (1) | TW471076B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3610887B2 (ja) * | 2000-07-03 | 2005-01-19 | 富士通株式会社 | ウエハレベル半導体装置の製造方法及び半導体装置 |
| JP2004017322A (ja) * | 2002-06-12 | 2004-01-22 | Apic Yamada Corp | 金型装置及び圧縮成形装置 |
| US7265032B2 (en) * | 2003-09-30 | 2007-09-04 | Intel Corporation | Protective layer during scribing |
| JP3757971B2 (ja) * | 2003-10-15 | 2006-03-22 | カシオ計算機株式会社 | 半導体装置の製造方法 |
| US6974726B2 (en) * | 2003-12-30 | 2005-12-13 | Intel Corporation | Silicon wafer with soluble protective coating |
| US7851266B2 (en) * | 2008-11-26 | 2010-12-14 | Micron Technologies, Inc. | Microelectronic device wafers including an in-situ molded adhesive, molds for in-situ molding adhesives on microelectronic device wafers, and methods of molding adhesives on microelectronic device wafers |
| JP2012038838A (ja) | 2010-08-05 | 2012-02-23 | Renesas Electronics Corp | 半導体パッケージ及びその製造方法 |
| US9565966B2 (en) * | 2010-10-28 | 2017-02-14 | Voice Systems Technology, Inc. | Coffee filter qualification apparatus and methodology |
| CN113492114B (zh) * | 2021-09-08 | 2021-11-16 | 苏州贝克微电子有限公司 | 一种用于集成电路的半导体芯片测试方法及其测试装置 |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5948933A (ja) * | 1982-09-13 | 1984-03-21 | Nec Corp | 半導体不揮発性記憶装置の検査方法 |
| US4967146A (en) * | 1989-05-15 | 1990-10-30 | Rockwell International Corporation | Semiconductor chip production and testing processes |
| JPH0837210A (ja) * | 1994-07-22 | 1996-02-06 | Nec Kyushu Ltd | 半導体ウエハのマッピングデータの保存方法 |
| JP2755195B2 (ja) * | 1994-12-08 | 1998-05-20 | 日本電気株式会社 | 半導体装置の製造方法及びその装置 |
| US5838361A (en) * | 1996-01-11 | 1998-11-17 | Micron Technology, Inc. | Laser marking techniques |
| CN1110846C (zh) * | 1996-07-12 | 2003-06-04 | 富士通株式会社 | 半导体装置的制造方法 |
| US5981314A (en) * | 1996-10-31 | 1999-11-09 | Amkor Technology, Inc. | Near chip size integrated circuit package |
| TW480636B (en) * | 1996-12-04 | 2002-03-21 | Seiko Epson Corp | Electronic component and semiconductor device, method for manufacturing and mounting thereof, and circuit board and electronic equipment |
| JP3406817B2 (ja) * | 1997-11-28 | 2003-05-19 | 株式会社東芝 | 金属層へのマーク付け方法および半導体装置 |
| US6956963B2 (en) * | 1998-07-08 | 2005-10-18 | Ismeca Europe Semiconductor Sa | Imaging for a machine-vision system |
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| JP3661444B2 (ja) * | 1998-10-28 | 2005-06-15 | 株式会社ルネサステクノロジ | 半導体装置、半導体ウエハ、半導体モジュールおよび半導体装置の製造方法 |
| JP4234244B2 (ja) * | 1998-12-28 | 2009-03-04 | 富士通マイクロエレクトロニクス株式会社 | ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法 |
| US6476499B1 (en) * | 1999-02-08 | 2002-11-05 | Rohm Co., | Semiconductor chip, chip-on-chip structure device and assembling method thereof |
| JP4077118B2 (ja) * | 1999-06-25 | 2008-04-16 | 富士通株式会社 | 半導体装置の製造方法および半導体装置製造用金型 |
| JP2001135658A (ja) * | 1999-11-08 | 2001-05-18 | Towa Corp | 電子部品の組立方法及び組立装置 |
| JP3644859B2 (ja) * | 1999-12-02 | 2005-05-11 | 沖電気工業株式会社 | 半導体装置 |
| JP3494100B2 (ja) * | 2000-01-11 | 2004-02-03 | 富士通株式会社 | 半導体装置及びその実装方法 |
| US6337122B1 (en) * | 2000-01-11 | 2002-01-08 | Micron Technology, Inc. | Stereolithographically marked semiconductors devices and methods |
| US6441504B1 (en) * | 2000-04-25 | 2002-08-27 | Amkor Technology, Inc. | Precision aligned and marked structure |
| US6309943B1 (en) * | 2000-04-25 | 2001-10-30 | Amkor Technology, Inc. | Precision marking and singulation method |
| US6432796B1 (en) * | 2000-06-28 | 2002-08-13 | Micron Technology, Inc. | Method and apparatus for marking microelectronic dies and microelectronic devices |
| JP3610887B2 (ja) * | 2000-07-03 | 2005-01-19 | 富士通株式会社 | ウエハレベル半導体装置の製造方法及び半導体装置 |
| JP3738176B2 (ja) * | 2000-08-03 | 2006-01-25 | 三洋電機株式会社 | 半導体装置の製造方法 |
| US6908784B1 (en) * | 2002-03-06 | 2005-06-21 | Micron Technology, Inc. | Method for fabricating encapsulated semiconductor components |
-
2000
- 2000-07-03 JP JP2000201416A patent/JP3610887B2/ja not_active Expired - Fee Related
- 2000-10-12 US US09/686,958 patent/US6777250B1/en not_active Expired - Lifetime
- 2000-10-17 TW TW089121711A patent/TW471076B/zh not_active IP Right Cessation
- 2000-11-22 KR KR1020000069522A patent/KR100691678B1/ko not_active IP Right Cessation
-
2004
- 2004-07-01 US US10/880,598 patent/US20040235271A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020003798A (ko) | 2002-01-15 |
| TW471076B (en) | 2002-01-01 |
| JP2002026045A (ja) | 2002-01-25 |
| US20040235271A1 (en) | 2004-11-25 |
| US6777250B1 (en) | 2004-08-17 |
| KR100691678B1 (ko) | 2007-03-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040622 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040706 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040831 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040928 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041011 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071029 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081029 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081029 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081029 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091029 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091029 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101029 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101029 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111029 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111029 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111029 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111029 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121029 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121029 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131029 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |