JPS5948933A - 半導体不揮発性記憶装置の検査方法 - Google Patents
半導体不揮発性記憶装置の検査方法Info
- Publication number
- JPS5948933A JPS5948933A JP57159232A JP15923282A JPS5948933A JP S5948933 A JPS5948933 A JP S5948933A JP 57159232 A JP57159232 A JP 57159232A JP 15923282 A JP15923282 A JP 15923282A JP S5948933 A JPS5948933 A JP S5948933A
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- JP
- Japan
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- transistors
- chip
- floating
- memory
- semiconductor
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
Landscapes
- Non-Volatile Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体不揮発性記憶装置の検査方法に係り、
特にＭＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ ５ｃｍ１ｃｏ
ｎ−ｄｕｃｔｏｒ ）記憶装置（メモリ）の記憶保持不
良の検査方法に関するものである。
特にＭＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ ５ｃｍ１ｃｏ
ｎ−ｄｕｃｔｏｒ ）記憶装置（メモリ）の記憶保持不
良の検査方法に関するものである。
まず半導体不揮発性ＭＯ８メモリの構成および動作につ
い“Ｃ説明する。第１図は、この半導体不揮発性ＭＯ８
メモリの一柚であるＦ Ａ Ｍ ＯＳ （Ｆｌｏ−ａｔ
ｉｎｇ−ｇａｔｅ Ａｖａｌｏｎｃｈｅ １ｎｊｅｃｔ
ｉｏｎ ＭｅｔａｌＯｘｉｄｅ ８ｅｍｉｃｏｎｄｖｃ
ｔｏｒ）トランジスタの構成を示す縦断面図である。第
１図においＣ１は半導体基板、２は半導体基板１に取９
伺けられた基板＆ｉＡｉ子、３，４は基＆１とは逆の伝
導形の不純物拡散領域でそれぞれソース領域およびドレ
イン領域を構成する。５，６はそれぞれソース領域３お
よびドレイン領域４にオーム接触とする金ｈＳ体、７゜
８はそれぞれ金属導体５．６に接続されたソース端子お
よびドレイン端子、９はグー）［化膜１３内に設けられ
、電気的に完全に浮遊し′Ｃいる）ｊｊ−ティング・ゲ
ート、１０はゲート酸化膜１３を介してフローティング
・ゲート９の上部に位置するコントロール・ゲート、１
１はコントロール争ゲート１０とオーム接触する金鵜尋
体、１２は金属導体１１に接続されたコントロール・ゲ
ート端子である。
い“Ｃ説明する。第１図は、この半導体不揮発性ＭＯ８
メモリの一柚であるＦ Ａ Ｍ ＯＳ （Ｆｌｏ−ａｔ
ｉｎｇ−ｇａｔｅ Ａｖａｌｏｎｃｈｅ １ｎｊｅｃｔ
ｉｏｎ ＭｅｔａｌＯｘｉｄｅ ８ｅｍｉｃｏｎｄｖｃ
ｔｏｒ）トランジスタの構成を示す縦断面図である。第
１図においＣ１は半導体基板、２は半導体基板１に取９
伺けられた基板＆ｉＡｉ子、３，４は基＆１とは逆の伝
導形の不純物拡散領域でそれぞれソース領域およびドレ
イン領域を構成する。５，６はそれぞれソース領域３お
よびドレイン領域４にオーム接触とする金ｈＳ体、７゜
８はそれぞれ金属導体５．６に接続されたソース端子お
よびドレイン端子、９はグー）［化膜１３内に設けられ
、電気的に完全に浮遊し′Ｃいる）ｊｊ−ティング・ゲ
ート、１０はゲート酸化膜１３を介してフローティング
・ゲート９の上部に位置するコントロール・ゲート、１
１はコントロール争ゲート１０とオーム接触する金鵜尋
体、１２は金属導体１１に接続されたコントロール・ゲ
ート端子である。
と（７）］”ＡＭＯＳトランジスタではソース領域３と
ドレイン領域４との間に流れる電流は、コントロール・
ゲート端子１２に印加される電圧とノロ−ティング・ゲ
ート９の電位によって制御される。
ドレイン領域４との間に流れる電流は、コントロール・
ゲート端子１２に印加される電圧とノロ−ティング・ゲ
ート９の電位によって制御される。
ここでフローティング・ゲート９の電位はフローティン
グ・ゲート９中に蓄積されている電荷によって決定され
る。このフローティング・ゲート９は絶縁物であるゲー
ト酸化物によっ°Ｃ完全に囲まれているので外部回路の
電源を切ってもこの電荷は残存しており、理想的には永
久に保存されているものである。従ってこの電荷の存否
を２進論理ゝ１／／、％Ｓ□“に対応させて不揮発性メ
モリとして利用し°Ｃいる。
グ・ゲート９中に蓄積されている電荷によって決定され
る。このフローティング・ゲート９は絶縁物であるゲー
ト酸化物によっ°Ｃ完全に囲まれているので外部回路の
電源を切ってもこの電荷は残存しており、理想的には永
久に保存されているものである。従ってこの電荷の存否
を２進論理ゝ１／／、％Ｓ□“に対応させて不揮発性メ
モリとして利用し°Ｃいる。
実際の半導体不揮発記憶装置では前述した様なメモリ・
トランジスタが数千〜数十万個の伺−ダーで作り込まれ
ており第１図で示した個々のメモリ・トランジスタにつ
いては、フローティング・ゲート９中に電荷が存在して
いるものと存在していないものが混在した状態となって
いる。この様な不揮発性半導体装置については前述した
様に理想的状態下ではフローティング・ゲート９の電位
は不変の筈であるが何等かの理由でフローティング・ゲ
ート９への電荷注入あるいはフローティング・ゲート９
からの電荷の放出が起りこのフローティング・ゲート９
の電位は変動する。この変動が少いほどメモリとしての
保持能力は大きい訳であるが、メモリの保持不良品を検
査するのに実際の使用条件下では極めて長時間を要する
。このため、保持不良品の検査のためには比較的長時間
に及ぶ特別な熱エージングが必要であり、生産上の大き
な支障となる。
トランジスタが数千〜数十万個の伺−ダーで作り込まれ
ており第１図で示した個々のメモリ・トランジスタにつ
いては、フローティング・ゲート９中に電荷が存在して
いるものと存在していないものが混在した状態となって
いる。この様な不揮発性半導体装置については前述した
様に理想的状態下ではフローティング・ゲート９の電位
は不変の筈であるが何等かの理由でフローティング・ゲ
ート９への電荷注入あるいはフローティング・ゲート９
からの電荷の放出が起りこのフローティング・ゲート９
の電位は変動する。この変動が少いほどメモリとしての
保持能力は大きい訳であるが、メモリの保持不良品を検
査するのに実際の使用条件下では極めて長時間を要する
。このため、保持不良品の検査のためには比較的長時間
に及ぶ特別な熱エージングが必要であり、生産上の大き
な支障となる。
本発明は、このよりな問題点を解決した検査方法を提供
することにある。
することにある。
本発明の特徴は、半導体不揮発記憶装置の電荷注入によ
る情報書込み後チップをケースに搭載する組立製造工程
中で加えられる熱ストレス金利用して保持不良品を排除
する半導体不ｔｓｉ元記憶蚊Ｖ１°。
る情報書込み後チップをケースに搭載する組立製造工程
中で加えられる熱ストレス金利用して保持不良品を排除
する半導体不ｔｓｉ元記憶蚊Ｖ１°。
の記ｔは保持不良の検１４Ｉ：方法にある。
すなわち、拡散製造工程中でウェーハ状態の半導体不揮
発記憶装置に所定の情報を切込み次工程の組立製造工程
におけるチップ・マウント、刺入。
発記憶装置に所定の情報を切込み次工程の組立製造工程
におけるチップ・マウント、刺入。
エージングの熱ストレスを用い°Ｃ熱エージング忙実施
し、次工程である検査工程にｈ・い°Ｃは、ウェーハ状
態で半導体不揮発装置に書込んでおいた状報を読出しウ
ェーノ・状態で半導体不揮発装置に書込んだ情報と一致
していない半導体不揮発装置は記憶保持不良と判定する
検査方法である。
し、次工程である検査工程にｈ・い°Ｃは、ウェーハ状
態で半導体不揮発装置に書込んでおいた状報を読出しウ
ェーノ・状態で半導体不揮発装置に書込んだ情報と一致
していない半導体不揮発装置は記憶保持不良と判定する
検査方法である。
本発明によれば、半導体不揮発記憶装置の保持能力不良
品を排除するための特別なスクリーニングを必要としな
い。
品を排除するための特別なスクリーニングを必要としな
い。
以下、本発明の実施例について説明する。第２図に本発
明による製造工程実施例を示す。第２図の製造工程中■
の矢印で示すウエーノ・状態における各チップの電気的
テストにおいて良品となったチップに対して所定のデニ
タを書込む。所定のデータを書込まれた良品チップは次
工程のダイシング工程におい”Ｃウエーノ・からチップ
状態に切断される。矢印■で示すマウント工程では切Ｗ
Ｊ＋されたチップをケースに搭載するための熱ストレス
をチップが受ける。同様にして矢印■の刺入工程および
矢印■の熱エージング工程においてもそれぞれ熱ストレ
スを受ける。矢印■、矢印■および矢印■の各製造工程
で熱ストレスを受けた半導体不揮発記憶装置を矢印■で
示す電気テストにおいて矢印■で示す電気テストで書込
んだデータを読み出す。矢印■で示す電気テストにおい
て読み出しだデータが矢印■で示すウェーハ状態におい
Ｃｌ）込んだデータと一致していない滅相は矢印■、矢
印■および矢印■で示す製造工程中で受けた熱ストレス
によりデータが変化したものであることが容易に検査で
きる。
明による製造工程実施例を示す。第２図の製造工程中■
の矢印で示すウエーノ・状態における各チップの電気的
テストにおいて良品となったチップに対して所定のデニ
タを書込む。所定のデータを書込まれた良品チップは次
工程のダイシング工程におい”Ｃウエーノ・からチップ
状態に切断される。矢印■で示すマウント工程では切Ｗ
Ｊ＋されたチップをケースに搭載するための熱ストレス
をチップが受ける。同様にして矢印■の刺入工程および
矢印■の熱エージング工程においてもそれぞれ熱ストレ
スを受ける。矢印■、矢印■および矢印■の各製造工程
で熱ストレスを受けた半導体不揮発記憶装置を矢印■で
示す電気テストにおいて矢印■で示す電気テストで書込
んだデータを読み出す。矢印■で示す電気テストにおい
て読み出しだデータが矢印■で示すウェーハ状態におい
Ｃｌ）込んだデータと一致していない滅相は矢印■、矢
印■および矢印■で示す製造工程中で受けた熱ストレス
によりデータが変化したものであることが容易に検査で
きる。
本発明による製造工程により製造された半導体不揮発記
憶装置を用いた信頼性試除結果を表１に示す。当該試験
の目的とするところは木兄すｊの効果を確認することに
あ６ｏ表１に示す試販結果においては不良は発生しＣお
らず、木兄り」が楼めＣ高い効果を有することが’１ｊ
ｆＡｋできた。
憶装置を用いた信頼性試除結果を表１に示す。当該試験
の目的とするところは木兄すｊの効果を確認することに
あ６ｏ表１に示す試販結果においては不良は発生しＣお
らず、木兄り」が楼めＣ高い効果を有することが’１ｊ
ｆＡｋできた。
表１．信頼性確誌試験に３朱
「
第１図はＦＡＭＯ８構造の縦断面図、第２図は半導体不
揮発記憶装置の製造工程を示す。 尚、図において、１・・・・・・半導体基板、２・・・
・・・半導体とオーミックな接触をする基板端子、３，
４・・・・・・基板とは逆の伝導形の不純物拡散領域、
５゜６・・・・・・不純物拡散領域とオーミックな接触
をする金属導体、７，８・・・・・・金属導体に接続さ
れた端子、９・・・・・・フローティング・ゲート、１
０・・・・・・コントロール・ゲート、１１°・°°°
°コントロールゆゲートとオーミックな接触をする金属
導体、１２・・・・・・金属導体に接続された端子、１
３・・・・・・ゲート酸化膜ヤ基板、フローティング・
ｌ−）、コントロール・ゲート等を絶縁した層、１４・
・・・・・フィールド酸化膜、隣接素子間の絶線分離領
域、である。 代理人 弁理士 内 原 晋 第１関
揮発記憶装置の製造工程を示す。 尚、図において、１・・・・・・半導体基板、２・・・
・・・半導体とオーミックな接触をする基板端子、３，
４・・・・・・基板とは逆の伝導形の不純物拡散領域、
５゜６・・・・・・不純物拡散領域とオーミックな接触
をする金属導体、７，８・・・・・・金属導体に接続さ
れた端子、９・・・・・・フローティング・ゲート、１
０・・・・・・コントロール・ゲート、１１°・°°°
°コントロールゆゲートとオーミックな接触をする金属
導体、１２・・・・・・金属導体に接続された端子、１
３・・・・・・ゲート酸化膜ヤ基板、フローティング・
ｌ−）、コントロール・ゲート等を絶縁した層、１４・
・・・・・フィールド酸化膜、隣接素子間の絶線分離領
域、である。 代理人 弁理士 内 原 晋 第１関
Claims (1)
- 半導体不揮発性記憶装置の検査方法において、ウェーハ
状態の半導体チップに所定の情報を書込み該半導体チッ
プをパッケージにマウントした後に前記所定の情報を読
出すことを特徴とする半導体不揮発性記憶装置の検査方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57159232A JPS5948933A (ja) | 1982-09-13 | 1982-09-13 | 半導体不揮発性記憶装置の検査方法 |
| US06/530,667 US4607219A (en) | 1982-09-13 | 1983-09-09 | Method of inspecting semiconductor non-volatile memory devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57159232A JPS5948933A (ja) | 1982-09-13 | 1982-09-13 | 半導体不揮発性記憶装置の検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5948933A true JPS5948933A (ja) | 1984-03-21 |
| JPS6229903B2 JPS6229903B2 (ja) | 1987-06-29 |
Family
ID=15689223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57159232A Granted JPS5948933A (ja) | 1982-09-13 | 1982-09-13 | 半導体不揮発性記憶装置の検査方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4607219A (ja) |
| JP (1) | JPS5948933A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5469394A (en) * | 1993-03-17 | 1995-11-21 | Fujitsu Limited | Nonvolatile semiconductor memory device having a status register and test method for the same |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4719411A (en) * | 1985-05-13 | 1988-01-12 | California Institute Of Technology | Addressable test matrix for measuring analog transfer characteristics of test elements used for integrated process control and device evaluation |
| DE3931495C2 (de) * | 1989-09-21 | 1997-06-26 | Itt Ind Gmbh Deutsche | Verfahren zur "fließenden" Feinklassifizierung von Kapazitätsdioden |
| JPH0480939A (ja) * | 1990-07-24 | 1992-03-13 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH0442402U (ja) * | 1990-08-10 | 1992-04-10 | ||
| US5219765A (en) * | 1990-09-12 | 1993-06-15 | Hitachi, Ltd. | Method for manufacturing a semiconductor device including wafer aging, probe inspection, and feeding back the results of the inspection to the device fabrication process |
| US5700698A (en) * | 1995-07-10 | 1997-12-23 | Advanced Micro Devices, Inc. | Method for screening non-volatile memory and programmable logic devices |
| JP3610887B2 (ja) * | 2000-07-03 | 2005-01-19 | 富士通株式会社 | ウエハレベル半導体装置の製造方法及び半導体装置 |
| EP1262756B1 (fr) * | 2001-05-29 | 2005-03-16 | EM Microelectronic-Marin SA | Dispositif électronique de suivi de la température d'un milieu à surveiller et procédé pour la mise en oeuvre d'un tel dispositif |
| JP2006210718A (ja) * | 2005-01-28 | 2006-08-10 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| JP7199817B2 (ja) | 2018-03-16 | 2023-01-06 | 矢崎総業株式会社 | 電池パック |
| KR102574922B1 (ko) * | 2021-04-30 | 2023-09-06 | 넥스콘테크놀러지 주식회사 | 배터리 팩 및 이의 제조방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4379259A (en) * | 1980-03-12 | 1983-04-05 | National Semiconductor Corporation | Process of performing burn-in and parallel functional testing of integrated circuit memories in an environmental chamber |
-
1982
- 1982-09-13 JP JP57159232A patent/JPS5948933A/ja active Granted
-
1983
- 1983-09-09 US US06/530,667 patent/US4607219A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5469394A (en) * | 1993-03-17 | 1995-11-21 | Fujitsu Limited | Nonvolatile semiconductor memory device having a status register and test method for the same |
| US5566386A (en) * | 1993-03-17 | 1996-10-15 | Fujitsu Limited | Nonvolatile semiconductor memory device having a status register and test method for the same |
| US5592427A (en) * | 1993-03-17 | 1997-01-07 | Fujitsu Limited | Semiconductor memory having a sense amplifier with load transistors having different load characteristics |
Also Published As
| Publication number | Publication date |
|---|---|
| US4607219A (en) | 1986-08-19 |
| JPS6229903B2 (ja) | 1987-06-29 |
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