JPH0548625B2 - - Google Patents
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- JPH0548625B2 JPH0548625B2 JP60196551A JP19655185A JPH0548625B2 JP H0548625 B2 JPH0548625 B2 JP H0548625B2 JP 60196551 A JP60196551 A JP 60196551A JP 19655185 A JP19655185 A JP 19655185A JP H0548625 B2 JPH0548625 B2 JP H0548625B2
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- JP
- Japan
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- wafer
- eprom
- test
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- Expired - Lifetime
Links
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Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はEPROM（Erasable and electrically
Programmable Read Only Memory）の製造方
法に関する。
Programmable Read Only Memory）の製造方
法に関する。
一般のEPROMは消去用の窓を有するセラミツ
クパツケージに封止されているが、将来は窓のな
いプランジヤパツケージに封止されたOTPROM
（One Time PROM：１回書込用EPROM）の需
要が増すと予測されている。このOTPROMの場
合はパツケージ封止後にメモリーとしてのスクリ
ーニング（記憶保持特性等の良否選別）は行えな
い（何故なら消去できない）為、ウエハー状態で
スクリーニングを行う必要がある。
クパツケージに封止されているが、将来は窓のな
いプランジヤパツケージに封止されたOTPROM
（One Time PROM：１回書込用EPROM）の需
要が増すと予測されている。このOTPROMの場
合はパツケージ封止後にメモリーとしてのスクリ
ーニング（記憶保持特性等の良否選別）は行えな
い（何故なら消去できない）為、ウエハー状態で
スクリーニングを行う必要がある。
さらに、近年、半導体チツプの耐湿性の向上を
目的とし、半導体チツプの表面保護膜としてプラ
ズマ窒化膜が用いられる傾向にある。
目的とし、半導体チツプの表面保護膜としてプラ
ズマ窒化膜が用いられる傾向にある。
本発明者は、EPROMの表面保護膜としてこの
プラズマ窒化膜を用いることによりOTPROMを
形成し、使用することを検討している。
プラズマ窒化膜を用いることによりOTPROMを
形成し、使用することを検討している。
しかし、このプラズマ窒化膜は紫外線を透過し
ない特徴を有する為、プラズマ窒化膜形成後に紫
外線を照射してもEPROMに書込まれたデータが
消去できない結果となる。
ない特徴を有する為、プラズマ窒化膜形成後に紫
外線を照射してもEPROMに書込まれたデータが
消去できない結果となる。
従つて、表面保護膜にプラズマ窒化膜を用いた
EPROMに於いてはスクリーニング試験はプラズ
マ窒化膜形成以前に行わねばならず、即ちウエハ
ー工程の途中でスクリーニング試験を行うことに
なる。従来はウエハー工程完了後に、ウエハー状
態でチツプの良否を判定する試験を行い、不良品
に対してはチツプの表面保護膜上にインキングし
たり傷をつける等で識別してきたが、ウエハー工
程の途中（表面保護膜形成前）にこれを行うこと
は品質上好ましくない。従つて表面保護膜形成以
前に行うウエハー状態でのスクリーニング試験の
結果、良品、不良品の位置を記憶する為の別の手
段が必要となる。
EPROMに於いてはスクリーニング試験はプラズ
マ窒化膜形成以前に行わねばならず、即ちウエハ
ー工程の途中でスクリーニング試験を行うことに
なる。従来はウエハー工程完了後に、ウエハー状
態でチツプの良否を判定する試験を行い、不良品
に対してはチツプの表面保護膜上にインキングし
たり傷をつける等で識別してきたが、ウエハー工
程の途中（表面保護膜形成前）にこれを行うこと
は品質上好ましくない。従つて表面保護膜形成以
前に行うウエハー状態でのスクリーニング試験の
結果、良品、不良品の位置を記憶する為の別の手
段が必要となる。
本発明の目的は、上記点に鑑み、ウエハー工程
の途中段階において、何ら品質を劣化させること
なくウエハー上に存在する多数のチツプの機能を
良否を記憶させることができるPEROMの製造方
法を提供することにある。
の途中段階において、何ら品質を劣化させること
なくウエハー上に存在する多数のチツプの機能を
良否を記憶させることができるPEROMの製造方
法を提供することにある。
そのため本発明のEPROMの製造方法では、
EPROM、及び外部端子と接続する為に設けら
れた少なくとも１つ以上の電極又は前記外部端子
とは接続されない少なくとも１つ以上のダミー電
極と接続しその電流特性が可変である記憶手段と
をウエハーでの試験が可能な状態まで形成する第
１のウエハー工程と、 前記EPROMに対して、電荷保持機能を試験す
る第１の試験を行い良品あるいは不良品を判別す
る工程と、 前記良品あるいは不良品の別に応じて前記記憶
手段の電気的状態を変えるべく、前記記憶手段に
対して前記電極あるいは前記ダミー電極から給電
することにより前記記憶手段を電気的に破壊する
工程と、 前記ウエハーに対して紫外線を照射することに
より前記EPROMのメモリセルのデータを全て消
去状態とする工程と、 表面保護膜としてプラズマ窒化膜を形成する第
２のウエハー工程と、 前記記憶手段の電気的状態を検査し、良品と判
定されたものについて第２の試験を行い再度良品
あるいは不良品を判別する工程と を備えることを特徴とする。
れた少なくとも１つ以上の電極又は前記外部端子
とは接続されない少なくとも１つ以上のダミー電
極と接続しその電流特性が可変である記憶手段と
をウエハーでの試験が可能な状態まで形成する第
１のウエハー工程と、 前記EPROMに対して、電荷保持機能を試験す
る第１の試験を行い良品あるいは不良品を判別す
る工程と、 前記良品あるいは不良品の別に応じて前記記憶
手段の電気的状態を変えるべく、前記記憶手段に
対して前記電極あるいは前記ダミー電極から給電
することにより前記記憶手段を電気的に破壊する
工程と、 前記ウエハーに対して紫外線を照射することに
より前記EPROMのメモリセルのデータを全て消
去状態とする工程と、 表面保護膜としてプラズマ窒化膜を形成する第
２のウエハー工程と、 前記記憶手段の電気的状態を検査し、良品と判
定されたものについて第２の試験を行い再度良品
あるいは不良品を判別する工程と を備えることを特徴とする。
以下、本発明の一実施例について説明する。第
１図は半導体チツプを上（素子が形成されている
側）から見た図、１〜１２は外部端子（リードフ
レームの各外部引出用リード）と結線する為のボ
ンデイングパツド（外部取出電極）、１３及び１
５はウエハー状態でのテスト時にのみ利用され外
部端子とは結線されないダミーパツド（ダミー電
極）、１４は前記ダミーパツド１３及び１５の間
に接続される抵抗値をもつ低抗体で、ダミーパツ
ド１３−１５間に大電流を流すことで簡単に溶断
（又は溶損）できるような例えば半導体チツプの
絶縁膜上にAl配線にて形成される低抗体であり、
この低抗体１４はヒユーズなどの如き溶損可能な
記憶手段を構成している。
１図は半導体チツプを上（素子が形成されている
側）から見た図、１〜１２は外部端子（リードフ
レームの各外部引出用リード）と結線する為のボ
ンデイングパツド（外部取出電極）、１３及び１
５はウエハー状態でのテスト時にのみ利用され外
部端子とは結線されないダミーパツド（ダミー電
極）、１４は前記ダミーパツド１３及び１５の間
に接続される抵抗値をもつ低抗体で、ダミーパツ
ド１３−１５間に大電流を流すことで簡単に溶断
（又は溶損）できるような例えば半導体チツプの
絶縁膜上にAl配線にて形成される低抗体であり、
この低抗体１４はヒユーズなどの如き溶損可能な
記憶手段を構成している。
この記憶手段の作動（利用法）は、ヒユーズが
切れているか否か（ダミーパツド１３−１５間に
電流が流れないか流れるか）をそのチツプの良否
認識の手段とすることである。
切れているか否か（ダミーパツド１３−１５間に
電流が流れないか流れるか）をそのチツプの良否
認識の手段とすることである。
ここで、前記したプラズマ窒化膜は、近年半導
体チツプの耐湿性向上に効果を認められており、
表面保護膜として採用される傾向にある、しかし
ながら、前記プラズマ窒化膜は紫外線を透過しな
い特徴を有しており、従来ではEPROMの表面保
護膜としては用いられていなかつた。何故ならば
EPROMの特徴である紫外線照射によるデータの
消去ができなくなる為である。しかし、逆に、紫
外線照射によるデータの消去という機能が不要な
場合には前記プラズマ窒化膜は有効な表面保護膜
となる。
体チツプの耐湿性向上に効果を認められており、
表面保護膜として採用される傾向にある、しかし
ながら、前記プラズマ窒化膜は紫外線を透過しな
い特徴を有しており、従来ではEPROMの表面保
護膜としては用いられていなかつた。何故ならば
EPROMの特徴である紫外線照射によるデータの
消去ができなくなる為である。しかし、逆に、紫
外線照射によるデータの消去という機能が不要な
場合には前記プラズマ窒化膜は有効な表面保護膜
となる。
そこで本発明者は、このような消去機能が不要
な半導体メモリーと例として、前述のOTPROM
（EPROMを紫外線照射用の窓がないプラスチツ
クパツケージに封入し、プログラマブルROMと
して提供される半導体装置）があることに着眼
し、このOTPROMへプラズマ窒化膜を形成する
ことを検討した。以下のOTPROMはPROM
（Programable Read Only Memory）と称す
る。このPROMの場合ユーザーは１回だけプロ
グラム（書込み）が可能であり、その為に、製造
された時点では全てのメモリーセルが消去状態で
なくてはならない。この為製造時に全てのメモリ
ーセルを消去状態にする工程が必要であり、即ち
この工程は、前記した理由により表面保護膜であ
るプラズマ窒化膜が形成されない前の状態で行う
ことが必要となる。同様の理由によりEPROMメ
モリーセルに対する機能試験（例えば書込機能、
データ保持機能の試験）もプラズマ窒化膜形成工
程以前に行うことが必須となる。
な半導体メモリーと例として、前述のOTPROM
（EPROMを紫外線照射用の窓がないプラスチツ
クパツケージに封入し、プログラマブルROMと
して提供される半導体装置）があることに着眼
し、このOTPROMへプラズマ窒化膜を形成する
ことを検討した。以下のOTPROMはPROM
（Programable Read Only Memory）と称す
る。このPROMの場合ユーザーは１回だけプロ
グラム（書込み）が可能であり、その為に、製造
された時点では全てのメモリーセルが消去状態で
なくてはならない。この為製造時に全てのメモリ
ーセルを消去状態にする工程が必要であり、即ち
この工程は、前記した理由により表面保護膜であ
るプラズマ窒化膜が形成されない前の状態で行う
ことが必要となる。同様の理由によりEPROMメ
モリーセルに対する機能試験（例えば書込機能、
データ保持機能の試験）もプラズマ窒化膜形成工
程以前に行うことが必須となる。
ここで従来と異なるのは、従来のウエハー工程
が全て完了した後で、ウエハー上の各チツプのテ
ストを行い、不良品に対しインキングを行つて識
別してきたのに対し、ウエハー工程（第１のウエ
ハー工程と称す）の途中で一部の試験（第１の試
験と称す）を実施し、良品の位置を記憶した後で
残りのウエハー工程（第２のウエハー工程と称
す）を用い、全て完了した後再び試験（第２の試
験と称す）を実施し、第１の試験での良品の中か
ら最終的な良品を選び出すことが必要となる点で
ある。その為、第１の試験結果に応じてチツプの
機能良否を記憶する手段が要求され、前記した構
成の低抗体１４等が製品の品質を何ら劣化させる
ことなく、又、安価で簡単な手段として利用でき
る。
が全て完了した後で、ウエハー上の各チツプのテ
ストを行い、不良品に対しインキングを行つて識
別してきたのに対し、ウエハー工程（第１のウエ
ハー工程と称す）の途中で一部の試験（第１の試
験と称す）を実施し、良品の位置を記憶した後で
残りのウエハー工程（第２のウエハー工程と称
す）を用い、全て完了した後再び試験（第２の試
験と称す）を実施し、第１の試験での良品の中か
ら最終的な良品を選び出すことが必要となる点で
ある。その為、第１の試験結果に応じてチツプの
機能良否を記憶する手段が要求され、前記した構
成の低抗体１４等が製品の品質を何ら劣化させる
ことなく、又、安価で簡単な手段として利用でき
る。
以上まとめて第２図に本発明の実施例を示す。
第２図は表面保護膜としてプラズマ窒化膜を用い
たEPROMにおけるウエハー製造から組付に至る
工程の一例である。まず第１のウエハー工程で表
面保護膜形成工程を除く全ての工程を完了し（ス
テツプ301）、第１図に示したような構成のウエハ
ーでの試験が可能な状態とする。ここで第１の機
能試験として、フアンクシヨンテストを行い（ス
テツプ302）、良品ならばEPROMのメモリーセル
の電荷保持機能をテストするためにEPROMへデ
ータを書込む（ステツプ303）。又不良品ならばヒ
ユーズを溶断する。（ステツプ306）その後スクリ
ーニング（ステツプ304）に移り、例えば高温放
置又は高温通電する。その後ステツプ303で書込
んだデータがそのまま記憶されているかをテスト
（ステツプ305）し、例えばNG（不良）の場合に
前記ヒユーズ１４を溶断しておく（ステツプ
306A）。その後ウエハーに紫外線を照射し（ステ
ツプ307）、EPROMメモリーセルのデータを全て
消去状態とし、第２のウエハー工程、即ち、表面
保護膜（プラズマ窒化膜）の形成工程を行う（ス
テツプ308）。
第２図は表面保護膜としてプラズマ窒化膜を用い
たEPROMにおけるウエハー製造から組付に至る
工程の一例である。まず第１のウエハー工程で表
面保護膜形成工程を除く全ての工程を完了し（ス
テツプ301）、第１図に示したような構成のウエハ
ーでの試験が可能な状態とする。ここで第１の機
能試験として、フアンクシヨンテストを行い（ス
テツプ302）、良品ならばEPROMのメモリーセル
の電荷保持機能をテストするためにEPROMへデ
ータを書込む（ステツプ303）。又不良品ならばヒ
ユーズを溶断する。（ステツプ306）その後スクリ
ーニング（ステツプ304）に移り、例えば高温放
置又は高温通電する。その後ステツプ303で書込
んだデータがそのまま記憶されているかをテスト
（ステツプ305）し、例えばNG（不良）の場合に
前記ヒユーズ１４を溶断しておく（ステツプ
306A）。その後ウエハーに紫外線を照射し（ステ
ツプ307）、EPROMメモリーセルのデータを全て
消去状態とし、第２のウエハー工程、即ち、表面
保護膜（プラズマ窒化膜）の形成工程を行う（ス
テツプ308）。
これ以後EPROMは紫外線照射による消去は不
能となりチツプはPROM相当となる、その後第
２の機能試験により最終的な良品チツプの選定に
移るが、まず前記ヒユーズ１４の接続状態を検査
し（ステツプ309）、電流が流れなければそのチツ
プはNG（不良）と判断しインキング（ステツプ
311）する。電流が流れれば、そのチツプは
GOOOD（良）と判定し、機能テスト工程（ステ
ツプ310）に移る。その結果NGならばインキン
グ（ステツプ311）し、GOODならばインキング
は行わない。この時点でウエハー状態での良品判
定は完了し、次工程の組付工程（ステツプ312）
へ移る。以上の方法によれば、ウエハー工程の途
中でテストを実施する場合でも、容易にウエハー
上の良品チツプの位置が識別可能となる。又、従
来のインキングをしたり傷をつけたりする技術と
は異なるので、後工程を経た後も何ら製品の品質
に悪影響を及ぼすことがない。
能となりチツプはPROM相当となる、その後第
２の機能試験により最終的な良品チツプの選定に
移るが、まず前記ヒユーズ１４の接続状態を検査
し（ステツプ309）、電流が流れなければそのチツ
プはNG（不良）と判断しインキング（ステツプ
311）する。電流が流れれば、そのチツプは
GOOOD（良）と判定し、機能テスト工程（ステ
ツプ310）に移る。その結果NGならばインキン
グ（ステツプ311）し、GOODならばインキング
は行わない。この時点でウエハー状態での良品判
定は完了し、次工程の組付工程（ステツプ312）
へ移る。以上の方法によれば、ウエハー工程の途
中でテストを実施する場合でも、容易にウエハー
上の良品チツプの位置が識別可能となる。又、従
来のインキングをしたり傷をつけたりする技術と
は異なるので、後工程を経た後も何ら製品の品質
に悪影響を及ぼすことがない。
なお、上記実施例では本発明で言う記憶手段と
してヒユーズの如き溶断可能な低抗体４を形成し
たが、この低抗体１４の構成例としては第３図の
如く、配線幅の一部を狭く（狭部４０１）構成
し、電流路を狭くすることにより過電流が印加さ
れた時に電流密度が大きくなりエレクトロマイグ
レーシヨンにより切断又は発熱により溶断するヒ
ユーズ如き構成とする。又低抗体４０２、パツド
（電極）４０３の導体材料は半導体チツプの配線
を形成する導体材料と同一のAl又はAl−Si、又
はPolySi等で形成し、半導体チツプ上の回路素
子、配線の形成工程と同時に形成してもよい。
してヒユーズの如き溶断可能な低抗体４を形成し
たが、この低抗体１４の構成例としては第３図の
如く、配線幅の一部を狭く（狭部４０１）構成
し、電流路を狭くすることにより過電流が印加さ
れた時に電流密度が大きくなりエレクトロマイグ
レーシヨンにより切断又は発熱により溶断するヒ
ユーズ如き構成とする。又低抗体４０２、パツド
（電極）４０３の導体材料は半導体チツプの配線
を形成する導体材料と同一のAl又はAl−Si、又
はPolySi等で形成し、半導体チツプ上の回路素
子、配線の形成工程と同時に形成してもよい。
また、記憶手段の他の構成例として、ダイオー
ドで構成し、ダイオードのジヤンクシヨン破壊
（電流を流してPN接合を破壊し電流特性を変え
るもの）を利用するようにしても良い。
ドで構成し、ダイオードのジヤンクシヨン破壊
（電流を流してPN接合を破壊し電流特性を変え
るもの）を利用するようにしても良い。
また、ダミーパツドを１個とし、このパツドに
所定電源（Vss）用パツド（又はライン）間にダ
イオードを形成するように構成しても良い。
所定電源（Vss）用パツド（又はライン）間にダ
イオードを形成するように構成しても良い。
さらに、ダミーパツドを用いず高入力インピー
ダンス（例えばMOS入力端子）の入力端子間に
前記ヒユーズ又はダイオードを構成してもよい。
この場合は前記実施例のステツプ306においてヒ
ユーズを溶断するのは試験結果がGOOD（つまり
良品チツプ）の時となる。
ダンス（例えばMOS入力端子）の入力端子間に
前記ヒユーズ又はダイオードを構成してもよい。
この場合は前記実施例のステツプ306においてヒ
ユーズを溶断するのは試験結果がGOOD（つまり
良品チツプ）の時となる。
以上の如く、本発明によれば、ウエハー工程の
途中段階において、何ら品質を劣化させることな
く、ウエハー上に存在する多数のチツプの機能を
良否を記憶可能となる。
途中段階において、何ら品質を劣化させることな
く、ウエハー上に存在する多数のチツプの機能を
良否を記憶可能となる。
第１図は本発明の一実施例で用いる半導体チツ
プの模式図、第２図は本発明の一実施例となるチ
ツプ検査工程を示すフローチヤート、第３図は低
抗体からなるヒユーズ手段の構造を示す図であ
る。 １〜１２……ボンデイングパツド（外部取出電
極）、１３，１５……ダミーパツド（ダミー電
極）、１４……抵抗体。
プの模式図、第２図は本発明の一実施例となるチ
ツプ検査工程を示すフローチヤート、第３図は低
抗体からなるヒユーズ手段の構造を示す図であ
る。 １〜１２……ボンデイングパツド（外部取出電
極）、１３，１５……ダミーパツド（ダミー電
極）、１４……抵抗体。
Claims (1)
- 【特許請求の範囲】 １ EPROM、及び外部端子と接続する為に設け
られた少なくとも１つ以上の電極又は前記外部端
子とは接続されない少なくとも１つ以上のダミー
電極と接続しその電流特性が可変である記憶手段
とをウエハーでの試験が可能な状態まで形成する
第１のウエハー工程と、 前記EPROMに対して、電荷保持機能を試験す
る第１の試験を行い良品あるいは不良品を判別す
る工程と、 前記良品あるいは不良品の別に応じて前記記憶
手段の電気的状態を変えるべく、前記記憶手段に
対して前記電極あるいは前記ダミー電極から給電
することにより前記記憶手段を電気的に破壊する
工程と、 前記ウエハーに対して紫外線を照射することに
より前記EPROMのメモリセルのデータを全て消
去状態とする工程と、 表面保護膜としてプラズマ窒化膜を形成する第
２のウエハー工程と、 前記記憶手段の電気的状態を検査し、良品と判
定されたものについて第２の試験を行い再度良品
あるいは不良品を判別する工程と を備えることを特徴とするEPROMの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19655185A JPS6255944A (ja) | 1985-09-05 | 1985-09-05 | Ｅｐｒｏｍの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19655185A JPS6255944A (ja) | 1985-09-05 | 1985-09-05 | Ｅｐｒｏｍの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6255944A JPS6255944A (ja) | 1987-03-11 |
| JPH0548625B2 true JPH0548625B2 (ja) | 1993-07-22 |
Family
ID=16359616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19655185A Granted JPS6255944A (ja) | 1985-09-05 | 1985-09-05 | Ｅｐｒｏｍの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6255944A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6030451A (ja) * | 1983-07-29 | 1985-02-16 | Hino Motors Ltd | エンジンの断熱装置 |
| JPS60184949A (ja) * | 1984-03-05 | 1985-09-20 | Isuzu Motors Ltd | 内面を断熱材で被覆した内燃機関の排気ポ−ト |
| JPS63174551U (ja) * | 1987-04-27 | 1988-11-11 | ||
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Citations (2)
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| JPS55102246A (en) * | 1979-01-29 | 1980-08-05 | Mitsubishi Electric Corp | Method for indicating defective semiconductor chip |
| JPS55107241A (en) * | 1979-02-09 | 1980-08-16 | Nec Corp | Manufacture of semiconductor device |
-
1985
- 1985-09-05 JP JP19655185A patent/JPS6255944A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS55102246A (en) * | 1979-01-29 | 1980-08-05 | Mitsubishi Electric Corp | Method for indicating defective semiconductor chip |
| JPS55107241A (en) * | 1979-02-09 | 1980-08-16 | Nec Corp | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6255944A (ja) | 1987-03-11 |
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