KR910003147B1 - 반도체집적회로와 그 시험방법 - Google Patents

반도체집적회로와 그 시험방법 Download PDF

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가부시키가이샤 도시바
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Abstract

내용 없음.

Description

반도체집적회로와 그 시험방법
제1도는 종래 반도체집적회로의 블럭도.
제2도는 제1도에 도시된 회로블럭과 주전원선사이에 제공되는 다결정실리콘막을 나타낸 평면도.
제3도는 본 발명의 1실시예에 관한 반도체집적회로의 블럭도.
제4도는 제3도에 도시된 스위치회로와 스위치제어 회로에 대한 회로도.
제5도는 시험제어신호생성회로에 대한 회로도.
제6도는 제4도에 도시된 퓨우즈의 평면형태도.
제7도는 스위치회로와 스위치제어회로의 다른 실시예에 관한 회로도.
제8도와 제10도는 스위치제어회로의 또다른 실시예에 관한 회로도.
제9도는 제8도와 제10도에 도시된 집적회로의 시험방법에 관한 플로우차트.
제11도와 제12도 및 제13도는 본 발명의 다른 실시예에 관한 회로도.
제14도는 본 발명의 또다른 실시예에 관한 블럭도.
제15도는 제8도에 도시된 실시예의 동작을 설명하는 등가회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : LSI칩 21∼2n, 2i : 회로블럭
3, 81, 91 : 주전원선 4, 82 : 주접지선
5 : 주입력/출력선 61∼6n, 6i : 스위치회로
71-7n, 7i : 스위치제어회로 8 : 시험제어신호생성회로
10 : 풀메모리웨이퍼 11 : 메모리블럭
23, 32, 48 : 인버터 24 : 저항
25 : 프로그래머블소자(퓨우즈) 27, 52 : 제어출력단자
49 : 랫치회로 70 : CMOS스위치
93 : 다결정실리콘막
본 발명은 반도체집적회로(IC)에 관한 것으로, 특히 기능적으로 동등한 다수의 회로블럭이 설치되어 있는 집적회로칩 또는 반도체웨이퍼상에 형성되어, 비정상적인 동작특성이 검출되는 회로블럭을 활성화해제시켜 주면서 잔여회로블럭을 사용할 수 있게 칩을 구제해 주도록 된 칩구제회로기능을 갖춘 반도체집적회로와 그 시험방법에 관한 것이다.
일반적으로 메모리셀어레이에서의 결함메모리셀을 처리하기 위해 반도체분야에서는 용장(redundancy) 기술이 이용되고 있는 바, 이 기술에서는 메모리에다 결합셀 대신에 사용될 수 있게 예비메모리셀이 제공되고 있고, 이러한 메모리어레이에서는 예비행 및 열이 결합행 및 열 대신에 제공되어지게 된다.
그러나, 이와 같이 부가적인 셀의 포섭은 제조단가의 상승을 초래하게 될 뿐만 아니라 결합셀에 대한 예비셀의 변환에 어려움이 수반되고, 또 그와 같은 변환을 수행하기 위해서는 특별한 제어가 제공되어야만 되므로 이는 전체회로를 복잡하게 하는 요인이 되고 있다. 그리고, 논리 IC 및 이와 유사한 장치들은 대개 기능적으로 동등하면서도 실제로는 상호 분리되어 있는 다수의 회로블럭을 갖추게 되는데, 그러한 회로블럭 의 형태로는 시프트레지스터, 메모리셀어레이 또는 게이트어레이 등이 포함됨과 더불어, 각 회로 블럭에는 통상 전원선, 접지선 및 다수의 입력/출력신호선이 결합되게 되고, 이 경우 이러한 형태의 반도체집적회로에서 부적절한 기능을 갖는 회로블럭은 사용되지 않게 되거나 사용중이라도 선택되지 않게 된다.
그런데, 제1도에 도시된 종래의 집적회로에서는 회로블럭(81-8n)의 전원선과 접지선이 칩상에서의 주전원선(81)과 주접지선(82)에 결선되어 있어, 예컨대 어느 하나의 회로블럭에서 전원전류의 변동이 발생되게 되면 모든 칩전체에 걸쳐 전류가 비정상적으로 되므로 잔여의 회로블럭이 비록 정상적으로 동작할 수 있는 것이라 하더라도 사용할 수 없게 되어 버리게 된다.
이러한 경우의 대책으로서는 주전원선(81)과 주접지선(82)으로부터 불량한 회로블럭을 분리시켜 주는 방안이 고려되고 있지만, 여기서는 일반적으로 배선폭이 비교적 넓은 전원선을 절단시켜 주어야되는 문제가 발생하게 된다. 즉, 예컨대 제2도에 도시해 놓은 바와 같이 금속배선으로 이루어진 주전원선(91)과 회로블럭내의 금속배선으로 이루어진 전원선(92)의 약 10㎛정도의 간격으로 분리되어 있다면 다결정실리콘막 (93)이 상기 주전원선(91)과 전원선(92)사이의 접속을 이루어 주기 위해 사용되게 되고, 이 경우 다결정실리콘막(93)은 주전원선(91)과 전원선(92)사이의 결합저항을 수 Ω정도 이하로 해 주기 위해 비교적 넓게(100㎛)정도 설정되어지게 되는 바, 전원선을 절단상태로 해 주기 위한 다결정실리콘막(93)의 절단방법의 하나로서는 주사(scanning)용 레이저비임을 직접 조사해 가면서 주사하는 방법이 고려되고 있지만, 이와 같은 처리는 그 다결정실리콘막의 폭에 의해 비교적 장시간이 소요되게 되므로 생산성이 매우 악화되게 되고, 또 상당한 정도의 열이 발생되어 반도체기판과 주전원선(91)의 손상이 생기게 되므로 신뢰성이 저하되는 문제가 있게 되어, 결국 이러한 문제점들이 다결정실리콘막을 절단하는데 조사되는 레이저비임의 사용을 배제하게 되는 원인이 되고 있다. 또, 비정상적인 동작특성을 나타내는 회로블럭을 식별해 내기에 상당한 어려움이 있게 되는 바, 예컨대 전류의 이상변동이 특정동작모드의 개시초기에, 즉 임의 회로블럭의 선택중에 발생되었다면 전류이상블럭의 식별이 비교적 간단히 이루어지게 되지만 예컨대 모든 동작모드중에서 전류의 이상변동이 발생되게 되면 식별이 불가능하게 되어 결국 칩의 구제가 불가능하게 된다는 문제가 있다.
본 발명은 상기한 문제점을 해결하기 위해 이루어진 것으로. 동등한 기능을 갖추고 있는 다수의 회로블럭에 대한 생산성을 개선시켜 주면서. 비정상적인 동작특성을 나타내는 회로블럭을 즉시 식별해 낼 수 있도록된 반도체집적회로와 그 시험방법을 제공함에 그 목적이 있다.
이러한 본 발명의 반도체집적회로는 전원선과, 각기 동등한 기능을 갖추고 있는 다수의 회로블럭, 전원선으로부터의 전원을 대응하는 각 회로블럭에 접속시켜 주기 위해 각 회로블럭에 대응되게 설치되는 스위치수단 및, 상기 스위치수단의 활성화를 선택적으로 제어해 주기 위해 각 스위치수단에 대응되게 설치되는 스위치 제어수단으로 구성되게 된다.
이하 본 발명의 실시예에 관해 예시도면을 참조하여 상세히 설명한다.
제3도는 본 발명의 1실시예 따른 반도체집적회로의 블럭도를 니타낸 것으로, 여기에서는 대규모 집적회로(LSI) 칩(1)의 일부를 도시해 놓고 있다. 이 제3도에 있어서, 도면중 참조부호 21∼2n은 실제 상호 분리되며 있으면서 기능적으로는 동등한 회로블럭을 나타내는 바, 이러한 형태의 회로블럭들은 시프트레지스터라던지 메모리셀어레이 또는 게이트어레이 등을 포함할 수 있게 된다.
그리고, 주전원선(3)과 주전지선(4)은 LSI칩(1)에 제공되어 각 회로블럭에 전원을 공급해 주게 되고, 주 입력/출력선(5)은 도면의 간략화를 도모하기 위해 하나의 선으로만 도시되어 있지만, 이 주입력/출력선(5)에는 상기 각 회로블럭(21-2n)의 입력/출력선이 결합되게 되며, 또 각 블럭의 전원선 및 접지선은 각각 주 전원선(3) 및 주접지선(4)에 접속되게 된다.
한편, 스위치회로(61∼6n)는 전원선으로부터의 전원을 대응되는 회로블럭에 접속시켜 주게 되는데, 이러한 스위치회로는 제3도에서 주전원선(3)에 결합된 상태로 도시되어 있을지라도 나중에 상세히 설명되는 바와 같이 주접지선(4)에도 연결되게 된다. 또 스위치제어회로(71∼7n)는 상기 각 스위치회로(61∼6n)에 대해 제공되어 대응되는 스위치회로(61∼6n)의 활성화를 선택적으로 제어해 주게되고, 시험제어신호생성회로(8)는 비정상적인 동작 특성을 검출해 내기 위해 각 회로블럭에 공급되는 시험제어신호를 생성시켜 주게 된다. 여기서, 회로블럭(21∼2n)과 스위치회로(61~6n) 및 스위치제어회로(71~7n)의 동작에 관해 제4도에 도시 된 바와 같이 첨자 i 로 표시되는 대표적인 회로를 발췌해서 상세히 설명한다.
먼저, 회로블럭(2i)은 예컨대 메모리셀어레이로 구성되는 바, 이 회로블럭(2i)는 메모리셀어레이에 의한 구성으로만 한정되지는 않게 된다. 또 스위치회로(6i)는 상기 회로블럭(2i)의 전원선과 주전원선(3)사이에 직렬로 접속되는 스위칭트랜지스터(예컨대 P형 MOS트랜지스터)로 구성되고, 스위치제어회로(7i)는 주전원선(3)과 접지선사이에 각각 직렬로 접속된 저항(24)과 프로그래머블소자(25) 및 N형 트랜지스터(26)를 포 함하여 구성되는 바, 그중 프로그래머블소자(25)는 레이저비임의 조사에 의해 절단시킬 수 있는 퓨우즈로 구성해 줄 수 있게 되고, 또한 이 스위치제어회로(7i)는 시험제어 신호 생성회로(8)에서 생성되는 시험제어 신호(TESTi)가 입력되어지는 인버터(23)를 포함하게 되는 바, 이 인버틴(23)의 출력단은 상기 N형 트랜지스터(26)의 게이트에 결합되고, 상기 저항(24)과 프로그램머블소자로서의 퓨우즈(25)사이의 직렬접속점(이하 제어출력단자(27)로 칭함)은 스위칭트랜지스터(6i)의 게이트에 접속되어져 있다. 여기서, 회로블럭(2i)이 선택되는 경우 그 회로블럭(2i)에 대한 시험제어신호는 로우레벨로 설정되게 되는 바, 프로그래머블소자(25)가 프로그램되지 않은 상태, 즉 퓨우즈(25)가 절단되지 안은 상태이면 N형 트랜지스터(26)는 입력단자가 로우레벨의 시험제어신호(TESTi)에 연결된 인버터(23)의 하이레벨출력에 의해 턴온되게 되므로 제어 출력단자(27)는 로우레벨로 되면서 P형의 스위칭트랜지스터(6i)가 턴온되어 회로블럭(2i)에 전원이 공급되므로 고 회로블럭(2i)이 동작상태로 된다. 이와 달리, 시험제어신호(TESTi)가 하이레벨이면 N형 트랜지스터(26)는 턴오프되어 제어출력단자(27)가 하이레벨로 되므로 스위칭트랜지스터(6i)는 턴오프되어 회로블럭(2i)에는 전원이 공급되지 않게 되므로 그 회로블럭(2i)은 비동작상태로 되고, 이와 같이 해서 시험대상으로 되는 회로블럭에만 전원을 인가시켜 주게 된다.
그리고, 상기 프로그래머블소자(25)가 프로그램된 상태, 즉 퓨우즈(25)가 절단된 상태이면 제어출력단자(27)는 시험제어신호(TESTi)의 논리레벨에 관계없이 하이레벨로 유지되게 되므로 회로블럭(2i)은 동작상태로 될 수 없게 된다. 여기서, 상기 인버터(23)는 시험제어신호(TESTi)의 논리레벨이 미리 반전처리되어 입력되도록 해 주게되면 생략해 줄 수 있게 되고, 상기 스위치제어회로(7i)에서 저항(24)은 통상 도통상태(ON)형 MOS트랜지스터로 대체시켜 줄 수도 있다.
상기한 바와 같이 LSI칩(1)의 경우에는 제조과정에 있어 각 회로블럭(2i-2n)이 칩분류(diesorting)중에 연속적으로 선택되게 되는 바, 여기에서 사용되는 연속이란 소정의 순위 또는 진행에 관련된다.
또 여러가지의 시험이 선택된 회로블럭에 대해 실행되는 바, 비정상적인 동작특성을 나타내는 회로 블럭을 검지해 낸 경우 대응되는 스위치제어회로(71~7n)의 퓨우즈(25)가 레이저비임의 조사에 의해 절단되게 되고, 이에 따라 해당 회로블럭에 대한 스위치회로(6i)가 턴오프되어져 적당한 기능을 갖는 다른 회로블럭(2)을 사용가능한 칩으로 제공되도록 구제해 주게 된다.
그리고, 상기한 시험을 실행시켜 주기 위해 시험제어신호생성회로(8)는 선택된 회로블럭에 대한 시험제어 신호(TESTi)를 로우레벨로 해 주는 반면, 잔여회로블럭에 대한 시험제어신호(TESTi)는 모두 하이레벨로 유지되도록 설계되어 있는 바, 제5도에 상기 시험제어신호생성회로(8)의 1실시예에 관한 회로구성이 나타내어져 있다.
상기한 바와 같이 LSI칩에서는 각 블럭과 주전원선사이의 접속을 제어해 줄 수 있게 되므로 비정상적인 동작특성을 나타내는 회로블럭을 용이하게 식별해 낼 수 있게 되고, 이 경우에는 비정상적인 동작특성을 갖는 블럭과 주전원선사이의 접속을 단절시켜 주기 위해 대응되는 스위치제어회로(7)의 퓨우즈(25)를 절단해 주어야만 되는 바, 이와 같은 퓨우즈와 그 절단기술은 용장구성에 의한 구제 등과 같은 여러분야에서 알려 져 있고, 이러한 기술을 이용하면 대량생산 또는 신뢰성의 효과에 불리하지는 않게 된다. 여기서, 약 10㎛정도의 길이와 약 2㎛정도의 폭을 갖는 다결정실리콘퓨우즈를 이용하여 예컨대 제6도에 도시된 바와 같이 금속배선(28, 29)사이에 접속시켜 주게되면 레이저비임의 단기간 조사에 의해서도 절단시켜 줄 수 있게 된다.
한편, 본 발명에 관한 스위치회로와 스위치제어회로는 상기한 실시예에 한정되지는 않게 되어 다른 실시예로 변형시켜 줄 수 있게 되는 바, 예컨대 스위치회로(6i)는 회로볼럭(2i)의 접지선과 주접지선(4)사이에 삽입설치해 줄 수도 있게 되고, 이 경우 제7도에 도시된 바와 같이 N형 트랜지스터(31)가 스위치회로로 사용될 수 있게 되며, 인버터(32)는 스위치제어회로(7i)의 출력단자와 트랜지스터(31)의 게이트사이에 삽입 되 게 된다.
또, 제8도에 도시된 바와 같이 상기 제어출력단자(27)의 신호레벨은 각 회로블럭에 공통인 시험제어신호(TEST)와 회로블럭어드레스지정수단으로 부터 인가되는 회로블럭선택신호(SLCT)의 노아(NOR)처리에 의해 제어해 줄 수도 있게 되는데, 상기 제8도에 도시된 스위치제어회로는 게이트에 회로블럭선택신호(SLCT)가 공급되는 N형 트랜지스터(41)를 포함하여 구성되고, 이 트랜이스터(41)는 제4도에 도시된 스위치제어회로(7i)의 N형 트랜지스터(26)와 병렬로 접속되어 있다 또, 부하저항(24)은 게이트가 접지되어져 통상도 통상태인 P형 트랜지스터로 대체되어 있고, 각 회로블럭에 공통인 시험제어신호(TEST)는 각 블럭에 대한 시험제어신호(TESTi) 대신에 사용되고 있으며, 어드레스데이터는 회로블럭의 선택에. 사용되게 된다. 또 회로블럭선택신호(SLCT)는 선택되는 회로블럭에 대해 하이레벨로 되는 반면 선택되지 않는 잔여회로블럭에 대해서는 로우레벨로 된다. 여기서, 제9도에 도시된 플로우차트를 참조하여 상기 공통 시험제어신호가 사용되는 경우 연속적으로 각 회로블럭을 시험하는 방법에 대해 상세히 설명한다.
먼저, 하나의 회로블럭을 어드레스하여 대응하는 회로블럭선택신호(SLCT)를 하이레벨로 해 주게되고, 시험제어신호(TEST)를 하이레벨로 해 주게됨에 따라 선택된 회로블럭의 N형 MOS트랜지스터(41)가 회로 블럭선택신호(SLCT)에 의해 턴온됨과 더불어 N형 MOS트랜지스터(26)가 인버터(23)의 출력신호에 의해 턴오프되게 되므로 제어출력단자(27)는 로우레벨로 되어 어드레스된 회로블럭에 전원이 공급되게 되고, 이 러한 시험기간중에 퓨우즈(25)는 프로그램되지 않은 상태로 유지된다. 그리고, 상기 선택된 회로블럭은 여러가지 시험의 대상으로 되어 비정상적인 동작특성을 나타내는지 여부가 판정된 다음 그 판정데이이터가 기억되어지게 된다.
이어, 상기 시험제어신호(TEST)를 로우레벨로해 주게 되어 각 스위치제어회로에서의 N형 트랜지스터(26)가 턴온되므로 제어출력단자(27)는 로우레벨로 되어 모든 회로블럭에 전원을 공급해 주는 초기상태로 복귀되게 되고, 계속해서 상기한 바와 같은 동작이 어드레스되어 선택되는 시험대상으로서의 다른 회로블럭에 대해 수행되게 되며, 이후 모든 회로블럭에 대한 시험이 완료될 때까지 반복수행되게 되고, 그에 따라 비정상적인 동작특성을 나타내는 회로블럭이 검출되면 그 회로블럭의 스위칭트랜지스터를 턴오프시켜 주기 위해 대응하는 스위칭트랜지스터를 턴오프시켜 주기 위해 대응하는 스위치제어회로에서의 퓨우즈(25)를 절단시켜 주게된다.
제10도는 상기 스위치제어회로의 다른 실시예를 나타낸 것으로, 상기 공통 시험제어신호(TEST)의 위상 반전된 역상신호와 회로블럭선택신호(SLCT)를 노아처리해 주게 되고, 이어 이 노아처리출력과 퓨우즈회로의 출력을 낸드(NAND)처리해 주므로써 제어출력단자(52)의 출력에 대한 상승속를 향상시켜 주도록 되어 있다. 즉, P형 트랜지스터(42, 43)와 N형 트랜지스터(44, 45)가 주전원선(3)과 접지단자사이에 직렬로 접속 되어 있고, P형 트랜지스터(45)가 주전원서(3)과 상기 트랜지스터(43, 44)의 접속점인 제어출력단자(52)사이에 결합되어 있으며, N형 트랜지스터(47)가 상기 트랜지스터 (45)와 병렬로 접속되어 있다. 또, 인버터(48)가 시험제어신호(TEST)를 반전시켜 주도록 기능하면서 그 출력단자가 상기 트랜지스터(42, 45)의 게이트에 결합되어 있고, 랫치회로(49)는 회로블럭선택신호(SLCT)를 랫치시켜 주게 되는데, 이 랫치회로(49)의 출력은 상기 트랜지스터(43, 47)의 게이트에 결합되어 있다. 그리고, 퓨우즈(50)와 저항(51)이 주전원선(3)과 접지단자사이에 직렬로 접속되어 있으면서 이 퓨우즈(50)와 저항(51)의 접속점은 상기 트랜지스터(44, 46)의 게이트에 접속되어져 있다. 여기서, 상기 랫치회로(49)는 회로블럭선택신호(SLC7)가 로우레벨인 경우 제어출력단자(52)는 하이레벨로 되어 해당 회로블럭에 전원이 공급되지 않게 되면 회로블럭선택신호(SLCT)의 상태가 불확정적으로 되게 되므로 이런 상태가 되기 전에 시험제어신호(TEST)에 응답해서 랫치시켜 주는 기능을 하게 된다.
다음, 본 발명에 따른 반도체집적회로에 있어서 연속적으로 각 회로블럭을 시험하는 방법에 관해 설명한다.
회로블럭을 선택하기 위해서는 어드레스데이터를 이용하게 되고, 또 회로블럭선택신호(SLCT)는 선택된 회로블럭에 대해 하이레벨로 되는 반면, 선택되지 않은 잔여회로블럭에 대해서는 로우레벨로 되며, 이어 시험제어신호(TEST)가 하이레벨로 된다. 이에 따라 선택된 회로블럭의 N형 트랜지스터(47)는 랫치회로(49)의 출력에 의해 턴온상태로 되므로 제어출력단자(52)가 로우레벨로 되어 선택된 회로블럭에만 전원이 공급 되게 된다. 그리고, 시험기간중에 퓨우즈(50)는 프로그램되지 않은 상태로 되어 있어, 퓨우즈(50)를 경유해서 N형 트랜지스터(44)와 P형 트랜지스터(46)의 게이트에는 하이레벨의 전원전압(VDD)이 인가되므로 각각 턴온, 턴오프되게 한다. 여기서, 선택된 회로블럭은 여러가지 시험의 대상으로 되어 비정상적인 동작특성을 나타내는지 여부가 판정되어져 그 판정 데이터가 기억된다.
다음, 시험제어신호(TEST)가 로우레벨로 되어 각 스위치제어회로에서의 N형 트랜지스터(45)가 턴온되어 제어출력단자(52)가 로우레벨로 되면서, 모든 블럭에 전원을 공급해 주는 초기상태로 복귀되게 되고, 이러한 동작은 어드레스되어 선택된 다음 시험대상으로 되는 다른 회로에 대해 수행됨에 이어 모든 회로블럭의 시험이 완료될 때까지 반복수행되게 되며, 이 경우 비정상적인 동작특성을 나타내는 회로블럭의 스위칭 트랜지스터를 턴오프시켜 주기 위해서는 대응되는 스위치제어회로에서의 퓨우즈(50)를 절단해서 P형 트랜지스터(46)의 게이트에 접지전위(로우레벨)를 공급시켜 제어출력단자(52)를 하이레벨로 해 주게 된다.
그리고, 퓨우즈가 절단된 경우에 제8도와 제10도에 도시된 스위치제어회로의 동작은 동일하게 이루어지게 되어, 제어출력단자(27, 52)가 각각 트랜지스터(24, 46)를 통해 하이레벨로 설정되는 반면, 퓨우즈가 절단 되지 않은 경우에는 회로동작이 별도로 이루어지게 되어, 제8도에 도시된 회로에서는 부하소자로서 기능하는 N형 트랜지스터 (26, 41)와 P형 트랜지스터(24)로 형성된 노아회로로 동작하게 되고, 트랜지스터(24)는 저항(R)과 등가적으로 되며, 이러한 노아회로의 동작은 제15도에 도시된 N형 인버터회로의 동작과 대응하게 된다. 즉, 제15도에 있어서, 부하소자의 임피던스(RA)는 하이레벨의 로우레벨의 출력을 얻기 위해 구동되는 MOS트랜지스터의 임피던스(RB)보다도 크게 된다.
한편, 제4도에 나타낸 실시예에서 스위칭트랜지스터(6i)가 턴오프되는 경우 회로블럭(2i)의 전원전위는 불확정적, 즉 접지전위로 되지 않을 수 있게 되어 이러한 불확정상태에서 회로블럭에서는 결함데이터가 출력되게 되는 바, 이러한 상태를 회피시켜 주기 위해 N형 트랜지스터(61)를 제11도에 도시된 바와 같이 회로블럭(2i)의 전원마디와 접지단자사이에 접속시켜 주게 된다. 이 제11도에 있어서, 스위치제어회로(7i)의 출력(SOFF)은 트랜지스터(61)의 게이트에 공급되게 되므로 트랜지스터(61)는 스위칭트랜지스터(6i)가 오프되는 경우에 턴온되게 되어 회로블럭(2i)의 전원노드를 접지전위로 고정시켜 주게 된다.
또한, 스위칭트랜지스터(6i)가 턴오프되는 경우에는 회로블럭(2i)의 출력신호선전위가 불확정적으로 되어 출력신호선이 다수의 호로블럭에 공통으로 접속되어 있다면 바람직하지 않게 되므로, 이를 회피시켜 주기 위해서는 제12도에 도시된 바와 같이 병렬로 접속된 P형 트랜지스터(71)와 N형 트랜지스터(72)로 구성된 CMOS 스위치(70)를 회로블럭과 공통출력선사이의 출력신호선에 직렬로 삽입시켜 스위치제어회로로 부터의 상보적인 출력(SOFF, SOFF)에 의해 제어해 주도록 구성해 주게 되고, 이와 달리 제13도에 나타낸 바와 같이 회로블럭내의 예컨대 N형 출력트랜지스터(73, 74)의 게이트와 접지단자사이에 제어트랜지스터(75, 76)를 접속시켜 주고, 이 트랜지스터 (75, 76)의 게이트에 스위치제어회로의 출력(SOFF)을 공급해 주므로써 이 트랜지스터 (75, 76)는 상기 제어회로의 출력이 오프일 때 턴온되어 출력트랜지스터(73, 74)의 게이트전위가 접지전위로 고정되어지게 되므로 출력오프상태가 유지되게 된다.
본 발명은 상기한 LSI칩의 종류로 한정되지 않게 되어, 반도체웨이퍼상에 동등한 기능을 갖는 다수의 회로블럭이 형성됨과 더불어 공통 주전원선과 주접지선이 형성된 소위 풀웨이퍼(Full Wafer)집적회로에도 적용시켜 줄 수 있게 되는데, 이 실시예가 제14도에 풀메모리웨이퍼(10)에 적용된 경우로서 도시되어 있다. 이 제14도에 있어서, 메모리블럭(11)은 동등한 메모리기능을 갖추고 있고, 주전원선과 주접지선이 메모리블럭(11)에 공통으로 제공되면서 도면의 참조부호"12"로 표시된 영역에 형성되어 있다.
상기한 바와 같이 본 발명의 반도체집적회로에 의하면 IC 칩 또는 반도체웨이퍼상에서 비정상적인 동작 특성을 갖는 회로블럭을 용이하게 식별해 낼 수 있게 되면서 주전원 및 주접지선으로부터 용이하면서도 높은 생산성 및 신뢰성을 갖고서 전기적으로 분리시켜 오프상태로 해줄 수 있게 되므로 칩 또는 웨이퍼의 사용가능성을 대폭적으로 증가시켜 줄 수 있게 된다.
그리고, 본 발명은 실시예로만 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 여러가지로 변형시켜 실시할 수도 있게 된다.

Claims (30)

  1. 전원선과, 각기 동등한 기능을 갖는 다수의 회로블럭(21~2n), 상기 전원선으로 부터의 전원을 대응되는 회로블럭(21∼2n)에 접속시켜 주기 위해 각 회로블럭(21∼2n)에 대응되게 설치되는 제1스위치수단 및, 상기 대응되는 제1스위치수단의 활성화를 선택적으로 제어해 주기 위해 각 제1스위치수단에 대응되게 설치되는 스위치제어수단으로 구성된 것을 특징으로 하는 반도체집적회로.
  2. 제1항에 있어서, 상기 다수의 회로블럭(21~2n)중 최소한 하나의 회로블럭(21~2n)을 선택적으로 어드레스해 주기 위해 상기 다수의 회로블럭의 각 블럭에 접속되는 회로블럭어드레지정수단이 추가로 포함되어 구성된 것을 특징으로 하는 반도체집적회로.
  3. 제1항 또는 제2항에 있어서, 대응되는 제1스위치수단이 비활성화로 되어 있을때 회로블럭(2i)을 고정전위로 유지시켜 주기 위한 수단이 추가로 포함되어 구성되는 것을 특징으로 하는 반도체집적회로.
  4. 제3항에 있어서, 상기 고정전위는 접지전위(VSS)인 것을 특징으로 하는 반도체집적회로.
  5. 제3항에 있어서, 상기 회로블럭(2i)의 고정전위유지수단은 제어게이트가 대응되는 스위치제어수단에 접속됨과 더불어 전극이 회로블럭(2i)가 접지단자사이에 접속된 트랜지스터로 구성되는 것을 특징으로 하는 반도체 직접회로.
  6. 제1항 또는 제2항에 있어서, 대응되는 제1스위치수단이 비활성화로 되어 있을때 회로블럭(21∼2n)으로 부터의 출력신호흐름을 저지시켜 주기 위해 회로블럭(21∼2n)에 접속되는 제2스위치수단이 추가로 포함되어 구성되는 것을 특징으로 하는 반도체집적회로.
  7. 제6항에 있어서, 상기 제2스위치수단은 병렬로 접속된 P형 트랜지스터(71)와 N형 트랜지스터(72)로 이루어진 CMOS 스위치(70)인 것을 특징으로 하는 반도체집접회로.
  8. 제1항 또는 제2항에 있어서, 회로블럭(2i)에 접속되는 최소한 하나이상의 출력트랜지스터(73 ; 74)와, 이 출력트랜지스터(73 ; 74)의 활성화를 제어해 주기 위해 상기 최소한 하나 이상의 출력트랜지스터(73 ; 74)의 게이트전위를 선택적으로 제어해 주는 수단이 추가로 포함되어 구성되는 것을 특징으로 하는 반도체집적회로.
  9. 제1항 또는 제2항에 있어서, 상기 다수의 회로블럭(21∼2n)은 반도체웨이퍼 (10), 풀메모리웨이퍼(10)로서의 집적회로상에 형성된 메모리블럭(11)인 것을 특징으로 하는 반도체직접회로.
  10. 제1항 또는 제2항에 있어서, 상기 제1스위치수단은 트랜지스터(6i)로 구성되는 것을 특징으로 하는 반도체직접회로.
  11. 제1항 또는 제2항에 있어서, 상기 스위치제어수단은 프로그래머블소자(25)로 구성되는 것을 특징으로 하는 반도체직접회로.
  12. 제11항에 있어서, 상기 프로그래머블소자(25)는 퓨우즈인 것을 특징으로 하는 반도체직접회로.
  13. 제12항에 있어서, 상기 퓨우즈는 레이저비임의 조사에 의해 절단시켜 줄 수 있는 것을 특징으로 하는 반도체직접회로.
  14. 제1항 또는 제2항에 있어서, 상기 다수의 회로블럭에서의 각 회로블럭(21∼2n)은 메모리셀어레이로 구성되는 것을 특징으로 하는 반도체직접회로.
  15. 제1항 또는 제2항에 있어서, 상기 다수의 회로블럭(21~2n)에서의 각 회로블럭은 시프트레지스터로 구성되는 것을 특징으로 하는 반도체직접회로.
  16. 제1항 또는 제2항에 있어서, 상기 다수의 회로블럭(21∼2n)에서의 가 회로블럭은 게이트어레이로 구성되는 것을 특징으로 하는 반도체직접회로.
  17. 제1항에 있어서, 상기 스위치제어수단은 프로그램되지 않은 상태에서 상기 스위치제어수단에 인가되는 시험제어신호의 논리레벨에 따라 대응되는 제1스위치수단의 활성화를 선택적으로 제어해 주기 위한 프로그래머블소자(25)를 포함하게 되는 것을 특징으로 하는 반도체직접회로.
  18. 제17항에 있어서, 상기 스위치제어수단은 상기 프로그래머블소자(25)가 프로그램된 상태에서 대응되는 제1스위치수단을 활성화해제시켜 주는 출력을 생성해 주게 되는 것을 특징으로 하는 반도체직접회로.
  19. 제2항에 있어서, 상기 스위치제어수단은 프로그램되지 않는 상태에서 상기 회로블럭(21~2n) 중 최소한 하나의 회로블럭을 선택적으로 어드레스해주는 상기 회로블럭어드레스지정수단으로 부터의 어드레스신호와 각 스위치제어수단에 공통인 시험제어신호의 논리레벨에 따라 대응되는 제1스위치수단의 활성화를 선택적으로 제어해 주기 위한 프로그래머블소자(25)를 포함하게 되는 것을 특징으로 하는 반도체직접회로.
  20. 제19항에 있어서, 상기 스위치제어수단은 상기 프로그래머블소자(25)가 프로그램된 상태에서 대응되는 제1스위치수단을 활성화 해제시켜 주는 출력을 생성해 주게 되는 것을 특징으로 하는 반도체직접회로.
  21. 제1항에 있어서, 상기 스위치제어수단은 상기 전원선(3)사이에 각각 직렬로 접속된 트랜지스터(26)와 저항성소자(24) 및 프로그래머블소자(25)로 구성되고, 상기 직렬접속된 트랜지스터(26)의 게이트에 반전된 시험신호가 공급되는 것을 특징으로 하는 반도체직접회로.
  22. 제21항에 있어서, 상기 제1스위치수단이 상기 직렬접속된 저항성소자(24)와 프로그래머불소자(25)사이의 위치에 접속되는 것을 특징으로 하는 반도체직접회로.
  23. 제2항에 있어서, 살기 스위치제어수단은 저항성소자(24)와 프로그래머블소자(25) 및 병렬접속된 N형 트랜지스터(26, 41)로 구성되면서, 상기 저항성소자(24)와 프로그래머블소자(25) 및 병렬 트랜지스터의 결합은 각 회로블럭에서의 상기 전원선(3)사이에 직력로 접속되고, 상기 각 스위치제어수단에 공통인 반전된 시험신호는 병렬로 접속된 상기일측 N형 트랜지스터(26)의 게이트에 공급됨과 더불어 어드레스 지정된 회로블럭에 대응되는 선택신호는 병렬로 접속된 상기 다른측 N형 트랜지스터(41)에 인가되는 것을 특징으로 하는 반도체직접회로.
  24. 제23항에 있어서, 상기 제1스위치수단이 상기 직렬접속된 저항성소자(24)와프로그래머블소자(25)사이의 위치에 접속되는 것을 특징으로 하는 반도체직접회로.
  25. 제2항에 있어서, 상기 스위치제어수단은 상기 전원선(3)사이에 각가 직렬로 접속된 저항성소자(51) 및 프로그래머블소자(50)와, 상기 전원선(3)사이에 각각 직렬로 접속된 제1 및 제2 N형 트랜지스터(44, 45)와 제1 및 제2 P형 트랜지스터(42, 43), 상기 제1 및 제2 P형 트랜지스터(42, 43)와 병렬로 접속된 제3 P형 트랜지스터(46), 상기 제2 N형 트랜지스터(44, 45)와 병렬로 접속된 제3 N형 트런지스터(47) 및, 어드레스 지정된 회로블럭에 대응되는 선택신호를 랫치시켜 주는 랫치회로(49)로 구성되고, 상기 랫치회로(49)의 출력은 제2 P형 트랜지스터(43)의 게이트와 제3 N형 트랜지스터 (47)의 게이트에 접속되면서, 회로블럭선택 신호는 상기 각 위치수단에 공통인 시험신호에 응답해서 랫치되어지고, 시험신호의 반전신호는 제1 P형 트랜지스터(42)와 제2 N형 트랜지스터(45)의 게이트에 인가되며, 상기 제3 P형 트랜지스터(46)와 상기 제1 N형 트랜지스터(44)의 제어게이트는 상기 직렬접속된 프로그래머블소자(50)와 저항성소자(51)사이의 위치에 접속되는 것을 특징으로 하는 반도체직접회로.
  26. 제25항에 있어서. 상기 제1스위치수단이 상기 직렬접속된 제2 P형 트랜지스터(43)와 제1 N형 트랜지스터(44)사이의 위치에 접속되는 것을 특징으로 하는 반도체직접회로.
  27. 전원선(3)과, 각각의 회로블럭(21∼2n)이 동등한 기능을 갖는 다수의 회로블럭(21~2n) 및, 상기 전원선(3)으로 부터의 전원을 각 회로블럭에 접속시켜 주기 위해 각 회로블럭에 대응되게 설치되는 다수의 스위치수단을 구비하고 있는 반도체직접회로에서, 대응되는 회로블럭(21~2n)에 전원을 공급해서 동작을 허가해 주기 위해 상기 수위치수단중 하나의 스위치수단을 활성화시켜 주는 단계와, 상기 스위치수단중 다른 회로블럭(21∼2n)에 대응하는 최소한 다른 스위치수단을 활성화해제시켜 주는 단계 및, 해당 회로블럭(21~2n)의 동작시 불완전한 기능이 존재하는지 여부를 판정해 주기 위해 활성화된 회로블럭(21~2n)을 시험하는 단계를 구비하여서 된 것을 특징으로 하는 반도체직접회로의 시험방법.
  28. 전원선(3)과, 각 회로블럭(21~2n)이 동등한 기능을 갖는 다수의 회로블럭(21~2n), 상기 회로블럭(21~2n)을 어드레스지정해 주기 위한 회로블럭어드레스지정수단 및, 상기 전원선으로 부터의 전원을 각 회로블럭(21~2n)에 접속시켜 주기 위해 상기 다수의 회로블럭(21∼2n)의 각 회로블럭(21~2n)에 대응되게 설치되는 스위치수단을 포함하여 구성된 반도체직접회로에서, 대응하는 스위치수단을 활성화시켜 상기 다수의 회로블럭(21∼2n) 중 최소한 하나의 회로블럭(21~2n)을 어드레스지정해서 그 어드레스지정된 회로블럭(21~2n)에 전원을 접속시켜 주는 단계와, 상기 어드레스지정된 회로블럭(21∼2n)을 시험해서 동작시에 불완전한 기능이 존재하는지 여부를 판정해 주는 단계를 구비하여서 된 것을 특징으로 하는 반도체직접회로의 시험방법.
  29. 제27항에 있어서, 다수의 회로블럭(21∼2n)의 각 회로블럭에 대한 시험이 완료될 때까지 선행의 단계를 각 회로블럭에 대해 반복수행하는 것을 특징으로 하는 반도체직접회로의 시험방법.
  30. 제28항에 있어서, 상기 다수의 각 회로블럭(21~2n)에 대한 시험이 완료될 때까지 선행단계를 각 회로블럭에 대해 반복수행하는 것을 특징으로 하는 반도체직접회로의 시험방법.
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