JP2000049291A - 半導体装置のテスト回路 - Google Patents

半導体装置のテスト回路

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JP2000049291A
JP2000049291A JP10215677A JP21567798A JP2000049291A JP 2000049291 A JP2000049291 A JP 2000049291A JP 10215677 A JP10215677 A JP 10215677A JP 21567798 A JP21567798 A JP 21567798A JP 2000049291 A JP2000049291 A JP 2000049291A
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test
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Yoshihiro Masana
芳弘 正名
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Oki Electric Industry Co Ltd
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode

Abstract

(57)【要約】 【課題】 テスト実行後にはテスト機能を確実に動作不
可にすることができる。 【解決手段】 テスト回路は、メタルヒューズ１２と、
テストヒューズ端子１４と、プルアップ抵抗１６と、イ
ンバータゲート１８と、ダイオード２０とを含んで構成
されている。ダイオード２０は、アノードがテストヒュ
ーズ端子１４に接続され、カソードがメタルヒューズ１
２に接続されている。出荷テスト実行後にテストヒュー
ズ端子１４に所定レベルの電圧を印加すると、テストヒ
ューズ端子１４からダイオード２０を介してメタルヒュ
ーズ１２に所定値以上の電流が通電される。メタルヒュ
ーズ１２の切断後には、ダイオード２０によって電流の
通電が規制されるので、テストヒューズ端子１４がどの
ようなレベルであってもインバータゲート１８の入力端
子側の電位がＨレベルに維持される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置のテス
ト回路に係り、特にユーザーへの出荷前におけるテスト
実行時にテスト機能を動作可能にし、テスト実行後にテ
スト機能を動作不可にすることができる半導体装置のテ
スト回路に関する。
【０００２】
【従来の技術】従来より、製造された半導体装置が正常
に動作するか否かを検査する出荷テストは半導体装置を
ユーザーに出荷する前に行われている。従って、半導体
装置には装置本来の機能（例えば、メモリ機能等）を実
現する回路部に加え、出荷テストを行うためのテスト回
路が内蔵されている。
【０００３】図５に示されるように、従来のテスト回路
はメタルヒューズ１００と、テストヒューズ端子１０２
と、プルアップ抵抗１０４と、インバータゲート１０６
とを含んで構成されている。
【０００４】メタルヒューズ１００は、メタル配線パタ
ーンを極細にして作成されており、一端がＧＮＤに接続
され、他端がテストヒューズ端子１０２、プルアップ抵
抗１０４の一端、及びインバータゲート１０６の入力端
子に接続されている。インバータゲート１０６は、ハイ
（Ｈ）レベルまたはロー（Ｌ）レベルの信号を出力する
ようになっており、この信号は各種テストコマンドやテ
スト機能（所謂出荷テスト）に対するイネーブル信号
（以下、これをテストイネーブル信号ＴＳＴＥＮと称す
る）として用いられる。
【０００５】半導体装置の出荷テストを行う場合には、
テストヒューズ端子１０２をオープン状態にして使用す
る。テストヒューズ端子１０２がオープン状態であると
きに電源電圧が印加されると、プルアップ抵抗１０４及
びメタルヒューズ１００を介してＧＮＤ側に電流が流れ
る。このとき、メタルヒューズ１００の両端間には電位
差がないため、インバータゲート１０６の入力端子側の
電位はＬレベルになり、インバータゲート１０６が出力
するテストイネーブル信号ＴＳＴＥＮはＨレベルにな
る。このように、インバータゲート１０６が出力するテ
ストイネーブル信号ＴＳＴＥＮがＨレベルであるときに
テストコマンドやテスト機能が動作可能になり、出荷テ
ストが実行される。
【０００６】出荷テストの実行後、テストヒューズ端子
１０２に所定レベルの電圧を印加すると、テストヒュー
ズ端子１０２からメタルヒューズ１００へ電流が流れ
る。これにより、メタルヒューズ１００に所定値以上の
電流が流れ、メタルヒューズ１００が切断される。こう
して出荷テストの実行が終了した半導体装置は、メタル
ヒューズ１００が切断された状態でユーザーへ出荷され
る。
【０００７】メタルヒューズ１００が切断された半導体
装置において、テストヒューズ端子１０２をオープン状
態にすると共に、再度電源電圧を印加することがある。
この場合には、メタルヒューズ１００が切断されている
ため、プルアップ抵抗１０４を介してテストヒューズ端
子１０２の方向へ電流が流れることはない。従って、イ
ンバータゲート１０６の入力端子側の電位がＨレベルに
なり、インバータゲート１０６が出力するテストイネー
ブル信号ＴＳＴＥＮはＬレベルになる。これにより、出
荷テスト実行後にはテストコマンドやテスト機能は動作
不可になり出荷テストが再度実行されることはない。す
なわち、出荷テスト実行後にメタルヒューズ１００を切
断することによって半導体装置におけるテスト機能は動
作不可になる。
【０００８】
【発明が解決しようとする課題】しかしながら、メタル
ヒューズ１００が切断された状態で出荷された半導体装
置に対し、ユーザーが電源供給と共にテストヒューズ端
子１０２を接地することがある。この場合には、プルア
ップ抵抗１０４を介してテストヒューズ端子１０２の方
向へ電流が流れる。これにより、インバータゲート１０
６の入力端子側の電位がＬレベルになるので、インバー
タゲート１０６が出力するテストイネーブル信号ＴＳＴ
ＥＮはＨレベルになる。このため、出荷テスト実行後に
テスト機能を動作不可にしたにも拘らず、半導体装置に
おけるテスト機能が復活し、出荷テストが実行される、
という問題がある。
【０００９】半導体装置は、例えばＩＣカード等のセキ
ュリティ関連に使用することがある。このように、半導
体装置の用途がセキュリティ関連である場合に、前述し
たように出荷テスト実行後にテスト機能を復活させるこ
とができると、セキュリティを確保することが困難にな
る、という問題を有している。
【００１０】これに対して、半導体装置の本来の機能を
果たす機能回路と、半導体装置の出荷前の検査に用いる
検査用制御回路と、検査用制御回路に外部信号を入力す
るためのヒューズ、ダイオード及びトランジスタとを含
んで構成された検査用入力回路とを有する半導体装置が
提案されている（特開平５−１６０３４５号公報参
照）。この半導体装置では、検査用制御回路におけるテ
スト機能を動作不可にするため、ユーザーへの出荷前の
検査実行後に、検査用入力回路を構成するヒューズの一
端に接続されたパッドに高電圧を印加してヒューズを切
断し、検査用制御回路に外部信号が入力されないように
している。これにより、パッドと検査用制御回路が切り
離されるため、検査実行後にはパッドへの入力電位に拘
らず検査用制御回路におけるテスト機能を確実に動作不
可にすることができる。
【００１１】しかし、上記構成の半導体装置によれば、
ヒューズを切断する際にパッドに電源電圧よりも高い電
圧を印加する必要があり、これによって半導体装置が破
壊されることがある、という問題が生じる。
【００１２】また、デコーダによりコマンドデータをデ
コードし、そのデコーディング信号に応じて一般動作モ
ードまたはテストモードを実行する半導体メモリ装置が
提案されている（特開平８−２６３９９６号公報参
照）。この半導体メモリ装置によれば、全テストモード
終了後にデコーダ制御回路に備えられたヒューズを切断
することによってモード抑止信号を発生させ、このモー
ド抑止信号がテストモード用のデコーダに入力されるこ
とによってテストモード用のデコーダの動作が恒久的に
抑止される構成となっている。これにより、テストモー
ド終了後にはテスト機能を動作不可にすることができ
る。
【００１３】しかし、上記構成の半導体装置では、デコ
ーダ制御回路に備えられたヒューズが切断された後にも
ヒューズの切断を指示することができるので、出荷後に
ヒューズ切断機能の存在を知られてしまい、セキュリテ
ィ上のウィークポイントになる可能性がある、という問
題を有している。
【００１４】本発明は上記問題点を解消するためになさ
れたもので、テスト実行後にはテスト機能を確実に動作
不可にすることができる半導体装置のテスト回路を提供
することを目的としている。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に請求項１に記載の発明は、半導体装置のテスト実行時
にテスト機能を動作可能にし、テスト実行後にテスト機
能を動作不可にする半導体装置のテスト回路であって、
一端が電源に接続された抵抗と、一端が接地されると共
に他端が前記抵抗の他端に接続され、所定値以上の電流
が通電されることにより切断されるヒューズと、前記ヒ
ューズの他端に接続され、該ヒューズに所定値以上の電
流を通電させるための電圧を印加するテストヒューズ端
子と、アノードが前記テストヒューズ端子に接続される
と共にカソードが前記ヒューズの他端に接続され、該テ
ストヒューズ端子に電圧が印加された場合にテストヒュ
ーズ端子からヒューズの他端方向への電流のみが通電さ
れるように電流の通電を規制するダイオードと、を有
し、前記ヒューズの接続時に前記テスト機能を動作可能
にし、該ヒューズの切断時に該テスト機能を動作不可に
することを特徴としている。
【００１６】請求項２に記載の発明は、半導体装置のテ
スト実行時にテスト機能を動作可能にし、テスト実行後
にテスト機能を動作不可にする半導体装置のテスト回路
であって、一端が接地された抵抗と、一端が電源に接続
されると共に他端が前記抵抗の他端に接続され、所定値
以上の電流が通電されることにより切断されるヒューズ
と、前記ヒューズの他端に接続されると共に該ヒューズ
に接続された電源によって電圧が印加された場合に、該
ヒューズに所定値以上の電流を通電させるために接地す
るテストヒューズ端子と、アノードが前記ヒューズの他
端に接続されると共にカソードが前記テストヒューズ端
子に接続され、該テストヒューズ端子を接地しかつ前記
電源によって電圧が印加された場合にヒューズからテス
トヒューズ端子の方向への電流のみが通電されるように
電流の通電を規制するダイオードと、を有し、前記ヒュ
ーズの接続時に前記テスト機能を動作可能にし、該ヒュ
ーズの切断時に該テスト機能を動作不可にすることを特
徴としている。
【００１７】請求項１及び請求項２に記載の発明の半導
体装置のテスト回路によれば、ダイオードを設けること
により電圧が印加されたときの電流の通電を規制してい
る。すなわち、ヒューズの切断時にのみ所定値以上の電
流がヒューズに通電されるようになっている。これによ
り、半導体装置のテスト実行後にヒューズを切断した後
にはテストヒューズ端子をどのようなレベルにしてもテ
スト機能を確実に動作不可にすることができる。
【００１８】請求項３に記載の発明は、半導体装置のテ
スト実行時にテスト機能を動作可能にし、テスト実行後
にテスト機能を動作不可にする半導体装置のテスト回路
であって、一端が電源に接続された抵抗と、一端が接地
されると共に他端が前記抵抗の他端に接続され、所定値
以上の電流が通電されることにより切断されるヒューズ
と、前記ヒューズの他端に接続され、該ヒューズに所定
値以上の電流を通電させるための電圧を印加するテスト
ヒューズ端子と、コレクタが前記テストヒューズ端子に
接続されると共にエミッタが前記ヒューズの他端に接続
され、該テストヒューズ端子に電圧が印加されたときに
該ヒューズが接続されている場合にオン状態となってテ
ストヒューズ端子からヒューズの他端方向へ電流が通電
され、該テストヒューズ端子からヒューズの他端方向へ
電流が通電された後にオフ状態を維持するバイポーラト
ランジスタと、を有し、前記ヒューズの接続時に前記テ
スト機能を動作可能にし、該ヒューズの切断時に該テス
ト機能を動作不可にすることを特徴としている。
【００１９】請求項４に記載の発明は、半導体装置のテ
スト実行時にテスト機能を動作可能にし、テスト実行後
にテスト機能を動作不可にする半導体装置のテスト回路
であって、一端が電源に接続された抵抗と、一端が接地
されると共に他端が前記抵抗の他端に接続され、所定値
以上の電流が通電されることにより切断されるヒューズ
と、前記ヒューズの他端に接続され、該ヒューズに所定
値以上の電流を通電させるための電圧を印加するテスト
ヒューズ端子と、ソースが前記テストヒューズ端子に接
続されると共にドレインが前記ヒューズの他端に接続さ
れ、該テストヒューズ端子に電圧が印加されたときに該
ヒューズが接続されている場合にオン状態となってテス
トヒューズ端子からヒューズの他端方向へ電流が通電さ
れ、該テストヒューズ端子からヒューズの他端方向へ電
流が通電された後にオフ状態を維持する電界効果トラン
ジスタと、を有し、前記ヒューズの接続時に前記テスト
機能を動作可能にし、該ヒューズの切断時に該テスト機
能を動作不可にすることを特徴としている。
【００２０】請求項３及び請求項４に記載の発明の半導
体装置のテスト回路によれば、バイポーラトランジスタ
または電界効果トランジスタ（以下、これらを総称して
トランジスタスイッチと記す）をテストヒューズ端子と
ヒューズとの間に接続し、トランジスタスイッチのオン
状態及びオフ状態によって電圧が印加されたときの電流
の通電を規制している。すなわち、電圧が印加されたと
きにヒューズが接続されていれば、トランジスタスイッ
チがオン状態となってテストヒューズ端子からヒューズ
に電流が通電されるように構成されている。このように
してトランジスタスイッチがオン状態となりヒューズに
所定値以上の電流が通電されるとヒューズが切断され
る。また、半導体装置のテスト実行後であってヒューズ
が切断された後はトランジスタスイッチがオフ状態に維
持されるので、テストヒューズ端子をどのようなレベル
にしてもテスト機能を確実に動作不可にすることができ
る。
【００２１】請求項５に記載の発明は、半導体装置のテ
スト実行時にテスト機能を動作可能にし、テスト実行後
にテスト機能を動作不可にする半導体装置のテスト回路
であって、一端が電源に接続された抵抗と、一端が接地
されると共に他端が前記抵抗の他端に接続され、所定値
以上の電流が通電されることにより切断されるヒューズ
と、前記ヒューズの切断を指示するヒューズ切断信号を
出力する切断指示手段と、コレクタが前記抵抗の一端に
接続された電源とは異なる電源に接続されると共にエミ
ッタが前記ヒューズの他端に接続され、前記コレクタに
接続された電源によって電圧が印加されたときに前記切
断指示手段からヒューズ切断信号が出力されかつ前記ヒ
ューズが接続されている場合にオン状態となって電源か
らヒューズの他端方向へ電流が通電され、該電源からヒ
ューズの他端方向へ電流が通電された後にオフ状態を維
持するバイポーラトランジスタと、を有し、前記ヒュー
ズの接続時に前記テスト機能を動作可能にし、該ヒュー
ズの切断時に該テスト機能を動作不可にすることを特徴
としている。
【００２２】請求項６に記載の発明は、半導体装置のテ
スト実行時にテスト機能を動作可能にし、テスト実行後
にテスト機能を動作不可にする半導体装置のテスト回路
であって、一端が電源に接続された抵抗と、一端が接地
されると共に他端が前記抵抗の他端に接続され、所定値
以上の電流が通電されることにより切断されるヒューズ
と、前記ヒューズの切断を指示するヒューズ切断信号を
出力する切断指示手段と、ソースが前記抵抗の一端に接
続された電源とは異なる電源に接続されると共にドレイ
ンが前記ヒューズの他端に接続され、前記ソースに接続
された電源によって電圧が印加されたときに前記切断指
示手段からヒューズ切断信号が出力されかつ前記ヒュー
ズが接続されている場合にオン状態となって電源からヒ
ューズの他端方向へ電流が通電され、該電源からヒュー
ズの他端方向へ電流が通電された後にオフ状態を維持す
る電界効果トランジスタと、を有し、前記ヒューズの接
続時に前記テスト機能を動作可能にし、該ヒューズの切
断時に該テスト機能を動作不可にすることを特徴として
いる。
【００２３】請求項５及び請求項６に記載の発明の半導
体装置のテスト回路では、トランジスタスイッチに電源
を接続することによってテストヒューズ端子を不要とし
ている。トランジスタスイッチは、請求項３及び請求項
４に記載の発明と同様に、オン状態及びオフ状態によっ
て電圧が印加されたときの電流の通電を規制している。
すなわち、電圧が印加されたときにヒューズが接続され
ていれば、トランジスタスイッチがオン状態となってヒ
ューズに電流が通電され、ヒューズが切断される。ま
た、ヒューズが切断された後はトランジスタスイッチが
オフ状態に維持されるので、電流が通電されることはな
く、半導体装置のテスト実行後におけるテスト機能を確
実に動作不可にすることができる。
【００２４】
【発明の実施の形態】［第１の実施の形態］図１には、
半導体装置に内蔵された本発明の第１の実施の形態に係
るテスト回路が示されている。
【００２５】図１に示されるように、テスト回路は、メ
タルヒューズ１２と、テストヒューズ端子１４と、プル
アップ抵抗１６と、インバータゲート１８と、ダイオー
ド２０とを含んで構成されている。
【００２６】テストヒューズ端子１４は、ダイオード２
０のアノードに接続されている。また、ダイオード２０
のカソードは、一端がＧＮＤに接続されたメタルヒュー
ズ１２の他端、プルアップ抵抗１６の一端、及びインバ
ータゲート１８の入力端子に接続されている。すなわ
ち、メタルヒューズ１２はテストヒューズ端子１４とイ
ンバータゲート１８に対して並列に挿入されて接続され
ている。なお、抵抗１６の抵抗値は、電源電圧が印加さ
れたときにメタルヒューズ１２が切断されることのない
大きさの電流がメタルヒューズ１２に流れるように予め
定められている。
【００２７】インバータゲート１８の出力は、テストコ
マンドやテスト機能の動作を指示するテストイネーブル
信号ＴＳＴＥＮとなっており、このテストイネーブル信
号ＴＳＴＥＮがハイ（Ｈ）レベルであるか、ロー（Ｌ）
レベルであるかに応じて出荷テストの実行が制御される
ようになっている。なお、出荷テストとは、製造された
半導体装置が正常に動作するか否かをユーザーへの出荷
前に行う検査のことである。本第１の実施の形態では、
インバータゲート１８が出力するテストイネーブル信号
ＴＳＴＥＮがＨレベルである場合にテストコマンドやテ
スト機能が動作可能になり、出荷テストが実行される。
すなわち、インバータゲート１８の出力端子には、テス
トイネーブル信号ＴＳＴＥＮがＨレベルである場合に実
行される図示しない回路が接続されている。一方、テス
トイネーブル信号ＴＳＴＥＮがローレベルである場合に
は、テストコマンドやテスト機能は動作不可となり、出
荷テストは実行されない。
【００２８】次に、本発明の第１の実施の形態の作用を
説明する。
【００２９】半導体装置の出荷テストを実行する場合に
は、テストヒューズ端子１４をオープン状態にして使用
する。電源電圧が印加されると、メタルヒューズ１２の
一端はＧＮＤに接続されているため、インバータゲート
１８の入力端子側の電位はＬレベルになる。従って、イ
ンバータゲート１８の出力端子側の電位、すなわちテス
トイネーブル信号ＴＳＴＥＮはＨレベルになるので、テ
ストコマンドやテスト機能が動作可能になり出荷テスト
が実行される。
【００３０】半導体装置の出荷テスト実行終了後には、
テストヒューズ端子１４に所定レベルの電圧（例えば、
電源レベル）を印加する。こうしてテストヒューズ端子
１４に所定レベルの電圧を印加すると、テストヒューズ
端子１４からダイオード２０及びメタルヒューズ１２を
介してＧＮＤ側に電流が流れる。これにより、メタルヒ
ューズ１２に所定値以上の電流が流れ、メタルヒューズ
１２が切断される。
【００３１】メタルヒューズ１２が切断された後は、テ
ストヒューズ端子１４をオープン状態にする。この状態
で再度電源電圧が供給された場合には、プルアップ抵抗
１６によりインバータゲート１８の入力端子側の電位は
Ｈレベルになる。すなわち、出荷テスト実行後には、イ
ンバータゲート１８の入力端子側の電位がＨレベルに維
持される。これにより、インバータゲート１８が出力す
るテストイネーブル信号ＴＳＴＥＮは常時Ｌレベルに維
持されるので、テストコマンドやテスト機能は動作不可
となり出荷テストは実行されない。
【００３２】以上より、一旦メタルヒューズ１２が切断
された場合には、インバータゲートの入力端子側の電位
がＨレベルに維持されることによりテストイネーブル信
号が常時Ｌレベルに維持されるので、半導体装置の出荷
テスト実行後にテストヒューズ端子１４を接地してもテ
ストコマンドやテスト機能が復活することはない。従っ
て、電流の通電を規制するダイオードをテスト回路に設
けることにより、半導体装置の出荷テスト実行後にはテ
ストヒューズ端子１４をどのようなレベルにしてもテス
ト機能を確実に動作不可にすることができる。
【００３３】また、半導体装置の出荷テスト実行後にテ
スト機能を確実に動作不可にすることができるので、半
導体装置をＩＣカード等のセキュリティ関連に使用した
場合においても確実にセキュリティを確保することがで
きる。これにより、高機能でありかつ数多くのテストコ
マンドやテスト機能を回路に内蔵することができるの
で、半導体装置の出荷テストに要する時間を短縮するこ
とができると共に、半導体装置の品質を向上させること
ができる。
【００３４】さらに、電源レベルの電圧をテストヒュー
ズ端子１４に印加することによってメタルヒューズ１２
を切断することができるので、メタルヒューズ１２を切
断するためにテストヒューズ端子１４に高電圧を印加す
る必要がない。これによって、メタルヒューズ１２を切
断する際に半導体装置が破壊することを防止できる。
【００３５】なお、本第１の実施の形態では、インバー
タゲート１８が出力するテストイネーブル信号ＴＳＴＥ
ＮがＨレベルである場合にテスト機能が動作可能となる
テスト回路が内蔵された半導体装置を例として説明した
が、これに限定されるものではない。すなわち、テスト
イネーブル信号ＴＳＴＥＮがＬレベルである場合にテス
ト機能が動作可能となるテスト回路が内蔵された半導体
装置としてもよい。この場合には、図２に示されるよう
に、テストヒューズ端子１４をダイオード２０のカソー
ドに接続し、ダイオード２０のアノードをプルダウン抵
抗１７の一端、一端が電源４０に接続されたメタルヒュ
ーズ１２の他端、及びインバータゲート１８の入力端子
に接続してテスト回路を構成する。このテスト回路にお
いてメタルヒューズ１２を切断する場合には、テストヒ
ューズ端子１４をＧＮＤに接続して電源４０によって所
定レベルの電圧を印加する。これにより、メタルヒュー
ズ１２及びダイオード２０を介してテストヒューズ端子
１４に電流が流れ、メタルヒューズ１２が切断される。
【００３６】［第２の実施の形態］次に、本発明の第２
の実施の形態について説明する。本第２の実施の形態
は、第１の実施の形態と略同様の構成があるため、同一
構成部分には同一符号を付し、詳細な説明を省略する。
【００３７】前述した第１の実施の形態では、電流の通
電をダイオード２０を設けることによって規制し、テス
トコマンドやテスト機能を動作可能または動作不可にす
るテスト回路について説明した。本第２の実施の形態で
は、図３に示されるように、第１の実施の形態に係るテ
スト回路に接続されたダイオード２０をＮＭＯＳトラン
ジスタ２８に代えると共にＤフリップフロップ（以下、
Ｄ−Ｆ／Ｆと記す）３０を設けている。これは、半導体
装置を作成する際の過程であるウェハプロセスの種類に
よって、ダイオード２０を作成することができない場合
に有効である。
【００３８】図３に示されるように、テスト回路には、
ソースがテストヒューズ端子１４に接続され、ドレイン
がプルアップ抵抗１６の一端、一端がＧＮＤに接続され
たメタルヒューズ１２の他端、及びインバータゲート１
８の入力端子に接続されたＮＭＯＳトランジスタ２８が
設けられている。
【００３９】インバータゲート１８の出力端子は、この
インバータゲート１８が出力する信号をラッチするため
のＤ−Ｆ／Ｆ３０の入力端子Ｄに接続されている。Ｄ−
Ｆ／Ｆ３０の出力端子Ｑは、ＮＭＯＳトランジスタ２８
のゲートに接続されている。従って、Ｄ−Ｆ／Ｆ３０の
出力は、テストコマンドやテスト機能の動作を指示する
テストイネーブル信号ＴＳＴＥＮとして用いられるほ
か、ＮＭＯＳトランジスタ２８のオン状態及びオフ状態
を切り替える切替信号としても用いられる。すなわち、
ＮＭＯＳトランジスタ２８は、Ｄ−Ｆ／Ｆ３０が出力す
るテストイネーブル信号ＴＳＴＥＮがＨレベルである場
合にオン状態に切り替えられ、Ｌレベルである場合にオ
フ状態に切り替えられる。
【００４０】また、Ｄ−Ｆ／Ｆ３０にはクロック入力端
子ＣＬＫが設けられており、半導体装置自体が動作する
ためのクロック信号が入力される。なお、クロック入力
端子ＣＬＫを介してＤ−Ｆ／Ｆ３０に入力されるクロッ
ク信号は外部から供給される信号、またはテスト回路の
内部で生成される信号の何れであってもよい。さらに、
Ｄ−Ｆ／Ｆ３０には、パワーオンリセット信号等が入力
されるリセット端子ＲＳＴが設けられている。パワーオ
ンリセット信号は、ユーザーが半導体装置を使用する
時、すなわち半導体装置の使用開始時にリセット端子Ｒ
ＳＴを介してＤ−Ｆ／Ｆ３０に入力される。パワーオン
リセット信号がＤ−Ｆ／Ｆ３０に入力されると、入力端
子Ｄを介して入力された信号はリセットされる。すなわ
ち、Ｄ−Ｆ／Ｆ３０に入力された信号がＨレベルであっ
てもリセットされるため、Ｄ−Ｆ／Ｆ３０が出力するテ
ストイネーブル信号ＴＳＴＥＮはＬレベルになる。
【００４１】続いて、本発明の第２の実施の形態の作用
を説明する。
【００４２】半導体装置の出荷テストを実行する場合に
は、テストヒューズ端子１４をオープン状態にして使用
する。電源電圧が印加されると、プルアップ抵抗１６及
びメタルヒューズ１２を介してＧＮＤ側に電流が流れ
る。これにより、インバータゲート１８の入力端子側の
電位がＬレベルになり、Ｄ−Ｆ／Ｆ３０には入力端子Ｄ
を介してＨレベルの信号が入力される。また、Ｄ−Ｆ／
Ｆ３０にはクロック入力端子ＣＬＫを介してクロック信
号が入力される。従って、Ｄ−Ｆ／Ｆ３０が出力端子Ｑ
を介して出力するテストイネーブル信号ＴＳＴＥＮがＨ
レベルになるのでテストコマンドやテスト機能が動作可
能となり出荷テストが実行される。また、ＮＭＯＳトラ
ンジスタ２８のゲート側の電圧がＨレベルになり、ＮＭ
ＯＳトランジスタ２８がオン状態に切り替えられる。な
お、ＮＭＯＳトランジスタ２８はメタルヒューズ１２が
接続されている状態であれば、オン状態が維持される。
【００４３】半導体装置の出荷テスト実行後には、クロ
ック信号を停止してテストヒューズ端子１４に所定レベ
ル（例えば、電源レベル）の電圧を印加する。このと
き、ＮＭＯＳトランジスタ２８がオン状態であるため、
テストヒューズ端子１４に所定レベルの電圧を印加する
と、ＮＭＯＳトランジスタ２８のソースからドレイン及
びメタルヒューズ１２を介してＧＮＤ側に電流が流れ
る。これにより、メタルヒューズ１２に所定値以上の電
流が流れ、メタルヒューズ１２が確実に切断される。
【００４４】メタルヒューズ１２が切断された半導体装
置の出荷後、ユーザーがこの半導体装置を使用する場合
には、Ｄ−Ｆ／Ｆ３０にリセット端子ＲＳＴを介してパ
ワーオンリセット信号が入力される。これにより、Ｄ−
Ｆ／Ｆ３０が出力端子Ｑを介して出力するテストイネー
ブル信号ＴＳＴＥＮは常時Ｌレベルになる。従って、テ
ストコマンドやテスト機能が動作不可になり出荷テスト
は実行されない。
【００４５】また、テストイネーブル信号ＴＳＴＥＮが
Ｌレベルである場合には、ＮＭＯＳトランジスタ２８の
ゲート側の電圧はＬレベルになるため、ＮＭＯＳトラン
ジスタ２８はオフ状態に切り替えられる。従って、ユー
ザーがテストコマンドやテスト機能を復活させようとし
てもインバータゲート１８の入力端子側の電位はＨレベ
ルに維持される。これにより、Ｄ−Ｆ／Ｆ３０に入力端
子Ｄを介して入力される信号及びＤ−Ｆ／Ｆ３０が出力
端子Ｑを介して出力するテストイネーブル信号ＴＳＴＥ
Ｎは常時Ｌレベルとなり、テストコマンドやテスト機能
を復活させることはできない。
【００４６】このように、ＮＭＯＳトランジスタ２８の
オン状態及びオフ状態を切り替えると共にインバータゲ
ート１８の出力をラッチするＤ−Ｆ／Ｆ３０を設けるこ
とにより電流の通電を規制するので、メタルヒューズを
確実に切断することができると共に、ダイオードを作成
することができないウェハプロセスの場合でも出荷テス
ト終了後にはテスト機能を確実に動作不可にすることが
できる。
【００４７】［第３の実施の形態］次に、本発明の第３
の実施の形態について説明する。本第３の実施の形態
は、第１の実施の形態及び第２の実施の形態と略同様の
構成があるため、同一構成部分には同一符号を付し、詳
細な説明を省略する。
【００４８】図４に示されるように、第３の実施の形態
に係るテスト回路は、ＮＭＯＳトランジスタ２８がプル
アップ抵抗１６と並行に接続されている。ＮＭＯＳトラ
ンジスタ２８のソースは電源３４に接続され、ドレイン
は一端がＧＮＤに接続されたメタルヒューズ１２の他
端、及びインバータゲート１８の入力端子に接続されて
いる。ＮＭＯＳトランジスタ２８のソースに接続された
電源３４は、前述した第１の実施の形態及び第２の実施
の形態におけるテストヒューズ端子１４に相当する。ま
た、ＮＭＯＳトランジスタ２８のゲートには、ＡＮＤゲ
ート３２の出力端子が接続されている。従って、ＮＭＯ
Ｓトランジスタ２８はＡＮＤゲート３２が出力する信号
のレベルがＨレベルであるかＬレベルであるかによりオ
ン状態及びオフ状態が切り替えられる。
【００４９】ＡＮＤゲート３２の一方の入力端子はＤ−
Ｆ／Ｆ３０の出力端子Ｑに接続されており、テストイネ
ーブル信号ＴＳＴＥＮが入力される。一方、ＡＮＤゲー
ト３２の他方の入力端子はテスト回路の外部と接続され
ており、メタルヒューズ１２の切断を指示するカット信
号ＣＵＴが入力される。カット信号ＣＵＴは通常Ｌレベ
ルであり、メタルヒューズ１２の切断が指示された場合
にのみＨレベルになる。従って、ＡＮＤゲート３２は、
テストイネーブル信号ＴＳＴＥＮ及びカット信号ＣＵＴ
が共にＨレベルであるときに出力する信号がＨレベルに
なり、ＮＭＯＳトランジスタ２８をオン状態に切り替え
る。
【００５０】続いて、本第３の実施の形態の作用を説明
する。
【００５１】半導体装置の出荷テストを実行する場合に
は、電源供給して使用する。このとき、ＡＮＤゲート３
２に入力されるカット信号ＣＵＴはＬレベルであるた
め、ＡＮＤゲート３２が出力する信号はＬレベルにな
る。従って、ＮＭＯＳトランジスタ２８はオフ状態に切
り替えられる。なお、カット信号ＣＵＴがＬレベルであ
る場合には、ＮＭＯＳトランジスタ２８はオフ状態を維
持するようになっている。
【００５２】電源電圧が印加されると、プルアップ抵抗
１６及びメタルヒューズ１２を介してＧＮＤ側に電流が
流れる。従って、インバータゲート１８の入力端子側の
電位がＬレベルになり、Ｄ−Ｆ／Ｆ３０が出力端子Ｑを
介して出力するテストイネーブル信号ＴＳＴＥＮはＨレ
ベルになるので、テストコマンドやテスト機能が動作可
能になり出荷テストが実行される。
【００５３】また、半導体装置の出荷テスト実行後に
は、外部からのテストヒューズ切断命令等によりカット
信号ＣＵＴがＨレベルにされる。このとき、Ｄ−Ｆ／Ｆ
３０の出力端子Ｑを介して出力するテストイネーブル信
号ＴＳＴＥＮはＨレベルであるため、ＡＮＤゲート３２
が出力する信号はＨレベルになる。これにより、ＮＭＯ
Ｓトランジスタ２８はオン状態に切り替えられ、ＮＭＯ
Ｓトランジスタ２８及びメタルヒューズ１２を介してＧ
ＮＤ側に電流が通電される。すなわち、メタルヒューズ
１２に所定値以上の電流が通電され、メタルヒューズ１
２が切断される。
【００５４】この半導体装置をユーザーが使用する場合
には、Ｄ−Ｆ／Ｆ３０にリセット端子ＲＳＴを介してパ
ワーオンリセット信号が入力される。このため、出力端
子Ｑを介して出力されるテストイネーブル信号ＴＳＴＥ
ＮはＬレベルになる。従って、ＡＮＤゲート３２が出力
する信号はＬレベルになるので、ＮＭＯＳトランジスタ
２８はオフ状態になる。これにより、インバータゲート
１８の入力端子側の電位はＨレベルになり、Ｄ−Ｆ／Ｆ
３０が出力端子Ｑを介して出力するテストイネーブル信
号ＴＳＴＥＮが常時Ｌレベルに維持されるので、テスト
機能は動作不可になる。
【００５５】以上より、一旦メタルヒューズ１２が切断
された場合には、ＮＭＯＳトランジスタがオフ状態を維
持するので、テストイネーブル信号は常時Ｌレベルとな
り、半導体装置の出荷テスト実行後におけるテスト機能
を確実に動作不可にすることができる。また、メタルヒ
ューズの切断を指示するカット信号ＣＵＴはテスト機能
の一部で外部から入力される切断命令（コマンド）によ
り生成される信号であるため、ユーザー側ではメタルヒ
ューズ１２の切断後、再び指示することはできない。す
なわち、ユーザー側ではメタルヒューズ１２の切断を指
示する信号（コマンド）が完全に存在しないようにする
ことができる。
【００５６】なお、第２の実施の形態及び第３の実施の
形態では、ＮＭＯＳトランジスタ２８を接続したテスト
回路について説明したが、ＮＭＯＳトランジスタ２８に
限定されるものではない。例えば、ゲートへの入力を逆
極性にすることによりＰＭＯＳトランジスタを接続する
ようにしてもよい。さらに、半導体装置を作成する際の
ウェハプロセス的に可能であれば、バイポーラトランジ
スタを接続するようにしてもよい。
【００５７】また、第２の実施の形態及び第３の実施の
形態において、テストイネーブル信号ＴＳＴＥＮがＨレ
ベルであるときにＮＭＯＳトランジスタ２８がオン状態
になる場合を例として説明したが、これに限るものはな
い。例えば、インバータゲート１８を接続しないテスト
回路を構成したり、Ｄ−Ｆ／Ｆ３０が反転出力端子ＱＢ
を介して出力する信号を用いてテストイネーブル信号Ｔ
ＳＴＥＮを逆極性にし、テストイネーブル信号ＴＳＴＥ
ＮがＬレベルであるときにＮＭＯＳトランジスタ２８が
オン状態になるようにしてもよい。
【００５８】
【発明の効果】以上説明したように請求項１及び請求項
２に記載の発明によれば、電圧が印加されたときにテス
トヒューズ端子からヒューズの他端方向への電流のみが
通電されるように電流の通電を規制するので、テスト実
行後のヒューズの切断後にテストヒューズ端子をどのよ
うなレベルにしてもテスト機能を確実に動作不可にする
ことができる、という優れた効果を有する。
【００５９】また、請求項３乃至請求項６に記載の発明
によれば、電圧が印加されたときにヒューズが接続され
かつバイポーラトランジスタまたは電界効果トランジス
タがオン状態である場合にのみの電流が通電され、電流
の通電後にはバイポーラトランジスタまたは電界効果ト
ランジスタをオフ状態に維持することができるので、確
実にヒューズを切断することができると共にテスト実行
後のヒューズ切断後にはテスト機能を確実に動作不可に
することができる、という優れた効果を有する。また、
請求項５及び請求項６は、テストヒューズ端子を不要に
したので、その分チップサイズを小さくできる、という
効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るテスト回路を
示す構成図である。
【図２】その他の実施の形態に係るテスト回路を示す構
成図である。
【図３】第２の実施の形態に係るテスト回路を示す構成
図である。
【図４】第３の実施の形態に係るテスト回路を示す構成
図である。
【図５】従来のテスト回路を示す構成図である。
【符号の説明】
１０ テスト回路 １２ メタルヒューズ（ヒューズ） １４ テストヒューズ端子 １６ プルアップ抵抗 １７ プルダウン抵抗 ２０ ダイオード ２８ ＮＭＯＳトランジスタ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｆターム(参考） 2G003 AA07 AH00 2G032 AA00 AL00 5F038 AV04 AV15 BE05 DT02 DT04 DT18 EZ20 5F064 BB01 BB31 CC21 CC22 CC30 DD39 DD46 FF12 FF22 FF24 FF27 FF45

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置のテスト実行時にテスト機能
    を動作可能にし、テスト実行後にテスト機能を動作不可
    にする半導体装置のテスト回路であって、 一端が電源に接続された抵抗と、 一端が接地されると共に他端が前記抵抗の他端に接続さ
    れ、所定値以上の電流が通電されることにより切断され
    るヒューズと、 前記ヒューズの他端に接続され、該ヒューズに所定値以
    上の電流を通電させるための電圧を印加するテストヒュ
    ーズ端子と、 アノードが前記テストヒューズ端子に接続されると共に
    カソードが前記ヒューズの他端に接続され、該テストヒ
    ューズ端子に電圧が印加された場合にテストヒューズ端
    子からヒューズの他端方向への電流のみが通電されるよ
    うに電流の通電を規制するダイオードと、 を有し、 前記ヒューズの接続時に前記テスト機能を動作可能に
    し、該ヒューズの切断時に該テスト機能を動作不可にす
    ることを特徴とする半導体装置のテスト回路。
  2. 【請求項２】 半導体装置のテスト実行時にテスト機能
    を動作可能にし、テスト実行後にテスト機能を動作不可
    にする半導体装置のテスト回路であって、 一端が接地された抵抗と、 一端が電源に接続されると共に他端が前記抵抗の他端に
    接続され、所定値以上の電流が通電されることにより切
    断されるヒューズと、 前記ヒューズの他端に接続されると共に該ヒューズに接
    続された電源によって電圧が印加された場合に、該ヒュ
    ーズに所定値以上の電流を通電させるために接地するテ
    ストヒューズ端子と、 アノードが前記ヒューズの他端に接続されると共にカソ
    ードが前記テストヒューズ端子に接続され、該テストヒ
    ューズ端子を接地しかつ前記電源によって電圧が印加さ
    れた場合にヒューズからテストヒューズ端子の方向への
    電流のみが通電されるように電流の通電を規制するダイ
    オードと、 を有し、 前記ヒューズの接続時に前記テスト機能を動作可能に
    し、該ヒューズの切断時に該テスト機能を動作不可にす
    ることを特徴とする半導体装置のテスト回路。
  3. 【請求項３】 半導体装置のテスト実行時にテスト機能
    を動作可能にし、テスト実行後にテスト機能を動作不可
    にする半導体装置のテスト回路であって、 一端が電源に接続された抵抗と、 一端が接地されると共に他端が前記抵抗の他端に接続さ
    れ、所定値以上の電流が通電されることにより切断され
    るヒューズと、 前記ヒューズの他端に接続され、該ヒューズに所定値以
    上の電流を通電させるための電圧を印加するテストヒュ
    ーズ端子と、 コレクタが前記テストヒューズ端子に接続されると共に
    エミッタが前記ヒューズの他端に接続され、該テストヒ
    ューズ端子に電圧が印加されたときに該ヒューズが接続
    されている場合にオン状態となってテストヒューズ端子
    からヒューズの他端方向へ電流が通電され、該テストヒ
    ューズ端子からヒューズの他端方向へ電流が通電された
    後にオフ状態を維持するバイポーラトランジスタと、 を有し、 前記ヒューズの接続時に前記テスト機能を動作可能に
    し、該ヒューズの切断時に該テスト機能を動作不可にす
    ることを特徴とする半導体装置のテスト回路。
  4. 【請求項４】 半導体装置のテスト実行時にテスト機能
    を動作可能にし、テスト実行後にテスト機能を動作不可
    にする半導体装置のテスト回路であって、 一端が電源に接続された抵抗と、 一端が接地されると共に他端が前記抵抗の他端に接続さ
    れ、所定値以上の電流が通電されることにより切断され
    るヒューズと、 前記ヒューズの他端に接続され、該ヒューズに所定値以
    上の電流を通電させるための電圧を印加するテストヒュ
    ーズ端子と、 ソースが前記テストヒューズ端子に接続されると共にド
    レインが前記ヒューズの他端に接続され、該テストヒュ
    ーズ端子に電圧が印加されたときに該ヒューズが接続さ
    れている場合にオン状態となってテストヒューズ端子か
    らヒューズの他端方向へ電流が通電され、該テストヒュ
    ーズ端子からヒューズの他端方向へ電流が通電された後
    にオフ状態を維持する電界効果トランジスタと、 を有し、 前記ヒューズの接続時に前記テスト機能を動作可能に
    し、該ヒューズの切断時に該テスト機能を動作不可にす
    ることを特徴とする半導体装置のテスト回路。
  5. 【請求項５】 半導体装置のテスト実行時にテスト機能
    を動作可能にし、テスト実行後にテスト機能を動作不可
    にする半導体装置のテスト回路であって、一端が電源に
    接続された抵抗と、 一端が接地されると共に他端が前記抵抗の他端に接続さ
    れ、所定値以上の電流が通電されることにより切断され
    るヒューズと、 前記ヒューズの切断を指示するヒューズ切断信号を出力
    する切断指示手段と、 コレクタが前記抵抗の一端に接続された電源とは異なる
    電源に接続されると共にエミッタが前記ヒューズの他端
    に接続され、前記コレクタに接続された電源によって電
    圧が印加されたときに前記切断指示手段からヒューズ切
    断信号が出力されかつ前記ヒューズが接続されている場
    合にオン状態となって電源からヒューズの他端方向へ電
    流が通電され、該電源からヒューズの他端方向へ電流が
    通電された後にオフ状態を維持するバイポーラトランジ
    スタと、 を有し、 前記ヒューズの接続時に前記テスト機能を動作可能に
    し、該ヒューズの切断時に該テスト機能を動作不可にす
    ることを特徴とする半導体装置のテスト回路。
  6. 【請求項６】 半導体装置のテスト実行時にテスト機能
    を動作可能にし、テスト実行後にテスト機能を動作不可
    にする半導体装置のテスト回路であって、 一端が電源に接続された抵抗と、 一端が接地されると共に他端が前記抵抗の他端に接続さ
    れ、所定値以上の電流が通電されることにより切断され
    るヒューズと、 前記ヒューズの切断を指示するヒューズ切断信号を出力
    する切断指示手段と、 ソースが前記抵抗の一端に接続された電源とは異なる電
    源に接続されると共にドレインが前記ヒューズの他端に
    接続され、前記ソースに接続された電源によって電圧が
    印加されたときに前記切断指示手段からヒューズ切断信
    号が出力されかつ前記ヒューズが接続されている場合に
    オン状態となって電源からヒューズの他端方向へ電流が
    通電され、該電源からヒューズの他端方向へ電流が通電
    された後にオフ状態を維持する電界効果トランジスタ
    と、 を有し、 前記ヒューズの接続時に前記テスト機能を動作可能に
    し、該ヒューズの切断時に該テスト機能を動作不可にす
    ることを特徴とする半導体装置のテスト回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009071929A (ja) * 2007-09-11 2009-04-02 Ricoh Co Ltd 回路システムおよび半導体装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1293789A1 (de) * 2001-09-12 2003-03-19 Alcatel Verfahren zum Testen und Inbetriebnehmen einer elektrischen Schaltungseinheit sowie solche Schaltunseinheiten
US7582854B2 (en) 2006-07-28 2009-09-01 Canon Kabushiki Kaisha Focus detection apparatus for detecting a relative positional relationship between a pair of object images
CN101252119B (zh) * 2008-03-25 2012-07-04 上海宏力半导体制造有限公司 Mos器件的特性测量结构
TWI763101B (zh) * 2020-10-28 2022-05-01 緯穎科技服務股份有限公司 電子裝置
CN113917967B (zh) * 2021-09-26 2022-05-13 电子科技大学 一种低功耗修调电路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1553250A (en) * 1976-08-03 1979-09-26 Nat Res Dev Unidirectional signal paths
US4716302A (en) * 1986-12-22 1987-12-29 Motorola, Inc. Identity circuit for an integrated circuit using a fuse and transistor enabled by a power-on reset signal
JPS63217821A (ja) * 1987-03-06 1988-09-09 Toshiba Corp 半導体集積回路
US4918385A (en) * 1987-05-18 1990-04-17 Hewlett-Packard Company Method and process for testing the reliability of integrated circuit (IC) chips and novel IC circuitry for accomplishing same
JPH0563090A (ja) * 1991-09-02 1993-03-12 Seiko Instr Inc ヒユーズトリミング回路の調整方法
JPH0612878A (ja) * 1992-06-25 1994-01-21 Mitsubishi Electric Corp 半導体メモリ装置
DE69531058D1 (de) * 1995-12-20 2003-07-17 Ibm Halbleiter IC chip mit elektrisch verstellbaren Widerstandstrukturen

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009071929A (ja) * 2007-09-11 2009-04-02 Ricoh Co Ltd 回路システムおよび半導体装置

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