KR100543192B1 - 프로그래머블 퓨즈 회로 및 그를 구비한 반도체메모리장치 - Google Patents

프로그래머블 퓨즈 회로 및 그를 구비한 반도체메모리장치 Download PDF

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Abstract

퓨즈 정보의 리드 오류를 전기적으로 쉽게 검출하기 위한 프로그램어블 퓨즈 회로와 이를 구비한 반도체 메모리 장치가 개시되어 있는 바, 본 발명의 프로그램어블 퓨즈 회로는, 퓨즈에 의해 정보를 저장하고 상기 정보를 리드(Read)하기 위한 복수의 퓨즈 정보 리드 수단 - 상기 복수의 퓨즈 정보 리드 수단은 각기 동일한 하나의 정보를 저장 함 - ; 상기 각각의 퓨즈 정보 리드 수단으로부터 제공된 출력신호들를 비교하기 위한 비교수단; 및 상기 비교수단의 출력신호와 적어도 하나의 상기 퓨즈 정보 리드 수단의 출력에 응답하여 상기 복수의 퓨즈정보리드수단들의 출력이 모두 동일한 경우에 유효한 퓨즈 정보 리드 신호를 전달하는 출력수단을 포함하는 것을 특징으로 한다.
프로그래머블, 퓨즈, 비교부, 퓨즈정보에러검출

Description

프로그래머블 퓨즈 회로 및 그를 구비한 반도체메모리장치{Programable fuse circuit}
도 1은 종래기술에 따른 프로그래머블 퓨즈 회로도.
도 2는 도 1의 회로도에서 레이저 융단에 의한 퓨즈 커팅의 유무와 리셋신호(RESET)에 따른 출력신호(OUT)의 동작 타이밍도.
도 3은 본 발명의 프로그래머블 퓨즈 회로에 대한 블록 구성도.
도 4는 본 발명의 일실시예에 따른 프로그래머블 퓨즈 회로도.
도 5는 도 4의 제1 및 제2 퓨즈의 커팅 유무에 따른 최종출력신호 OUT 및 비교신호 COMP의 결과를 나타낸 타이밍도.
도 6은 본 발명의 프로그래머블 퓨즈 회로가 반도체메모리장치에 응용된 경우를 나타낸 블록 구성도.
* 도면의 주요부분에 대한 부호의 설명
320A, 320B,..320N : 퓨즈 정보 리드 회로들
340 : 비교부
360 : 최종퓨즈정보출력부
본 발명은 프로그래머블 퓨즈 회로 및 그를 구비한 반도체메모리장치에 관한 것으로, 더욱 상세하게는 퓨즈 정보의 리드(Read) 에러에 대한 검출 기능을 갖는 프로그래머블 퓨즈 회로에 관한 것이다.
통상적으로 프로그래머블 퓨즈 회로는 DRAM이나 그 밖의 반도체장치에서 특정 동작을 위한 옵션 처리 또는 리던던시 회로의 구동을 위해 사용되고 있다.
반도체 메모리 장치는 그 제조가 완료된 후에 규정대로 동작하는지를 판별하기 위해 여러 가지 테스트 파라메타(Parameter)들을 이용하여 다양한 방법으로 테스트된다. 상기 테스트에서 제어 회로들 중 하나가 불량인 반도체 메모리 장치는 페기처분되지만, 메모리 셀(Memory Cell)들 중 일부가 불량인 반도체 메모리 장치는 리던던시(Redundancy) 메모리 셀로 대체되어 정상적으로 사용될 수가 있다.
상기 메모리 셀들과 상기 리던던시 메모리 셀들은 퓨즈를 통해 제어회로들과 연결된다. 따라서, 불량인 메모리 셀이 있을 경우 상기 불량 메모리 셀에 연결된 퓨즈는 오픈(open)시키고, 그대신 퓨즈가 오픈되었다는 정보에 의해 상기 리던던시 메모리 셀을 구동시켜서 불량인 메모리 셀을 상기 리던던시 메모리셀로 대신한다.
또한, 프로그래머블 퓨즈 회로는 메모리 셀의 리페어뿐만 아니라 메모리장치의 내부회로 동작이나 내부 전원 레벨을 설계변경 없이 조정하는 경우에도 이용된다. 즉, 퓨즈 프로그래밍을 통하여 원하는 수준으로 내부회로의 동작 타이밍 및 전원 레벨을 조절할 수 있다.
반도체 메모리 장치에 이용되는 퓨즈로는 전기에 의해 오픈되는 전기 퓨즈(Electrical Fuse), 레이저 빔(Laser Beam)에 의해 오픈되는 레이저 퓨즈 등이 있다. 전기 퓨즈는 EEPROM(Electrical Erasable Programmable Read OnlyMemory) 반도체 장치에 주로 이용되며, 레이저 퓨즈는 DRAM(Dynamic Random Access Memory) 계열에 많이 이용된다.
도 1은 종래기술에 따른 프로그래머블 퓨즈 회로도이다.
도 1을 참조하면, 전원전압단(110)과 노드(N1) 사이의 풀업 패스에는 퓨즈(101)가 형성되어 있고, 노드(N1)과 접지단(120) 사이의 풀다운 패스에는 리셋 신호(RESET)에 제어받는 풀다운 스위칭트랜지스터(102)가 형성되어 있다. 노드(N1)과 출력단(OUT) 사이에는 인버터래치(103,104)와 출력용 인버터(105)가 접속되어 있다. 퓨즈(101)는 전도성 물질의 박막으로 형성되며 필요에 따라 레이저 융단에 의해 오픈(open)된다. 리셋신호는 VDD 전원이 안정화된 후 소정시간 액티브되는 펄스 신호이다.
도 2는 도 1의 회로도에서 레이저 융단에 의한 퓨즈 커팅의 유무와 리셋신호(RESET)에 따른 출력신호(OUT)의 동작 타이밍을 나타내는 것이다.
도 2를 참조하면, 도 2의 (c)와 같이 퓨즈(101)가 커팅되지 않았을 경우, 외부에서 전원전압 VDD가 퓨즈(101)를 통해 노드(N1)에 전달되고, 인버터래치(103, 104) 및 인버터(105)에 의해 출력단(OUT)은 논리 '하이(H)' 값을 갖게 된다. VDD 전원이 안정화된 후 리셋신호(RESET)가 활성화되어도 출력 상태는 '하이'를 유지한 다.
반면에, 도 2의 (d)와 같이 퓨즈(101)가 커팅되었을 경우, 외부에서 전원전압 VDD가 공급되더라도 노드 N1은 전기적 플로팅 상태가 되어 출력 OUT는 unknown state가 되며, 리셋신호(RESET)가 활성화되면 노드 N1은 '로우'가 되고 인버터래치(103, 104) 및 출력용 인버터(105)에 의해 출력 OUT는 '로우'가 된다.
상기한 바와 같은 플로그램머블 퓨즈를 이용하면 내부 회로동작이나 내부전원 레벨을 설계 변경 없이 퓨즈의 플로그램을 통해 원하는 수준으로 쉽게 타이밍할 수 있다.
그러나, 프로그래머블 퓨즈의 제조 과정에서 발생되는 퓨즈의 결함이나, 퓨즈의 레이저 블로잉(browing)시에 발생될 수 있는 부적절한 레이저 블로잉, 인접 퓨즈의 블로잉시 발생할 수 있는 데미지(damage) 등에 의해 퓨즈 정보의 리드(Read)시 오류가 발생될 수 있다.
따라서, 상기한 퓨즈 정보의 리드 오류가 발생될 수 있는 프로그래머블 퓨즈 회로를 이용하여 내부 회로의 미세한 조정이나 내부 전원 레벨의 미세한 조정을 수행하는 경우 원치 않는 미세 조정이 수행될 수 있으며, 이러한 퓨즈 정보 리드 오류는 전기적인 테스트를 통해서 쉽게 검출할 수 없는 문제점이 있다.
본 발명은 종래기술의 문제점을 해결하기 위한 것으로서, 퓨즈 정보의 리드 오류를 전기적으로 쉽게 검출하기 위한 프로그래머블 퓨즈 회로를 제공하는데 그 목적이 있다
본 발명의 다른 목적은 퓨즈 정보의 리드 오류를 전기적으로 쉽게 검출하기 위한 프로그래머블 퓨즈 회로를 갖는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명의 프로그래머블 퓨즈 회로는, 퓨즈에 의해 정보를 저장하고 상기 정보를 리드(Read)하기 위한 복수의 퓨즈 정보 리드 수단 - 상기 복수의 퓨즈 정보 리드 수단은 각기 동일한 하나의 정보를 저장 함 - ; 상기 각각의 퓨즈 정보 리드 수단으로부터 제공된 출력신호들를 비교하기 위한 비교수단; 및 상기 비교수단의 출력신호와 적어도 하나의 상기 퓨즈 정보 리드 수단의 출력에 응답하여 상기 복수의 퓨즈정보리드수단들의 출력이 모두 동일한 경우에 유효한 퓨즈 정보 리드 신호를 전달하는 출력수단을 포함하는 것을 특징으로 한다.
상기 본 발명의 프로그래머블 퓨즈 회로에서, 상기 비교수단은 상기 각각의 퓨즈 정보 리드 수단으로부터 제공된 출력신호들중에서 어느 하나가 다른 경우 퓨즈 정보의 읽기 에러 정보를 출력한다. 반면에 상기 비교수단은 상기 각각의 퓨즈 정보 리드 수단으로부터 제공된 출력신호들이 모두 동일한 경우 퓨즈 정보의 읽기 정상 정보를 출력한다.
또한, 상기 목적을 달성하기 위하여 본 발명의 반도체 메모리 장치는, 퓨즈에 의해 정보를 저장하고 상기 정보를 리드(Read)하기 위한 복수의 퓨즈 정보 리드 수단 - 상기 복수의 퓨즈 정보 리드 수단은 각기 동일한 하나의 정보를 저장 함 - ; 상기 각각의 퓨즈 정보 리드 수단으로부터 제공된 출력신호들를 비교하기 위한 비교수단; 상기 비교수단의 출력신호와 적어도 하나의 상기 퓨즈 정보 리드 수단의 출력에 응답하여 상기 복수의 퓨즈정보리드수단들의 출력이 모두 동일한 경우에 유효한 퓨즈 정보 리드 신호를 전달하는 출력수단; 상기 출력수단의 출력신호에 의해 구동하는 리던던시 회로부; 및 상기 비교수단의 출력신호를 제공받아 테스트모드에서 칩 외부로 상기 비교수단의 출력신호를 출력하기 위한 데이터출력회로부를 포함하는 것을 특징으로 한다.
본 발명의 반도체 메모리 장치에서, 상기 데이터출력회로부는 노멀동작시 메모리셀의 데이터를 출력할 수 있다. 그리고 상기 리던던시 회로부는 반도체메모리장치의 내부회로의 미세한 조정을 위한 회로이거나, 반도체메모리장치의 내부 전원 레벨에 대한 미세한 조정을 위한 회로일 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 프로그래머블 퓨즈 회로에 대한 블록 구성도이다.
도 3을 참조하면, 본 발명의 프로그래머블 퓨즈회로는 퓨즈에 의해 정보를 저장하고 상기 정보를 리드(Read)하기 위한 복수의 퓨즈 정보 리드 회로들(320A, 320B,..320N)과, 상기 각각의 퓨즈 정보 리드 회로들(320A, 320B,..320N)로부터 제공된 출력신호들를 비교하여 그 결과 신호인 출력신호 COMP를 출력하는 비교부(340)과, 비교부(340)의 출력신호 COMP와 제1퓨즈정보리드회로(320A)의 출력에 응답하여 최종적인 퓨즈 정보를 출력하기 위한 최종퓨즈정보출력부(360)로 구성되어 있다.
상기 복수의 퓨즈 정보 리드 회로(320A, 320B,..320N)들은 동일한 하나의 정보로 각기 프로그램(저장)되어 있다.
비교부(340)는 각각의 퓨즈 정보 리드 회로들(320A, 320B,..320N)로부터 제공된 출력신호들 중에서 적어도 어느 하나가 다른 경우 퓨즈 정보의 읽기 에러 정보를 출력하고, 퓨즈 정보 리드 회로들(320A, 320B,..320N)의 출력신호들이 모두 동일한 경우 퓨즈 정보의 읽기 정상 정보를 출력한다. 예컨대 신호 COMP가 논리 '하이'인 경우 '리드 정상'을 나타내고, 신호 COMP가 논리 '로우'인 경우 '리드 에러'를 나타낸다.
최종퓨즈정보출력부(360)은 비교부(340)의 출력과 제1퓨즈 정보 리드 회로(320A)의 출력에 응답하여 모든 퓨즈가 동일한 정보로서 리드된 경우에만 제1퓨즈 정보 리드 회로(320A)의 출력을 유효한 퓨즈정보로서 전달한다.
결국, 본 발명은 2개 이상의 프로그래머블 퓨즈를 이용하여 하나의 정보를 동일하게 저장하고, 2개 이상의 리드회로로 각각 퓨즈 정보를 리드한 다음, 리드된 각 퓨즈 정보의 동일성을 비교하여 주므로써, 퓨즈 정보 리드 에러의 유무를 검출할 수 있다.
즉, 프로그래머블 퓨즈의 제조 과정에서 발생되는 퓨즈의 결함이나, 퓨즈의 레이저 블로잉(browing)시에 발생될 수 있는 부적절한 레이저 블로잉 또는 인접 퓨즈의 블로잉시 발생할 수 있는 데미지(damage) 등에 의해 설령 제1퓨즈정보리드회로(320A)에서 에러 신호가 나오더라도 비교신호 COMP가 에러신호라는 정보를 주기 때문에 에러신호에 의해 발생될 수 있는 문제점을 해결할 수 있으며, 이러한 에러를 COMP 신호로 판별하므로 전기적으로 쉽게 검출 가능하다.
도 4는 본 발명의 일실시예에 따른 프로그래머블 퓨즈 회로도로서, 퓨즈정보리드회로를 두개 사용한 경우이다.
도 4를 참조하면, 본 발명의 일실시예에 따른 프로그래머블 퓨즈회로는, 퓨즈(421, 441)에 의해 정보를 저장하고 상기 정보를 리드(Read)하기 위한 제1 및 제2 퓨즈정보리드회로(420, 440)와, 상기 제1 및 제 2 퓨즈정보리드회로(420, 440)로부터 제공된 출력신호들를 비교하여 그 결과 신호인 출력신호 COMP를 출력하는 배타부정논리합(XNOR)게이트(460)와, 배타부정논리합게이트(460)의 출력신호 COMP와 제1퓨즈정보리드회로(420)의 출력에 응답하여 제1 및 제2 퓨즈(421, 441)가 동일한 정보로서 리드된 경우에만 제1퓨즈정보리드회로(420)의 출력을 유효한 퓨즈정보로서 전달하는 부정논리곱(NAND)게이트(480)으로 구성되어 있다.
구체적으로, 제1퓨즈정보리드회로(420)는 VDD 전원전압단과 노드(N2) 사이에 형성된 퓨즈(421)와, 노드(N2)와 VSS전원전압단 사이에 소스-드레인 경로가 형성되고 게이트에 리셋 신호 RESET를 인가받는 스위칭트랜지스터(422)와, 노드(N2)에 연결되고 자신의 출력신호를 배타부정논리합게이트(460)에 제공하는 인버터래치(423, 424)로 구성되어 있다.
마찬가지로, 제2퓨즈정보리드회로(440)는 VDD 전원전압단과 노드(N3) 사이에 형성된 퓨즈(441)와, 노드(N3)와 VSS전원전압단 사이에 소스-드레인 경로가 형성되고 게이트에 리셋 신호 RESET를 인가받는 스위칭트랜지스터(442)와, 노드(N3)에 연결되고 자신의 출력신호를 배타부정논리합게이트(460)에 제공하는 인버터래치(443, 444)로 구성되어 있다.
제1퓨즈(421) 및 제2퓨즈(441)에는 동일한 하나의 정보로 각기 프로그램(저장)되어 있다. 제1 및 제2 퓨즈는 각기 전도성 박막으로 제조되어 레이저 블로잉에 의해 커팅되는 경우와 그렇지 않은 경우로서 정보가 저장된다.
리셋신호 RESET는 VDD 전원이 안정화된 후 소정시간 액티브되는 펄스 신호이다.
배타부정논리합게이트(460)는 제1 및 제 2 퓨즈정보리드회로(420, 440)로부터 제공된 출력신호들이 상호 다른 경우 퓨즈 정보의 읽기 에러 정보로서 비교신호 COMP는 논리 '로루'를 출력하고, 상호 동일한 경우 퓨즈 정보의 읽기 정상 정보로서 신호 COMP가 논리 '하이'가 된다.
부정논리곱게이트(480)은 비교신호 COMP가 논리 '하이'인 경우에만 제1퓨즈 정보리드회로(420)의 출력을 유효한 퓨즈정보로서 전달한다.
도 5는 제1 및 제2 퓨즈의 커팅 유무에 따른 최종출력신호 OUT 및 비교신호 COMP의 결과를 나타낸다.
도 6은 본 발명의 프로그래머블 퓨즈 회로가 반도체메모리장치에 응용된 경우이다.
도 6을 참조하면, 퓨즈정보리드회로들(320A, 320B,..320N)과, 비교부(340) 및 최종퓨즈정보출력부(360)는 도 3에서의 구성과 동일하다.
메모리장치에 통상적으로 사용되고 있는 데이터출력회로부(620)에 비교부의 출력을 연결하고 테스트인에이블신호 test에 응답하여 데이터출력회로부(620)가 동작되도록 하므로써, 상기 데이터회로부(620)가 노말상태에서는 메모리 셀의 데이터 출력에 사용되도록 하고 테스트 동작에서는 상기 비교신호 COMP를 칩 외부로 출력하도록 한다. 이에 의해 테스트 모드에서 전기적으로 퓨즈 정보의 리드 에러를 쉽게 검출할 수 있다.
최종퓨즈정보출력부(360)의 출력 out는 리던던시 회로부(640)에 입력된다. 특히 리던던시 회로부(640)가 반도체메모리장치의 내부회로의 미세한 조정을 위한 회로일 경우 또는 반도체메모리장치의 내부 전원 레벨에 대한 미세한 조정을 위한 회로일 경우, 본 발명에서는 퓨즈 정보 리드신호가 에러 상태일 경우 상기 리던던시 회로의 동작을 예방할 수 있어, 리던던시 회로의 원치 않는 동작을 방지하게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 퓨즈 정보 리드 신호의 에러를 전기적으로 쉽게 검출할 수 잇도록 한 프로그래머블 퓨즈 회로를 제공하고, 또한 메모리장치 내부회로의 미세한 조정이나 내부전원 레벨의 미세한 조정에 응용하는 경우 발생될 수 있는 퓨즈 정보 리드 오류를 예방할 수 있고 전기적인 테스트를 통해서 쉽게 오류 검출이 가능하다.

Claims (15)

  1. 삭제
  2. 삭제
  3. 퓨즈에 의해 정보를 저장하고 상기 정보를 리드(Read)하기 위한 복수의 퓨즈 정보 리드 수단 - 상기 복수의 퓨즈 정보 리드 수단은 각기 동일한 하나의 정보를 저장 함 - ;
    상기 각각의 퓨즈 정보 리드 수단으로부터 제공된 출력신호들를 비교하기 위한 비교수단; 및
    상기 비교수단의 출력신호와 적어도 하나의 상기 퓨즈 정보 리드 수단의 출력에 응답하여, 상기 복수의 퓨즈정보리드수단들의 출력이 모두 동일한 경우에 유효한 퓨즈 정보로서 상기 적어도 하나의 상기 퓨즈 정보 리드 수단의 출력을 전달하는 출력수단을 포함하며,
    상기 비교수단은 상기 각각의 퓨즈 정보 리드 수단으로부터 제공된 출력신호들중에서, 어느 하나가 다른 경우 퓨즈 정보의 읽기 에러 정보를 출력하고 모두 동일한 경우 퓨즈 정보의 읽기 정상 정보를 출력하는 것을 특징으로 하는 프로그래머블 퓨즈 회로.
  4. 제3항에 있어서,
    상기 퓨즈 정보 리드 수단은,
    제1전원전압단과 노드 사이에 형성된 퓨즈;
    상기 노드와 제2전원전압단 사이에 소스-드레인 경로가 형성되고 게이트에 리셋 신호를 인가받는 스위칭트랜지스터; 및
    상기 노드에 연결되고 상기 비교수단으로 자신의 출력신호를 제공하는 인버터래치를 포함하는 것을 특징으로 하는 프로그래머블 퓨즈 회로.
  5. 제4항에 있어서,
    상기 퓨즈는 레이저 블로잉에 의해 커팅되는 전도성 박막임을 특징으로 하는 프로그래머블 퓨즈 회로.
  6. 제4항에 있어서,
    상기 리셋신호는 상기 제1전원전압이 안정화된 후 소정시간 액티브되는 펄스 신호인 것을 특징으로 하는 프로그래머블 퓨즈 회로.
  7. 퓨즈에 의해 정보를 저장하고 상기 정보를 리드(Read)하기 위한 복수의 퓨즈 정보 리드 수단 - 상기 복수의 퓨즈 정보 리드 수단은 각기 동일한 하나의 정보를 저장 함 - ;
    상기 각각의 퓨즈 정보 리드 수단으로부터 제공된 출력신호들를 비교하기 위한 비교수단;
    상기 비교수단의 출력신호와 적어도 하나의 상기 퓨즈 정보 리드 수단의 출력에 응답하여 상기 복수의 퓨즈정보리드수단들의 출력이 모두 동일한 경우에 유효한 퓨즈 정보로서 상기 적어도 하나의 상기 퓨즈 정보 리드 수단의 출력을 전달하는 출력수단
    상기 출력수단의 출력신호에 의해 구동하는 리던던시 회로부; 및
    상기 비교수단의 출력신호를 제공받아 테스트모드에서 칩 외부로 상기 비교수단의 출력신호를 출력하기 위한 데이터출력회로부
    를 포함하는 반도체메모리장치.
  8. 제7항에 있어서,
    상기 데이터출력회로부는 노멀동작시 메모리셀의 데이터를 출력하는 것을 특징으로 하는 반도체메모리장치.
  9. 제7항에 있어서,
    상기 리던던시 회로부는 반도체메모리장치의 내부회로의 미세한 조정을 위한 회로임을 특징으로 하는 반도체메모리장치.
  10. 제7항에 있어서,
    상기 리던던시 회로부는 반도체메모리장치의 내부 전원 레벨에 대한 미세한 조정을 위한 회로임을 특징으로 하는 반도체메모리장치.
  11. 제7항에 있어서,
    상기 비교수단은 상기 각각의 퓨즈 정보 리드 수단으로부터 제공된 출력신호들중에서 어느하나가 다른경우 퓨즈 정보의 읽기 에러 정보를 출력하는 것을 특징으로 하는 반도체메모리장치.
  12. 제7항에 있어서,
    상기 비교수단은 상기 각각의 퓨즈 정보 리드 수단으로부터 제공된 출력신호들이 모두 동일한 경우 퓨즈 정보의 읽기 정상 정보를 출력하는 것을 특징으로 하는 반도체메모리장치.
  13. 제7항 내지 제11항중 어느한 항에 있어서,
    상기 퓨즈 정보 리드 수단은,
    제1전원전압단과 노드 사이에 형성된 퓨즈;
    상기 노드와 제2전원전압단 사이에 소스-드레인 경로가 형성되고 게이트에 리셋 신호를 인가받는 스위칭트랜지스터; 및
    상기 노드에 연결되고 상기 비교수단으로 자신의 출력신호를 제공하는 인버터래치를 포함하는 것을 특징으로 하는 반도체메모리장치.
  14. 제12항에 있어서,
    상기 퓨즈는 레이저 블로잉에 의해 커팅되는 전도성 박막임을 특징으로 하는 반도체메모리장치.
  15. 제12항에 있어서,
    상기 리셋신호는 상기 제1전원전압이 안정화된 후 소정시간 액티브되는 펄스 신호인 것을 특징으로 하는 반도체메모리장치.
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