KR20050102305A - 리페어 퓨즈의 손상을 감지하는 반도체메모리소자 - Google Patents

리페어 퓨즈의 손상을 감지하는 반도체메모리소자 Download PDF

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Abstract

본 발명은 퓨즈의 손상 여부를 감지하는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 프리차지신호에 응답하여 출력노드에 제1 전원전압을 공급하기 위한 복수의 PMOS트랜지스터; 상기 반전된 프리차지신호에 응답하여 제1 노드에 제2 전원전압을 공급하기 위한 제1 NMOS트랜지스터; 각각의 로우어드레스신호에 의해 제어되며 상기 제1 노드에 소스단이 연결된 복수의 NMOS트랜지스터; 상기 복수의 NMOS트랜지스터의 드레인단과 상기 출력노드 사이에 연결된 복수의 퓨즈; 상기 제1 노드에 걸린 신호 비해 상기 출력노드에 걸린신호가 갖는 지연을 통해 퓨즈의 손상여부를 감지하여 손상감지신호를 출력하기 위한 퓨즈손상감지부를 구비하는 반도체메모리소자를 제공한다.

Description

리페어 퓨즈의 손상을 감지하는 반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE FOR SENSEING DAMAGE OF REPAIR FUSE}
본 발명은 리페어(Repair) 퓨즈에 관한 것으로, 특히, 퓨즈의 손상을 감지할 수 있는 반도체메모리소자에 관한 것이다.
일반적으로, 미세 가공 기술을 이용한 고집적 대용량 메모리 디바이스에서는, 제조 공정 중에 미세 가공된 좁아진 선 폭에 의한 평면적인 마진(Margin)이 부족하여 발생되는 브리지 현상 등으로 인해, 메모리 장치의 대기 상태에서 원하지 않는 전류 경로가 형성되어 메모리 셀(Memory Cell)에 페일이 발생하는 일이 빈번하게 된다. 이를 개선하기 위하여 리던던트 메모리 셀을 일반 셀에 추가하고 리던던트 메모리 셀을 선택하기 위한 리페어 퓨즈를 사용하게 된다.
도 1은 종래기술에 따른 리페어 퓨즈 장치의 회로도이다.
도 1를 참조하면, 리페어 퓨즈 장치는 프리차지신호(PRG)에 제어받아 출력노드를 논리레벨 'H'로 초기화시키기 위한 복수의 PMOS트랜지스터(PM1, PM2)와, 로우어드레스신호(M#0, M#1)에 제어받아 출력노드를 논리레벨 'L'로 유지시키기 위한 복수의 NMOS트랜지스터(NM1, NM2)와, 셀의 페일 여부에 따라서 해당 로우어드레스신호에 제어받는 NMOS트랜지스터(NM1, NM2)와 출력노드와의 연결을 절체하기 위한 리페어용 퓨즈(FUSE A, FUSE B)와, 출력노드에 걸린 전압을 반전시켜 퓨즈감지신호(VO)로 출력시키기 위한 인버터(I1)를 구비한다.
프리차지신호(PRG)는 DRAM이 초기 파워-온되거나, 또는 액티브 이후 프리차지될 때 출력노드를 전원전압 VDD로 초기화시키기 위한 신호이다. 또한, 로우어드레스신호(M#0, M#1)는 로우 어드레스(X-Address)에 의해서 선택된 메모리셀어레이(MAT)의 번호이다.
메모리셀어레이가 페일된 경우 레이저를 이용하여 해당 퓨즈를 컷팅(cutting)하고, 이후 선택된 메모리셀어레이의 데이터 증폭 시키기 위한 비트라인 감지증폭기(Bit-Line SenseAmplifier)의 구동시 퓨즈감지신호(VO)를 사용된다.
한편, 도 2는 레이저를 통해 퓨즈를 컷팅하는 과정 중 레이저에 의해서 인접퓨즈가 손상되는 문제점을 도시한 도면이다.
레이저에 의해서 퓨즈 FUSE A를 컷팅하는 과정 중 퓨즈 FUSE B가 손상되어, 로우어드레스신호 M#1이 인가되었을 때 손상된 퓨즈 FUSE B가 끊어진 것으로 인식되는 문제점이 발생된다. 즉, 레이저에 의해서 손상된 퓨즈 FUSE B가 연결회로에서 고저항으로 인식되어 해당 로우어드레스신호 M#1이 인가되었을 때, 이에 응답하여 출력노드의 전압레벨을 논리레벨 'L'로 변환하는데 시간적 지연이 발생되어 퓨즈가 끊어진 것으로 판단된다.
또한, 이러한 손상된 퓨즈는 웨이퍼 레벨의 검사에서는 잘 발견되지 않고, 패키지 제작 및 번-인(BURN-IN) 과정을 거친 패키지 레벨에서 손상된 퓨즈에 의한 문제점이 발견된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 웨이퍼레벨에서 리페어 퓨즈의 손상을 감지할 수 있는 반도체메모리소자를 제공한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 반도체메모리소자는 프리차지신호에 응답하여 출력노드에 제1 전원전압을 공급하기 위한 복수의 PMOS트랜지스터; 상기 반전된 프리차지신호에 응답하여 제1 노드에 제2 전원전압을 공급하기 위한 제1 NMOS트랜지스터; 각각의 로우어드레스신호에 의해 제어되며 상기 제1 노드에 소스단이 연결된 복수의 NMOS트랜지스터; 상기 복수의 NMOS트랜지스터의 드레인단과 상기 출력노드 사이에 연결된 복수의 퓨즈; 상기 제1 노드에 걸린 신호 비해 상기 출력노드에 걸린신호가 갖는 지연을 통해 퓨즈의 손상여부를 감지하여 손상감지신호를 출력하기 위한 퓨즈손상감지부를 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 웨이퍼 레벨에서 퓨즈의 손상을 감지하는 리페어용 퓨즈장치의 회로도이다.
도 3을 참조하면, 일 실시예에 따른 퓨즈장치는 복수의 리페어용 퓨즈(FUSE 1, FUSE 2)와, 퓨즈(FUSE 1, FUSE 2)의 양단에 걸린 신호(P#1, P#2)의 지연 여부를 감지하여 퓨즈의 손상을 감지하기 위한 퓨즈손상감지부(100)를 구비한다.
또한, 퓨즈장치는 프리차지신호(PRG)에 제어받아 출력노드를 논리레벨 'H'로 초기화시키기 위한 복수의 PMOS트랜지스터(PM3, PM4)와, 로우어드레스신호(M#0, M#1)에 제어받아 출력노드를 논리레벨 'L'로 유지시키기 위한 복수의 NMOS트랜지스터(NM4, NM5)와, 셀의 페일 여부에 따라서 해당 로우어드레스신호(M#0, M#1)에 제어받는 NMOS트랜지스터(NM4, NM5)와 노드 #P1와의 연결을 절체하기 위한 리페어용 퓨즈(FUSE 1, FUSE 2)와, 노드 #P1에 걸린 전압을 반전시켜 퓨즈감지신호(VO)로 출력시키기 위한 인버터(I1)를 구비한다.
퓨즈손상감지부(100)는 테스트신호(TM)에 응답하여 퓨즈의 양측단 P#1 및 P#2에 걸린 신호를 전달하기 위한 트랜스퍼게이트(TG1, TG2)와, 각 트랜스퍼게이트(TG1, TG2)의 출력신호를 논리합하여 손상감지신호(COMP)를 출력하기 위한 논리조합부(120)를 구비한다.
그리고 논리조합부(120)는 각 트랜스퍼게이트(TG1, TG2)의 출력신호를 반전시키기 위한 인버터(I3, I4)와, 인버터(I3, I4)의 출력신호를 입력으로 하여 손상감지신호(COMP)를 출력하기 위한 낸드게이트(ND1)를 구비한다.
도 4는 도 3의 회로의 동작파형도로써, 도 3및 도 4를 참조하여 정상적인 퓨즈와 손상된 퓨즈에 의해 출력되는 손상감지신호(COMP)에 대해서 살펴보도록 한다.
로우어드레스신호 M#1에 응답하여 NMOS트랜지스터(NM5)가 턴온되어 출력노드의 전하가 NMOS트랜지스터(NM5)를 통해 흘러 출력노드의 전압레벨이 VSS로 떨어진다. 그런데, 전술한 바와 같이 손상된 퓨즈 FUSE 2는 그 연결 부분에서 고저항으로 작용하므로, 이를 통해 전하가 흐르는데 지연이 발생되어 노드 P#1이 논리레벨 '로우'로 하강하는데 지연이 생긴다. 따라서, 노드 P#1 및 P#2의 신호를 논리합하여 출력되는 손상감지신호(COMP)는 노드 P#1의 논리레벨이 '로우'로 하강한 뒤에 비활성화 된다(case1).
반면, 손상되지 않은 퓨즈가 선택된 경우에는 노드 P#1에 비해 노드 P#2의 신호가 큰 지연을 갖지 않고 비슷한 시점에 논리레벨 '로우'로 변화되므로, 손상된 퓨즈에 비해서 보다 빠른 시점에 손상감지신호(COMP)가 비활성화되는 것을 알 수 있다(case2).
전술한 본 발명은 손상된 퓨즈가 고저항으로 작용하여 퓨즈의 노드 일 측단에 비해 타측단의 전압레벨 변화가 지연을 가지므로, 이를 통해 리페어 퓨즈의 레이저 절단 시 인접 퓨즈가 손상되었는지 여부를 웨이퍼 레벨에서 정확하고 빠르게 판단할 수 있어 수율을 향상시킨다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 퓨즈가 손상된 경우 저항이 증가하는 현상을 이용하여 퓨즈 양단의 신호의 지연 정도를 측정하여 퓨즈가 손상되었는지 여부를 웨이퍼 레벨에서 감지하여, 수율을 향상시킨다.
도 1은 종래기술에 따른 반도체 메모리 소자 내 리페어 퓨즈장치의 회로도.
도 2는 레이저를 통해 퓨즈를 컷팅하는 과정 중 레이저에 의해서 인접퓨즈가 손상되는 문제점을 도시한 도면.
도 3은 본 발명의 일 실시예에 따른 웨이퍼 레벨에서 퓨즈의 손상 여부를 감지할 수 있는 리페어 퓨즈장치의 회로도.
도 4은 도 3의 회로의 동작 파형도.
* 도면의 주요 부분의 부호에 대한 설명
100 : 퓨즈손상감지부
120 : 논리조합부

Claims (6)

  1. 복수의 리페어용 퓨즈; 및
    상기 퓨즈의 일측단에 걸린 신호와, 상기 일측단으로부터 타측단에 전달된 신호가 갖는 지연을 감지하여 퓨즈의 손상여부를 감지하는 손상감지신호를 출력하기 위한 퓨즈손상감지부
    를 구비하는 반도체메모리소자.
  2. 제1항에 있어서,
    상기 퓨즈손상감지부는,
    테스트신호에 응답하여 상기 일측단에 걸린 신호와 타측단에 걸린 신호를 전달하기 위한 제1 및 제2 트랜스퍼게이트와, 상기 제1 및 제2 트랜스퍼게이트의 출력신호를 논리합하여 상기 손상감지신호를 출력하기 위한 논리조합부를 구비하는 것을 특징으로 하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 논리조합부는,
    상기 제1 트랜스퍼게이트 및 제2 트랜스퍼게이트의 출력신호를 반전시키기 위한 제1 및 제2 인버터와, 상기 제1 및 제2 인버터의 출력신호를 입력으로 하여 상기 손상감지신호를 출력하기 위한 낸드게이트를 구비하는 것을 특징으로 하는 반도체메모리소자.
  4. 프리차지신호에 응답하여 출력노드에 제1 전원전압을 공급하기 위한 복수의 PMOS트랜지스터;
    상기 반전된 프리차지신호에 응답하여 제1 노드에 제2 전원전압을 공급하기 위한 제1 NMOS트랜지스터;
    각각의 로우어드레스신호에 의해 제어되며 상기 제1 노드에 소스단이 연결된 복수의 NMOS트랜지스터;
    상기 복수의 NMOS트랜지스터의 드레인단과 상기 출력노드 사이에 연결된 복수의 퓨즈;
    상기 제1 노드에 걸린 신호 비해 상기 출력노드에 걸린신호가 갖는 지연을 통해 퓨즈의 손상여부를 감지하여 손상감지신호를 출력하기 위한 퓨즈손상감지부
    를 구비하는 반도체메모리소자.
  5. 제4항에 있어서,
    상기 퓨즈손상감지부는,
    테스트신호에 응답하여 상기 출력노드에 걸린 신호와, 상기 제1 노드에 걸린 신호를 전달하기 위한 제1 및 제2 트랜스퍼게이트와, 상기 제1 및 제2 트랜스퍼게이트의 출력신호를 논리합하여 상기 손상감지신호를 출력하기 위한 논리조합부를 구비하는 것을 특징으로 하는 반도체메모리소자.
  6. 제5항에 있어서,
    상기 논리조합부는,
    상기 제1 트랜스퍼게이트 및 제2 트랜스퍼게이트의 출력신호를 반전시키기 위한 제1 및 제2 인버터와, 상기 제1 및 제2 인버터의 출력신호를 입력으로 하여 상기 손상감지신호를 출력하기 위한 낸드게이트를 구비하는 것을 특징으로 하는 반도체메모리소자.
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