JP2006012211A

JP2006012211A - 半導体集積回路

Info

Publication number: JP2006012211A
Application number: JP2004183768A
Authority: JP
Inventors: Toshiaki Dosaka; 利彰堂坂; Masayuki Hayakawa; 誠幸早川; Yutaka Tanaka; 豊田中; Takeshi Midorikawa; 剛緑川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-06-22
Filing date: 2004-06-22
Publication date: 2006-01-12
Also published as: US20050280495A1; US7495310B2

Abstract

【課題】比較的簡易な構成によって、検出目標であるフューズ素子の切断状態または非切断状態を正確に判定し得るフューズデータ読み出し回路を提供する。
【解決手段】ＬＳＩに内蔵した検出目標であるフューズ素子Ｆ１の端子間抵抗に依存する電流と、検出基準となる非切断状態のリファレンス用のフューズ素子Ｆ２と半導体抵抗素子Ｒ１との直列抵抗に依存する電流とを差動検出型のラッチ回路１０により比較して、検出目標であるフューズ素子の切断／非切断状態を判定する。
【選択図】図１

Description

本発明は、半導体集積回路に係り、特に一対のフューズ(Fuse)素子のデータを読み出すためのフューズデータ読み出し回路に関するもので、例えば半導体メモリのリダンダンシ回路においてフューズ素子にプログラミングされたデータを読み出す回路に使用されるものである。

半導体集積回路（ＬＳＩ）に形成されたフューズ素子にプログラミングされたデータ（フューズ素子の導通／非導通状態）を読み出して判定する際、２通りの方法が知られている。第１の方法は、検出目標とする１つのフューズ素子の導通／非導通状態に依存する信号電圧を直接に検出するものである。しかし、この方法は、ＬＳＩの製造プロセスのばらつき、フューズ素子の破壊状態のばらつき、破壊状態のフューズ素子の経時変化による低抵抗化、非破壊状態のフューズ素子の経時変化による高抵抗化などによる影響を受けて誤動作を招く。第２の方法は、検出目標とするフューズ素子を含む一対のフューズ素子にそれぞれ依存する信号電圧の差を検出するものであり、特許文献１、２などに開示されている。

前記特許文献１には、一対のフューズ素子（アンチフューズ）に依存する信号電圧差を差動増幅器で検出増幅し、その出力をラッチ回路で記憶するように検出制御回路で制御する点が開示されている。この方法は、回路構成が複雑であり、回路面積が大きくなり、フューズ素子の抵抗の経時変化を検証することができない。

前記特許文献２のクレーム９には、一対のフューズ・抵抗直列回路（フューズ素子に抵抗素子が直列接続された回路）に依存する信号電圧差を差動増幅器で検出する回路を、冗長アドレス発生回路に適用する点が開示されている。この回路においては、一対のフューズは、どちらも切断される可能性があり、一対のフューズ素子にそれぞれ抵抗素子が直列接続されているので、回路面積が大きくなり、フューズ素子の抵抗の経時変化を検証することができない。

なお、特許文献３には、フューズ素子の抵抗の経時変化による影響を相殺するために、ラッチ回路の閾値電圧を１６段階で可変する方式が開示されている。しかし、閾値電圧を可変するための制御回路が必要であり、回路構成が複雑化し、フューズ素子の抵抗の経時変化の検証動作を行うのに時間がかかる。
特開２００２−１３３８９５号公報米国特許第６２０１４３２号明細書米国特許第６３８４６６６号明細書

本発明は前記した従来の問題点を解決すべくなされたもので、比較的簡易な構成によって、検出目標であるフューズ素子の切断状態または非切断状態を正確に判定し得るフューズデータ読み出し回路を搭載した半導体集積回路を提供することを目的とする。

また、本発明の他の目的は、比較的簡易な構成によって、検出目標であるフューズ素子の切断状態における抵抗の経時変化の程度を簡単に検証し得るフューズデータ読み出し回路を搭載した半導体集積回路を提供することにある。

本発明の半導体集積回路の第１の態様は、第１のフューズ素子の端子間抵抗に依存する電流と、非切断状態のリファレンス用の第２のフューズ素子と半導体抵抗素子との直列抵抗に依存する電流とを差動検出型のラッチ回路により比較し、前記第１のフューズ素子の切断／非切断状態を判定するフューズデータ読み出し回路を搭載したことを特徴とする。

本発明の半導体集積回路の第２の態様は、第１のフューズ素子の端子間抵抗に依存する電流と、非切断状態のリファレンス用の第２のフューズ素子と第１の半導体抵抗素子との直列抵抗または前記第２のフューズ素子と第２の半導体抵抗素子との直列抵抗に依存する電流とを差動検出型のラッチ回路により比較し、前記第１のフューズ素子について、切断／非切断状態の判定および切断状態における抵抗の経時変化の判定を行うフューズデータ読み出し回路を搭載したことを特徴とする。

本発明の第１の態様によれば、検出目標であるフューズ素子と検出基準となる非切断状態のリファレンス用のフューズ素子の状態とを比較する比較的簡易な構成によって、検出目標であるフューズ素子の切断／非切断状態を正確に判定し得るフューズデータ読み出し回路を提供することができる。

本発明の第２の態様によれば、２つの半導体抵抗素子を切換接続する比較的簡易な構成によって、検出目標であるフューズ素子の切断状態における抵抗の経時変化の程度を簡単に検証し得るフューズデータ読み出し回路を提供することができる。

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。

＜第１の実施形態＞
図１は、本発明のＬＳＩに搭載されたフューズデータ読み出し回路の第１の実施形態の基本構成を示している。

図１において、差動検出型のラッチ回路１０の一対の入力ノードのうち、一方の入力ノードとVSS ノードとの間には検出目標である第１のフューズ素子Ｆ１が接続されており、他方の入力ノードとVSS ノードとの間には、検出基準となるリファレンス用の第２のフューズ素子Ｆ２と所定の抵抗値を有する半導体抵抗素子Ｒ１とが直列に接続されてなるフューズ・抵抗直列回路１１が接続されている。この半導体抵抗素子Ｒ１は、ＬＳＩのシリコン基板上に形成可能な構造のものであり、ＭＯＳ抵抗とかポリシリコン抵抗が用いられる。

前記一対をなすフューズ素子Ｆ１とリファレンス用のフューズ素子Ｆ２とは、寄生抵抗成分なども含めて同じ構成を有するように形成されており、例えばレーザ照射により溶断可能な素子とか、あるレベル以上の電圧を印加することで電流特性が変化する素子とか、電流により切断可能な素子が用いられる。この場合、フューズ素子Ｆ１・リファレンス用のフューズ素子Ｆ２の各一端側と前記ラッチ回路１０の一対の入力ノードとの配線距離が短くなるように、フューズ素子Ｆ１・リファレンス用のフューズ素子Ｆ２の形成領域とラッチ回路１０の形成領域とは近接し、かつこの２つのフューズ素子とラッチ回路１０とが対称に配置されていることが望ましい。

前記差動検出型のラッチ回路１０は、一対の入力ノードに流れる電流差を検出し、検出結果に応じてハイ（“Ｈ”）レベルまたはロウ（“Ｌ”）レベルの出力状態を保持するものである。

上記構成において、半導体抵抗素子Ｒ１の抵抗値は、フューズ素子Ｆ１の非切断（切断前）状態の端子間抵抗値Ｆ１onより十分に大きな値であって、かつ、フューズ素子Ｆ１の切断（切断後）の状態の端子間抵抗値Ｆ１off より十分に小さな値となるように設計されている。この場合、フューズ素子Ｆ１の切断状態での経時変化が発生しても、半導体抵抗素子Ｒ１の抵抗値はフューズ素子Ｆ１の切断状態の端子間抵抗値Ｆ１off より十分に小さな値（例えばＦ１off の約１／２）となるように設計されている。

したがって、差動検出型のラッチ回路１０の動作時（制御信号による駆動時、あるいは電源投入時の動作時）に、フューズ素子Ｆ１の非切断状態／切断状態に応じて一対の入力ノードに流れる電流差の極性が異なる。結果として、差動検出型のラッチ回路１０は、一対の入力ノードの電流差の極性を検出し、検出結果に応じて“Ｈ”レベルまたは“Ｌ”レベルの出力状態を保持する。

図２は、図１のフューズデータ読み出し回路の実施例１を示す回路図である。

差動検出型のラッチ回路１０は、２つのＣＭＯＳインバータ回路ＩＶ１、ＩＶ２の各入力ノードと各出力ノードが交差接続されたＣＭＯＳラッチ回路からなり、２つのＣＭＯＳインバータ回路ＩＶ１、ＩＶ２の各高電位側電源ノードは電源(VDD) ノードに接続されており、各低電位側電源ノードは一対の入力ノードとなっている。前記ラッチ回路１０の２つのＣＭＯＳインバータ回路ＩＶ１、ＩＶ２の各出力ノードとVDD ノードとの間には、それぞれ活性化制御用のＰＭＯＳトランジスタＰＴが接続されている。なお、２つのＣＭＯＳインバータ回路ＩＶ１、ＩＶ２のうち、一方のＣＭＯＳインバータ回路の出力ノードはラッチ回路１０の出力ノードＯＵＴとなる。

前記一対の入力ノード間には、オン駆動されて一対の入力ノードを等電位化するためのイコライズ用のＮＭＯＳトランジスタＥＱが接続されている。そして、一対の入力ノードのうち、一方の入力ノードと接地(VSS) ノードとの間には検出目標であるフューズ素子Ｆ１と活性化制御用のＮＭＯＳトランジスタＮＴが直列に接続されており、他方の入力ノードとVSS ノードとの間には、フューズ・抵抗直列回路１１と活性化制御用のＮＭＯＳトランジスタＮＴが直列に接続されている。

なお、各活性化制御用のトランジスタＰＴ、ＮＴのゲートには制御信号であるクロック信号ＣＬＫが印加されるものであり、クロック信号ＣＬＫが“Ｌ”レベルの時には活性化制御用のトランジスタＰＴがオン状態になってフューズデータ読み出し回路をプリチャージ動作させ、クロック信号ＣＬＫが“Ｈ”レベルになると、活性化制御用のトランジスタＮＴがオン状態になってフューズ素子Ｆ１およびフューズ・抵抗直列回路１１の状態に応じてフューズデータ読み出し回路をディスチャージ動作させる。

図２のフューズデータ読み出し回路において、フューズ素子Ｆ１の非切断（切断前）状態においてクロック信号ＣＬＫが“Ｈ”レベルになった時の動作は、フューズ素子Ｆ１にはその抵抗値Ｆ１onに応じた電流Ｉ1 が流れ、フューズ・抵抗直列回路１１にはその抵抗値に応じた電流Ｉ2 が流れる。この場合、Ｉ1 ＞Ｉ2 となるように設計されているので、ラッチ回路１０の一対の入力ノードに電位差が発生し、この電位差の極性に応じてラッチ回路１０の出力ノードＯＵＴが“Ｈ”レベルまたは“Ｌ”レベルの状態を保持する。

これに対して、フューズ素子Ｆ１が切断された状態においてクロック信号ＣＬＫが“Ｈ”レベルになった時の動作は、フューズ素子Ｆ１にはその端子間抵抗値に応じた電流Ｉ1aが流れ、フューズ・抵抗直列回路１１にはその抵抗値に応じた電流Ｉ2 が流れる。この場合、フューズ素子Ｆ１の切断状態での経時変化を考慮しても、Ｉ1a＜Ｉ2 となるように設計されているので、ラッチ回路１０の一対の入力ノードには前記したフューズ素子Ｆ１の非切断状態とは逆極性の電位差が発生し、この電位差の極性に応じてラッチ回路１０の出力ノードＯＵＴが“Ｌ”レベルまたは“Ｈ”レベルの状態に反転する。

上記したフューズデータ読み出し回路の第１の実施形態によれば、検出目標であるフューズ素子Ｆ１の端子間抵抗に依存する電流と、検出基準となる非切断状態のリファレンス用のフューズ素子Ｆ２を含むフューズ・抵抗直列回路１１に依存する電流とを差動検出型のラッチ回路１０により相対的に比較する。これによって、検出目標であるフューズ素子Ｆ１の切断／非切断状態を正確に判定することができる。この場合、一対のフューズ素子Ｆ１、Ｆ２は、寄生抵抗や寄生容量も含めて等しい特性を有するので、フューズ素子Ｆ１の非切断／切断状態による抵抗値の変化による影響のみを比較して判定動作を正確に行うことができる。しかも、一対のフューズ素子Ｆ１、Ｆ２と、抵抗素子Ｒ１と、差動検出型のラッチ回路１０とを主な構成とする比較的簡易な構成によって実現可能である。

＜第２の実施形態＞
図３は、本発明のＬＳＩに搭載されたフューズデータ読み出し回路の第２の実施形態の基本構成を示している。

図３に示すフューズデータ読み出し回路は、図１を参照して前述したフューズデータ読み出し回路と比べて、リファレンス用のフューズ素子Ｆ２に対して、複数（本例では２つ）の半導体抵抗素子Ｒ１、Ｒ２を、例えばテストモード信号によって制御可能なスイッチ（例えばＭＯＳトランジスタ）Ｓ１、Ｓ２により選択的に切り替えて直列に接続し得るように構成されている点が異なり、その他は同じである。

即ち、ラッチ回路１０の入力ノードに一端が接続されたリファレンス用のフューズ素子Ｆ２の他端とVSS ノードとの間には、第１のスイッチＳ１と第１の抵抗値Ｒａを有する第１の半導体抵抗素子Ｒ１とが直列に接続された第１の直列回路１１と、第２のスイッチＳ２と第２の抵抗値Ｒｂ（＜Ｒａ）を有する第２の半導体抵抗素子Ｒ２とが直列に接続された第２の直列回路１２が並列に接続されている。これらの２つの半導体抵抗素子は、ＬＳＩのシリコン基板上に形成可能な構造のものであり、ＭＯＳ抵抗とかポリシリコン抵抗が用いられる。

前記複数のフューズ素子Ｆ１、Ｆ２は、寄生抵抗成分なども含めて同じ構成を有するように形成されており、例えばレーザ照射により溶断可能な素子とか、あるレベル以上の電圧を印加することで電流特性が変化する素子とか、電流により切断可能な素子が用いられる。この場合、各フューズ素子Ｆ１、Ｆ２とラッチ回路１０の一対の入力ノードとの配線距離が短くなるように、各フューズ素子Ｆ１、Ｆ２の形成領域とラッチ回路１０の形成領域とは近接していることが望ましい。

上記したフューズデータ読み出し回路の第２の実施形態によれば、検出基準となるリファレンス用のフューズ素子Ｆ１に対して２つの半導体抵抗素子Ｒ１、Ｒ２をスイッチＳ１、Ｓ２により選択的に切り替え接続することが可能である。したがって、第１の抵抗値Ｒａを有する第１の半導体抵抗素子Ｒ１を選択した場合には、第１の実施形態と同様に、検出目標であるフューズ素子Ｆ１の端子間抵抗に依存する電流と、検出基準となる非切断状態のリファレンス用のフューズ素子Ｆ２と第１の半導体抵抗素子Ｒ１（抵抗値Ｒａ）との直列抵抗に依存する電流とを差動検出型のラッチ回路１０により比較することによって、検出目標であるフューズ素子Ｆ１の切断／非切断状態を正確に判定することができる。この場合、各フューズ素子Ｆ１、Ｆ２は、寄生抵抗や寄生容量も含めて等しい特性を有するので、フューズ素子の非切断／切断状態による抵抗値の変化による影響のみを比較して判定動作を正確に行うことができる。

これに対して、検出目標であるフューズ素子Ｆ１の切断状態における抵抗の経時変化（ＬＳＩの所定期間使用後における抵抗値の減少）を見込んだ状態で切断／非切断状態を検出したい場合には、検出目標であるフューズ素子Ｆ１の端子間抵抗に依存する電流と、検出基準となる非切断状態のリファレンス用のフューズ素子Ｆ２と第２の半導体抵抗素子Ｒ２（抵抗値Ｒｂ）との直列抵抗に依存する電流との相対的な比較によって、検出目標であるフューズ素子Ｆ１の切断／非切断状態を正確に判定することができる。したがって、第２の半導体抵抗素子Ｒ２の抵抗値Ｒｂを適切に設計することによって、検出目標であるフューズ素子Ｆ１の切断状態における抵抗の経時変化の程度（所望期間経過後の抵抗変化）を見込んだ状態でフューズ素子Ｆ１の切断／非切断状態を検出することができる。

しかも、第２の実施形態によれば、上記したような判定動作を、各フューズ素子Ｆ１、Ｆ２と、各抵抗素子Ｒ１、Ｒ２と、差動検出型のラッチ回路１０とを主な構成とする比較的簡易な構成によって実現可能である。

本発明のＬＳＩに搭載されたフューズデータ読み出し回路の第１の実施形態の基本構成を示す構成説明図。図１のフューズデータ読み出し回路の実施例１を示す回路図。本発明のＬＳＩに搭載されたフューズデータ読み出し回路の第２の実施形態の基本構成を示す構成説明図。

符号の説明

１０…差動検出型のラッチ回路、１１…フューズ・抵抗直列回路、Ｆ１、Ｆ２…フューズ素子、Ｒ１…半導体抵抗素子。

Claims

第１のフューズ素子の端子間抵抗に依存する電流と、非切断状態のリファレンス用の第２のフューズ素子と半導体抵抗素子との直列抵抗に依存する電流とを差動検出型のラッチ回路により比較し、前記第１のフューズ素子の切断／非切断状態を判定するフューズデータ読み出し回路を搭載したことを特徴とする半導体集積回路。
前記半導体抵抗素子の抵抗値は、前記第１のフューズ素子の非切断状態の端子間抵抗より大きく、前記第１のフューズ素子の切断状態の端子間抵抗より小さいことを特徴とする請求項１記載の半導体集積回路。
第１のフューズ素子の端子間抵抗に依存する電流と、非切断状態のリファレンス用の第２のフューズ素子と第１の半導体抵抗素子との直列抵抗または前記第２のフューズ素子と第２の半導体抵抗素子との直列抵抗に依存する電流とを差動検出型のラッチ回路により比較し、前記第１のフューズ素子について、切断／非切断状態の判定および切断状態における抵抗の経時変化の判定を行うフューズデータ読み出し回路を搭載したことを特徴とする半導体集積回路。
前記第２の半導体抵抗素子の抵抗値は、前記第１の半導体抵抗素子の抵抗値より小さいことを特徴とする請求項３記載の半導体集積回路。
前記リファレンス用の第２のフューズ素子に対して、前記第１の半導体抵抗素子または前記第２の半導体抵抗素子を接続するように切り替えるスイッチ素子をさらに具備することを特徴とする請求項３または４記載の半導体集積回路。