JP2002208296A - 低電源電圧でｃｍｏｓプロセスと両立するフューズの状態を検出する差動電圧検出回路 - Google Patents
低電源電圧でｃｍｏｓプロセスと両立するフューズの状態を検出する差動電圧検出回路Info
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Abstract
(57)【要約】
【課題】 低電源電圧レベルでＣＭＯＳ処理と両立する
（例えば、シリサイドポリシリコン、ドープトポリシリ
コン、金属）フューズの状態を検出可能な電圧検出回路
を提供する。 【解決手段】 差動電圧検出回路は、抵抗ブリッジの上
方脚に配置のフューズを有し、残りの上方脚（検出脚）
は、抵抗を使用している。この抵抗は、ドープトポリシ
リコンまたはポリシリサイド、またはＣＭＯＳプロセス
でＮ井戸またはＰ井戸を形成するドープトシリコンで構
成されている。下方脚は、各々１対の整合したスイッチ
のうちから選択されたスイッチを有している。比較器、
ラッチおよび組み合わせ論理回路は、前記抵抗ブリッジ
の前記フューズの状態を検出し、前記スイッチが動作し
て前記抵抗ブリッジの電流の流れを停止できるようにな
る前に前記状態情報をラッチする。前記差動電圧検出回
路は、高度ＣＭＯＳプロセスと両立する低電圧レベルで
動作可能である。
（例えば、シリサイドポリシリコン、ドープトポリシリ
コン、金属）フューズの状態を検出可能な電圧検出回路
を提供する。 【解決手段】 差動電圧検出回路は、抵抗ブリッジの上
方脚に配置のフューズを有し、残りの上方脚（検出脚）
は、抵抗を使用している。この抵抗は、ドープトポリシ
リコンまたはポリシリサイド、またはＣＭＯＳプロセス
でＮ井戸またはＰ井戸を形成するドープトシリコンで構
成されている。下方脚は、各々１対の整合したスイッチ
のうちから選択されたスイッチを有している。比較器、
ラッチおよび組み合わせ論理回路は、前記抵抗ブリッジ
の前記フューズの状態を検出し、前記スイッチが動作し
て前記抵抗ブリッジの電流の流れを停止できるようにな
る前に前記状態情報をラッチする。前記差動電圧検出回
路は、高度ＣＭＯＳプロセスと両立する低電圧レベルで
動作可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には、差動
フューズ検出回路に関し、特に、低電源電圧でＣＭＯＳ
プロセスと両立する（例えば、シリサイドポリシリコ
ン、ドープトポリシリコン、金属）フューズの状態を検
出する差動電圧検出回路に関する。フューズの状態は、
溶断されたか（例えば、開放または１ＭΩより大きい抵
抗値）または溶断されてないか（例えば、短絡または１
００Ωより小さい抵抗）いずれかである。
フューズ検出回路に関し、特に、低電源電圧でＣＭＯＳ
プロセスと両立する（例えば、シリサイドポリシリコ
ン、ドープトポリシリコン、金属）フューズの状態を検
出する差動電圧検出回路に関する。フューズの状態は、
溶断されたか（例えば、開放または１ＭΩより大きい抵
抗値）または溶断されてないか（例えば、短絡または１
００Ωより小さい抵抗）いずれかである。
【０００２】
【従来の技術】電気回路、特に、半導体集積回路に形成
される電気回路の構成においては、非揮発性メモリ要素
は、装置への電力がオフされたときに記憶した情報を保
持するために必要である。非揮発性メモリは、伝統的に
はＲＯＭ、ｅＰＲＯＭ，ｅｅＰＲＯＭであった。ＲＯＭ
は、一般性がない。その理由は、このＲＯＭが、工場で
マスクレベルプログラミングを必要とするからである。
ｅＰＲＯＭまたはｅｅＰＲＯＭから作られたメモリー
は、非常に汎用性があるが、この記憶要素を有するため
には追加の特別なプロセスステップを必要とする。
される電気回路の構成においては、非揮発性メモリ要素
は、装置への電力がオフされたときに記憶した情報を保
持するために必要である。非揮発性メモリは、伝統的に
はＲＯＭ、ｅＰＲＯＭ，ｅｅＰＲＯＭであった。ＲＯＭ
は、一般性がない。その理由は、このＲＯＭが、工場で
マスクレベルプログラミングを必要とするからである。
ｅＰＲＯＭまたはｅｅＰＲＯＭから作られたメモリー
は、非常に汎用性があるが、この記憶要素を有するため
には追加の特別なプロセスステップを必要とする。
【０００３】同様に、最新のＣＭＯＳプロセスにおいて
は、ビットの記憶に使用される電荷が漏洩（トンネル）
するほどゲート酸化物は薄い。フューズは、何ら特別な
処理添加剤を必要としない任意の形式の非揮発性メモリ
である。フューズには２つの形式がある。すなわち、レ
ーザフューズ（通常、パッケージングの前に工場で開放
されるようにレーザによって処理された金属リンク）
と、１度パッケージ内でプログラムをすることができる
（フューズ材料は、金属またはシリサイドポリシリコン
などであってもよいが）ポリフューズと呼ばれる本発明
のために考慮された形式である。
は、ビットの記憶に使用される電荷が漏洩（トンネル）
するほどゲート酸化物は薄い。フューズは、何ら特別な
処理添加剤を必要としない任意の形式の非揮発性メモリ
である。フューズには２つの形式がある。すなわち、レ
ーザフューズ（通常、パッケージングの前に工場で開放
されるようにレーザによって処理された金属リンク）
と、１度パッケージ内でプログラムをすることができる
（フューズ材料は、金属またはシリサイドポリシリコン
などであってもよいが）ポリフューズと呼ばれる本発明
のために考慮された形式である。
【０００４】ポリフューズが使用される用途は、チップ
のＩＤ、冗長な行または列を動作可能にすることによる
大きなＳＲＡＭの修理、またはアナログ−デジタル（Ａ
／Ｄ）変換器およびデジタル−アナログ変換器で使用さ
れる精密要素を作るための抵抗および／またはコンデン
サからの色々な変形処理のトリミングを包含する。例え
ば、フューズは、追加の要素を選択的に接続して、処理
が提供することができるよりもさらなる精密性を必要と
するアナログ回路用の所望出力を生成するために使用し
てもよい。
のＩＤ、冗長な行または列を動作可能にすることによる
大きなＳＲＡＭの修理、またはアナログ−デジタル（Ａ
／Ｄ）変換器およびデジタル−アナログ変換器で使用さ
れる精密要素を作るための抵抗および／またはコンデン
サからの色々な変形処理のトリミングを包含する。例え
ば、フューズは、追加の要素を選択的に接続して、処理
が提供することができるよりもさらなる精密性を必要と
するアナログ回路用の所望出力を生成するために使用し
てもよい。
【０００５】フューズは、パッケージ内でプログラムさ
れるので、トランジスタデコーダが必要とされ、溶融電
流は制限される。その結果、フューズは、一部分だけは
溶断される場合、すなわち開放も短絡もされないことが
ある。この不明確さにより、不定の論理出力が形成され
て回路が役に立たないものとなる（または、すくなくと
も有用性が減る）状況が形成される。
れるので、トランジスタデコーダが必要とされ、溶融電
流は制限される。その結果、フューズは、一部分だけは
溶断される場合、すなわち開放も短絡もされないことが
ある。この不明確さにより、不定の論理出力が形成され
て回路が役に立たないものとなる（または、すくなくと
も有用性が減る）状況が形成される。
【０００６】
【発明が解決しようとする課題】従来技術の電流検出回
路は、設定されたＣＭＯＳプロセスのために低い供給電
圧で電圧、処理および温度の面のいずれかでフューズが
溶断されているかどうかを検出することはできない。そ
の理由は、公知の回路トポロジは、低供給電圧レベルお
よび低電流レベルでは問題があるからである。従来の電
流検出回路は、信号を増大するために抵抗性負荷の共通
ソース増幅器を伴う電流減算器を使用するが、利得は、
供給電圧に比例する。このことは、供給電圧が減少する
と、利得が減少するということを意味する。この特性に
より、これらの回路は、高度ＣＭＯＳプロセス（例え
ば、０．１３μｍまたは０．１０μｍのテクノロジノー
ドのような、または、これを超える高度サブミクロンプ
ロセス）の０．６Ｖ〜２．５Ｖ供給電圧範囲にわたり機
能することができなくなる。
路は、設定されたＣＭＯＳプロセスのために低い供給電
圧で電圧、処理および温度の面のいずれかでフューズが
溶断されているかどうかを検出することはできない。そ
の理由は、公知の回路トポロジは、低供給電圧レベルお
よび低電流レベルでは問題があるからである。従来の電
流検出回路は、信号を増大するために抵抗性負荷の共通
ソース増幅器を伴う電流減算器を使用するが、利得は、
供給電圧に比例する。このことは、供給電圧が減少する
と、利得が減少するということを意味する。この特性に
より、これらの回路は、高度ＣＭＯＳプロセス（例え
ば、０．１３μｍまたは０．１０μｍのテクノロジノー
ドのような、または、これを超える高度サブミクロンプ
ロセス）の０．６Ｖ〜２．５Ｖ供給電圧範囲にわたり機
能することができなくなる。
【０００７】上記にかんがみて、低電源電圧でＣＭＯＳ
プロセスと両立する（たとえば、シリサイドポリシリコ
ン、ドープトポリシリコン、金属）フューズの状態を検
出することができる電圧検出回路が必要である。
プロセスと両立する（たとえば、シリサイドポリシリコ
ン、ドープトポリシリコン、金属）フューズの状態を検
出することができる電圧検出回路が必要である。
【０００８】
【課題を解決するための手段】本発明は、低電源電圧で
ＣＭＯＳプロセスと両立する（例えば、シリサイドポリ
シリコン）フューズの状態を決定する差動電圧検出回路
に関する。この差動電圧検出回路は、低電圧動作をする
ように設計された抵抗ブリッジと差動ラッチ回路に基づ
く差動電圧機構を使用する。その抵抗ブリッジは、１つ
のアームにおける抵抗の変化に非常に鋭敏である。この
差は、１つの回路で検出され、増大（増幅）され、ラッ
チされる。
ＣＭＯＳプロセスと両立する（例えば、シリサイドポリ
シリコン）フューズの状態を決定する差動電圧検出回路
に関する。この差動電圧検出回路は、低電圧動作をする
ように設計された抵抗ブリッジと差動ラッチ回路に基づ
く差動電圧機構を使用する。その抵抗ブリッジは、１つ
のアームにおける抵抗の変化に非常に鋭敏である。この
差は、１つの回路で検出され、増大（増幅）され、ラッ
チされる。
【０００９】１実施例によれば、差動電圧検出回路は、
２つの上方脚と２つの下方脚を備えた抵抗ブリッジを有
し、１方の上方脚は、ＣＭＯＳプロセスと両立するフュ
ーズを備え、他方の上方脚は、ＣＭＯＳプロセスと両立
する抵抗を備え、さらに、各下方脚は、１対の整合スイ
ッチから選ばれたＣＭＯＳプロセスと両立するスイッチ
を有している。この差動電圧検出回路は、さらに、上方
脚と下方脚がともに結合されている２つの脚の間の電圧
を検出するように動作する比較器を有している。この差
動電圧検出回路は、さらに、その電圧差により決定され
る状態を有する電圧をラッチするよう動作するととも
に、抵抗フューズの状態を示すラッチをさらに有してい
る。この差動電圧検出回路は、さらに、ブリッジスイッ
チがオフするのを防止するとともに、フューズ状態情報
がラッチによりラッチされた後まで抵抗ブリッジを通る
電流の流れの停止を防止するように動作する結合要素を
有している。
２つの上方脚と２つの下方脚を備えた抵抗ブリッジを有
し、１方の上方脚は、ＣＭＯＳプロセスと両立するフュ
ーズを備え、他方の上方脚は、ＣＭＯＳプロセスと両立
する抵抗を備え、さらに、各下方脚は、１対の整合スイ
ッチから選ばれたＣＭＯＳプロセスと両立するスイッチ
を有している。この差動電圧検出回路は、さらに、上方
脚と下方脚がともに結合されている２つの脚の間の電圧
を検出するように動作する比較器を有している。この差
動電圧検出回路は、さらに、その電圧差により決定され
る状態を有する電圧をラッチするよう動作するととも
に、抵抗フューズの状態を示すラッチをさらに有してい
る。この差動電圧検出回路は、さらに、ブリッジスイッ
チがオフするのを防止するとともに、フューズ状態情報
がラッチによりラッチされた後まで抵抗ブリッジを通る
電流の流れの停止を防止するように動作する結合要素を
有している。
【００１０】本発明の１態様においては、所望の決定点
において（正帰還による）実質的に無限利得を有する差
動電圧検出回路が実現される。本発明の他の態様におい
ては、非常に効率的な差動電圧検出回路が実現される。
本発明のさらに他の態様においては、低電源電圧におい
てシリサイドポリシリコンフューズの状態を検出するた
めの差動電圧検出回路が実現される。本発明のさらに他
の態様においては、高度ＣＭＯＳプロセスと両立し得る
差動電圧検出回路が実現される。本発明のさらに他の態
様においては、ＣＭＯＳ論理ゲートが動作する全電圧供
給範囲、すべての処理面、および、すべての高度サブミ
クロンプロセスの約−４０℃〜約１２５℃で動作する差
動電圧検出回路が実現される。
において（正帰還による）実質的に無限利得を有する差
動電圧検出回路が実現される。本発明の他の態様におい
ては、非常に効率的な差動電圧検出回路が実現される。
本発明のさらに他の態様においては、低電源電圧におい
てシリサイドポリシリコンフューズの状態を検出するた
めの差動電圧検出回路が実現される。本発明のさらに他
の態様においては、高度ＣＭＯＳプロセスと両立し得る
差動電圧検出回路が実現される。本発明のさらに他の態
様においては、ＣＭＯＳ論理ゲートが動作する全電圧供
給範囲、すべての処理面、および、すべての高度サブミ
クロンプロセスの約−４０℃〜約１２５℃で動作する差
動電圧検出回路が実現される。
【００１１】本発明の他の態様及び特徴並びに本発明の
付随利点の多くは、類似の参照数字が図面にわたり類似
の部材を示す添付図面と関連した次の詳細な説明を考慮
するときにさらによく理解されよう。以下の図面は、特
定の実施例を記載するが、本発明の他の実施例の記載も
以下述べるように考慮される。すべての場合において、
この開示は、代表として本発明の図示の実施例を提供す
るものであって限定を意味するものではない。本発明の
範囲に及び原理の趣旨内に入る数多くの他の変形例およ
び実施例は当業者により考案することができよう。
付随利点の多くは、類似の参照数字が図面にわたり類似
の部材を示す添付図面と関連した次の詳細な説明を考慮
するときにさらによく理解されよう。以下の図面は、特
定の実施例を記載するが、本発明の他の実施例の記載も
以下述べるように考慮される。すべての場合において、
この開示は、代表として本発明の図示の実施例を提供す
るものであって限定を意味するものではない。本発明の
範囲に及び原理の趣旨内に入る数多くの他の変形例およ
び実施例は当業者により考案することができよう。
【００１２】
【実施の態様】図１（ａ）は、基準電流とフューズ電流
の差を検出する従来技術の差動電流検出回路１０を示
す。検出抵抗Ｒｓ１２を流れる電流と、ノード「Ａ」１
４において電流ミラーＭ１−Ｍ２を介してフューズ１３
を流れる電流との差が計算される（すなわち、比較され
る）。フューズ１３が溶断されない場合、その抵抗は、
Ｒｓ１２よりいっそう小さく、ノード「Ａ」１４の値
が、ＶSS近くに引っ張られるようにフューズ１３を流れ
る電流は、さらに大きくなる。ノード「Ａ」１４が２つ
の共通ソース増幅器Ｍ３とＭ４により増大された後に、
ＤＡＴＡＯＵＴ １６は接地電位（ＶSS）か、または、
これに近くなる。
の差を検出する従来技術の差動電流検出回路１０を示
す。検出抵抗Ｒｓ１２を流れる電流と、ノード「Ａ」１
４において電流ミラーＭ１−Ｍ２を介してフューズ１３
を流れる電流との差が計算される（すなわち、比較され
る）。フューズ１３が溶断されない場合、その抵抗は、
Ｒｓ１２よりいっそう小さく、ノード「Ａ」１４の値
が、ＶSS近くに引っ張られるようにフューズ１３を流れ
る電流は、さらに大きくなる。ノード「Ａ」１４が２つ
の共通ソース増幅器Ｍ３とＭ４により増大された後に、
ＤＡＴＡＯＵＴ １６は接地電位（ＶSS）か、または、
これに近くなる。
【００１３】フューズ１３が溶断されると、その抵抗は
Ｒｓ１２よりいっそう大きくなり、そのフューズ１３の
ため電流は非常に小さくなり、ノード「Ａ」１４は中間
供給電圧レベルまでプルアップされ、この中間供給電圧
レベルは、ＶDD近くのＤＡＴＡＯＵＴ１６を得るよう
に、２つの増幅器Ｍ３とＭ４により増大される。図１
（ａ）に示した回路は、非常に正確である。その理由
は、基準電流ＩB１８は、抵抗比ＲB／Ｒｓにより設定さ
れるＩB１８の何らかの比としてＲｓ１２脚に対しミラ
ー効果をうけるからである。この回路１０の問題は、こ
の回路が連続的に直流電力を消費し、余分のバイアス脚
と電流源ＩB１８を必要とするということをである。
Ｒｓ１２よりいっそう大きくなり、そのフューズ１３の
ため電流は非常に小さくなり、ノード「Ａ」１４は中間
供給電圧レベルまでプルアップされ、この中間供給電圧
レベルは、ＶDD近くのＤＡＴＡＯＵＴ１６を得るよう
に、２つの増幅器Ｍ３とＭ４により増大される。図１
（ａ）に示した回路は、非常に正確である。その理由
は、基準電流ＩB１８は、抵抗比ＲB／Ｒｓにより設定さ
れるＩB１８の何らかの比としてＲｓ１２脚に対しミラ
ー効果をうけるからである。この回路１０の問題は、こ
の回路が連続的に直流電力を消費し、余分のバイアス脚
と電流源ＩB１８を必要とするということをである。
【００１４】図１（ｂ）に示した回路１００は、ＰＭＯ
Ｓトランジスタのゲート１０２を信号ＲＥＡＤ（上バ
ー）１０４により制御させることによって余分のバイア
ス脚と電流源１８を除去し、かくして図１（ａ）の回路
を簡略化している。ＲＥＡＤ（上バー）１０４の制御線
が低のとき、セル１００は、フューズ１３の状態を検出
する。これは、ＰＭＯＳトランジスタが「ＯＮ」となっ
て電流を流すからである。ＰＭＯＳトランジスタの状態
は、３極管状態となり、このＰＭＯＳトランジスタの幅
／長さ（Ｗ／Ｌ）の比が大きくされると低い抵抗を有す
る。ＲＥＡＤ（上バー）１０４が高の時、ＰＭＯＳトラ
ンジスタは、「ＯＦＦ」にされ、直流電流は流れること
ができない。
Ｓトランジスタのゲート１０２を信号ＲＥＡＤ（上バ
ー）１０４により制御させることによって余分のバイア
ス脚と電流源１８を除去し、かくして図１（ａ）の回路
を簡略化している。ＲＥＡＤ（上バー）１０４の制御線
が低のとき、セル１００は、フューズ１３の状態を検出
する。これは、ＰＭＯＳトランジスタが「ＯＮ」となっ
て電流を流すからである。ＰＭＯＳトランジスタの状態
は、３極管状態となり、このＰＭＯＳトランジスタの幅
／長さ（Ｗ／Ｌ）の比が大きくされると低い抵抗を有す
る。ＲＥＡＤ（上バー）１０４が高の時、ＰＭＯＳトラ
ンジスタは、「ＯＦＦ」にされ、直流電流は流れること
ができない。
【００１５】このことは、多くの低電力用途において非
常に重要である。ＤＡＴＡＯＵＴ１６におけるフューズ
セル１００の情報は、しかし、ＲＥＡＤ（上バー）１０
４が高の時失われる。従って、Ｄラッチは、フューズセ
ル１００に従って情報を保持するために必要とされる。
図１（ｂ）に示した回路１００は、下方の２．５Ｖモー
ドまで十分によく動作することが本発明者により発見さ
れたが、１．５Ｖと１．２Ｖの高度ＣＭＯＳプロセスに
とっては不十分であるということがわかった。この不十
分な点は、Ｍ１ないしＭ２の電流ミラーの大きなミスマ
ッチと、利得を変化させるＰＭＯＳトランジスタの大き
な出力コンダクタンスの変化と、共通ソースの増幅器Ｍ
３とＭ４が抵抗負荷されるという事実とに大体帰せられ
る。
常に重要である。ＤＡＴＡＯＵＴ１６におけるフューズ
セル１００の情報は、しかし、ＲＥＡＤ（上バー）１０
４が高の時失われる。従って、Ｄラッチは、フューズセ
ル１００に従って情報を保持するために必要とされる。
図１（ｂ）に示した回路１００は、下方の２．５Ｖモー
ドまで十分によく動作することが本発明者により発見さ
れたが、１．５Ｖと１．２Ｖの高度ＣＭＯＳプロセスに
とっては不十分であるということがわかった。この不十
分な点は、Ｍ１ないしＭ２の電流ミラーの大きなミスマ
ッチと、利得を変化させるＰＭＯＳトランジスタの大き
な出力コンダクタンスの変化と、共通ソースの増幅器Ｍ
３とＭ４が抵抗負荷されるという事実とに大体帰せられ
る。
【００１６】電圧利得は、Ａｖ＝ＶDD／Ｖｇｓｔにより
定義される。供給電圧ＶDDは、ある種の高度ＣＭＯＳプ
ロセスの場合には０．６Ｖまで減少されるので、増幅器
Ｍ３とＭ４は、非常に低い利得を有することになる。こ
の利得が低いので、１）フューズが溶断されたか、また
は２）溶断されていないかを決定する決定点は非常に不
明確である。ノード「Ａ」１４は、Ｍ２のゲートへのデ
ルタ電流があまり大きくはないので、低電源電圧ＶDDで
は大きくは振れない。この回路は、非常に多くのフュー
ズが使用される場合のような用途で低電流が要求される
と、特に問題がある。
定義される。供給電圧ＶDDは、ある種の高度ＣＭＯＳプ
ロセスの場合には０．６Ｖまで減少されるので、増幅器
Ｍ３とＭ４は、非常に低い利得を有することになる。こ
の利得が低いので、１）フューズが溶断されたか、また
は２）溶断されていないかを決定する決定点は非常に不
明確である。ノード「Ａ」１４は、Ｍ２のゲートへのデ
ルタ電流があまり大きくはないので、低電源電圧ＶDDで
は大きくは振れない。この回路は、非常に多くのフュー
ズが使用される場合のような用途で低電流が要求される
と、特に問題がある。
【００１７】この低供給電圧ＶDDで、本発明者は、上に
述べた電流検出方法と対照的な電圧検出機構を使用する
ことがよいということを発見した。電圧検出機構を使用
することがよいということを発見した。電圧検出のため
のシングルエンデッド回路は、従来技術において公知で
あり、約７Ｖと１７Ｖとの間の電圧に対して十分に動作
した。これらの従来技術の回路は、しかし、１．５Ｖま
たは１．２ＶのＣＭＯＳ技術では機能しない。１つの従
来技術のシングルエンデッド電圧検出回路２００は、図
２に示してある。
述べた電流検出方法と対照的な電圧検出機構を使用する
ことがよいということを発見した。電圧検出機構を使用
することがよいということを発見した。電圧検出のため
のシングルエンデッド回路は、従来技術において公知で
あり、約７Ｖと１７Ｖとの間の電圧に対して十分に動作
した。これらの従来技術の回路は、しかし、１．５Ｖま
たは１．２ＶのＣＭＯＳ技術では機能しない。１つの従
来技術のシングルエンデッド電圧検出回路２００は、図
２に示してある。
【００１８】図３は、１つの脚がシリサイドポリフュー
ズ３０２を有している抵抗ブリッジ３００を描く略図で
ある。抵抗３０４は全て等しく、フューズ抵抗
（ＲSUSE）３００が別の異なる値を有する場合、ノード
「１」とノード「２」との間にはデルタ電圧３０７が存
在する。もしもＶSS＝０の場合、
ズ３０２を有している抵抗ブリッジ３００を描く略図で
ある。抵抗３０４は全て等しく、フューズ抵抗
（ＲSUSE）３００が別の異なる値を有する場合、ノード
「１」とノード「２」との間にはデルタ電圧３０７が存
在する。もしもＶSS＝０の場合、
【００１９】本発明者は、シリサイドポリフューズ３０
２の抵抗が、溶断されてない場合、約３０Ωないし１０
０Ωの範囲内にあり、そして、溶断された場合には、通
常１ＭΩよりも大きいということを発見したが、抵抗
は、フューズの溶断として依然として検出されなければ
ならないが、約２００ｋオームまで「再成長」すること
ができるということを発見した。抵抗３０４が２０ｋΩ
のような上記極値間のどこかに選ばれると、デルタ電圧
３０７は、フューズ３０２の溶断の場合には０．４０９
ＶDDであり、良好なフューズ３０２の場合には０．４９
５ＶDDであるということが発見された。
２の抵抗が、溶断されてない場合、約３０Ωないし１０
０Ωの範囲内にあり、そして、溶断された場合には、通
常１ＭΩよりも大きいということを発見したが、抵抗
は、フューズの溶断として依然として検出されなければ
ならないが、約２００ｋオームまで「再成長」すること
ができるということを発見した。抵抗３０４が２０ｋΩ
のような上記極値間のどこかに選ばれると、デルタ電圧
３０７は、フューズ３０２の溶断の場合には０．４０９
ＶDDであり、良好なフューズ３０２の場合には０．４９
５ＶDDであるということが発見された。
【００２０】これは、そのデルタの大きさである。デル
タ電圧３０７の符号は、非溶断から溶断へ変化するとい
うことも発見された。この情報は、論理的に符号化され
なければならない情報である。この仕事は、図４に示し
た電圧検出回路４００の中で示した差動増幅器４０２と
ラッチ４００とを使用して達成することができる。ノー
ド「１」と「２」の絶対値は、ＶDDとＶSS供給電圧との
間で変化するが、この共通モードは、増幅器４０２の差
動入力により拒絶され、差動電圧△Ｖのみが増幅され
る。実際の用途の場合は、しかし、直流電流は、フュー
ズ３０２の状態を読む時に流れるだけで、データがラッ
チまたは記憶される時は、電流の非流れ状態に切り替わ
るものとする。
タ電圧３０７の符号は、非溶断から溶断へ変化するとい
うことも発見された。この情報は、論理的に符号化され
なければならない情報である。この仕事は、図４に示し
た電圧検出回路４００の中で示した差動増幅器４０２と
ラッチ４００とを使用して達成することができる。ノー
ド「１」と「２」の絶対値は、ＶDDとＶSS供給電圧との
間で変化するが、この共通モードは、増幅器４０２の差
動入力により拒絶され、差動電圧△Ｖのみが増幅され
る。実際の用途の場合は、しかし、直流電流は、フュー
ズ３０２の状態を読む時に流れるだけで、データがラッ
チまたは記憶される時は、電流の非流れ状態に切り替わ
るものとする。
【００２１】この課題は、図５に示した電圧検出ブリッ
ジ回路５００の場合に示したように直列のＲ３０４に比
較して小さいインピーダンスを有する大きなスイッチ３
０６の使用により達成することができる。ＲＥＡＤ論理
信号５０６が高となると、セル（フューズ）３０２は電
流を流し、回路５００は本明細書で上に記載したように
機能する。しかし、ＲＥＡＤ５０６が低の時、ＮＭＯＳ
装置３０６はオフにされるので電流は流れることができ
ない。
ジ回路５００の場合に示したように直列のＲ３０４に比
較して小さいインピーダンスを有する大きなスイッチ３
０６の使用により達成することができる。ＲＥＡＤ論理
信号５０６が高となると、セル（フューズ）３０２は電
流を流し、回路５００は本明細書で上に記載したように
機能する。しかし、ＲＥＡＤ５０６が低の時、ＮＭＯＳ
装置３０６はオフにされるので電流は流れることができ
ない。
【００２２】回路５００がフューズ３０２の状態を検出
するために、本発明者は、ブリッジ５００の下半分の両
脚５０２、５０４の抵抗が等しいことが重要であるとい
うことを認識したが、これらの抵抗は、ブリッジ５００
の頂き側に存在するＲ３０４に等しい必要はない。３極
管ＮＭＯＳ装置３０６は、従って、「ＯＮ」の時、抵抗
として動作するように使用することができ、データが記
憶されると、電流を停止するために「ＯＦＦ」とするこ
とができる。例えば、図６に示した電圧検出ブリッジ回
路６００が、所望の目標を達成するために使用すること
ができる。１実施例によれば、ＮＭＯＳトランジスタ３
０６は、「ＯＮ」となった時に（ＲＥＡＤ５０６が高の
ときに）、良好な抵抗として動作するように狭い幅と長
いチャネル長を有するように設計されている。
するために、本発明者は、ブリッジ５００の下半分の両
脚５０２、５０４の抵抗が等しいことが重要であるとい
うことを認識したが、これらの抵抗は、ブリッジ５００
の頂き側に存在するＲ３０４に等しい必要はない。３極
管ＮＭＯＳ装置３０６は、従って、「ＯＮ」の時、抵抗
として動作するように使用することができ、データが記
憶されると、電流を停止するために「ＯＦＦ」とするこ
とができる。例えば、図６に示した電圧検出ブリッジ回
路６００が、所望の目標を達成するために使用すること
ができる。１実施例によれば、ＮＭＯＳトランジスタ３
０６は、「ＯＮ」となった時に（ＲＥＡＤ５０６が高の
ときに）、良好な抵抗として動作するように狭い幅と長
いチャネル長を有するように設計されている。
【００２３】ＮＭＯＮトランジスタ３０６どうしは、同
一の電気特性を有するように整合されることがもっとも
好ましい。この特徴により、回路６００を実現するに必
要なウェーハ領域の量が減少される。２つのＮＭＯＳ装
置３０６の大きさを選択することにより、回路６００
は、本明細書で前に記載した回路３００と同じ仕方で適
切に機能するということが理解されよう。なおまた、デ
ルタ電圧３０７を検出する任意の比較器が更に感度良く
なければならず、必要な感度は、良好設計の比較器で容
易に実現することができるということも理解されよう。
一の電気特性を有するように整合されることがもっとも
好ましい。この特徴により、回路６００を実現するに必
要なウェーハ領域の量が減少される。２つのＮＭＯＳ装
置３０６の大きさを選択することにより、回路６００
は、本明細書で前に記載した回路３００と同じ仕方で適
切に機能するということが理解されよう。なおまた、デ
ルタ電圧３０７を検出する任意の比較器が更に感度良く
なければならず、必要な感度は、良好設計の比較器で容
易に実現することができるということも理解されよう。
【００２４】図７は、高利得を有し、データ保持モード
動作の場合にほとんど又は全然電流を使用しない非常に
小さなラッチ７０２を備えた差動電圧検出回路７００を
示す。ラッチ７０２は、比較器の入力対７０４の負荷の
中に埋め込まれているということを理解できる。ＲＥＡ
Ｄ（上バー）１０４が低の時、電流は、ブリッジを流
れ、デルタ電圧３０７は、Ｍ３（７０４）とＭ４（７０
４）の入力ゲートに形成される。ＲＥＡＤ（上バー）１
０４の遷移が高の時、ラッチする比較器トランジスタ７
０４は使用可能となり、再生ラッチ７０２がフリップし
て、そのデータを記憶するまでデルタ電圧３０７を増幅
するよう動作する。インバータ７０８は、ラッチ７０２
がトリップする前に、ブリッジ７０６の電流が流れるの
を停止せず、デルタ電圧３０７を破らないように、緩慢
な下降縁を持つよう要求される。
動作の場合にほとんど又は全然電流を使用しない非常に
小さなラッチ７０２を備えた差動電圧検出回路７００を
示す。ラッチ７０２は、比較器の入力対７０４の負荷の
中に埋め込まれているということを理解できる。ＲＥＡ
Ｄ（上バー）１０４が低の時、電流は、ブリッジを流
れ、デルタ電圧３０７は、Ｍ３（７０４）とＭ４（７０
４）の入力ゲートに形成される。ＲＥＡＤ（上バー）１
０４の遷移が高の時、ラッチする比較器トランジスタ７
０４は使用可能となり、再生ラッチ７０２がフリップし
て、そのデータを記憶するまでデルタ電圧３０７を増幅
するよう動作する。インバータ７０８は、ラッチ７０２
がトリップする前に、ブリッジ７０６の電流が流れるの
を停止せず、デルタ電圧３０７を破らないように、緩慢
な下降縁を持つよう要求される。
【００２５】本発明者は、更に、温度、処理および供給
電圧の範囲のある条件下で差動電圧検出回路７００で起
こり得る競争条件の可能性を認識した。これらの問題
は、図８に示した差動電圧検出回路８００で解決され
る。差動電圧検出回路８００は、トランジスタ３０６が
ＮＯＲゲート８０２によってオフにされる前にデータを
確実にラッチするようにされる。本発明者は、差動電圧
検出回路８００は、本発明の最も好適な実施例であると
考慮している。抵抗３０４は、全てのＣＭＯＳプロセス
において標準的なゲート材料である非シリサイド、ドー
プトポリシリコンより構成されることが特に好ましい。
ＣＭＯＳプロセスで使用される他の好適な材料は、使用
される処理の形式に依存し、Ｎ井戸またはＰ井戸の領域
を形成するドープトシリコンを有する。
電圧の範囲のある条件下で差動電圧検出回路７００で起
こり得る競争条件の可能性を認識した。これらの問題
は、図８に示した差動電圧検出回路８００で解決され
る。差動電圧検出回路８００は、トランジスタ３０６が
ＮＯＲゲート８０２によってオフにされる前にデータを
確実にラッチするようにされる。本発明者は、差動電圧
検出回路８００は、本発明の最も好適な実施例であると
考慮している。抵抗３０４は、全てのＣＭＯＳプロセス
において標準的なゲート材料である非シリサイド、ドー
プトポリシリコンより構成されることが特に好ましい。
ＣＭＯＳプロセスで使用される他の好適な材料は、使用
される処理の形式に依存し、Ｎ井戸またはＰ井戸の領域
を形成するドープトシリコンを有する。
【００２６】図９は、差動電圧検出回路の抵抗ブリッジ
９００であって、この差動電圧検出回路の抵抗ブリッジ
９００は、大電圧遷移がフューズを溶断するために使用
されることにより差動電圧検出回路の抵抗ブリッジ９０
０の下方脚におけるトランジスタ３０６のゲート酸化物
を損傷から保護するように動作する。本発明者は、フュ
ーズ３０２が溶断されると、供給電圧が増大され、図８
に示した比較器トランジスタのＭ３とＭ４の入力ゲート
がゲート酸化物を損傷するほどの十分大きな推移電圧を
経験するということを認識した。フューズ３０２が溶断
されると、ＰＭＯＳ装置９０２は、オフになり、従っ
て、高電圧を任意のゲート酸化物から離隔する。
９００であって、この差動電圧検出回路の抵抗ブリッジ
９００は、大電圧遷移がフューズを溶断するために使用
されることにより差動電圧検出回路の抵抗ブリッジ９０
０の下方脚におけるトランジスタ３０６のゲート酸化物
を損傷から保護するように動作する。本発明者は、フュ
ーズ３０２が溶断されると、供給電圧が増大され、図８
に示した比較器トランジスタのＭ３とＭ４の入力ゲート
がゲート酸化物を損傷するほどの十分大きな推移電圧を
経験するということを認識した。フューズ３０２が溶断
されると、ＰＭＯＳ装置９０２は、オフになり、従っ
て、高電圧を任意のゲート酸化物から離隔する。
【００２７】図１０は、本発明の他の実施例による差動
電圧検出回路の抵抗ブリッジ１０００を示す。当業者
は、差動電圧検出回路８００の抵抗３０４が、必要な抵
抗特性を保持するために狭い幅と長いチャネルを備えた
ＰＭＯＳトランジスタ１００２で置き換えることができ
るということを認識するであろう。上に述べたように、
ポリシリコンまたはＮ井戸シリコンから作られた抵抗３
０４を使用するブリッジの使用の場合と比較すると、抵
抗ブリッジ１０００を使用する差動電圧検出回路の場
合、パラメトリック変化はもちろん更に高くなる。従っ
て、デルタ電圧３０７を検出する比較器／ラッチ７０
２、７０４の設計の場合には更に慎重な注意が払われな
ければならない。
電圧検出回路の抵抗ブリッジ１０００を示す。当業者
は、差動電圧検出回路８００の抵抗３０４が、必要な抵
抗特性を保持するために狭い幅と長いチャネルを備えた
ＰＭＯＳトランジスタ１００２で置き換えることができ
るということを認識するであろう。上に述べたように、
ポリシリコンまたはＮ井戸シリコンから作られた抵抗３
０４を使用するブリッジの使用の場合と比較すると、抵
抗ブリッジ１０００を使用する差動電圧検出回路の場
合、パラメトリック変化はもちろん更に高くなる。従っ
て、デルタ電圧３０７を検出する比較器／ラッチ７０
２、７０４の設計の場合には更に慎重な注意が払われな
ければならない。
【００２８】図１１（ａ）は、本発明の１実施例による
差動電圧検出回路の抵抗ブリッジ１１００を示し、この
抵抗ブリッジ１１００は、その検出アームのインピーダ
ンスの値を低下させる構造１１０２を有している。本発
明者は、与えられた差動電圧検出回路用のフューズの溶
断状態を検出するために工場テストを行うことができる
が、フューズの値に関連した経年特性により差動電圧検
出回路は、時間が経つと故障する可能性が有るというこ
とを発見した。また、現場の作動条件は、工場で完全に
は試験することができない程劣悪な、例えば、低下した
供給電圧または高い温度であってもよい。ＰＭＯＳトラ
ンジスタ１１０４は、ブリッジ１１００の検出アームに
おけるインピーダンス１１０６の値を低下させるために
使用される。構造１１０２の展開は次の如くになろう。
差動電圧検出回路の抵抗ブリッジ１１００を示し、この
抵抗ブリッジ１１００は、その検出アームのインピーダ
ンスの値を低下させる構造１１０２を有している。本発
明者は、与えられた差動電圧検出回路用のフューズの溶
断状態を検出するために工場テストを行うことができる
が、フューズの値に関連した経年特性により差動電圧検
出回路は、時間が経つと故障する可能性が有るというこ
とを発見した。また、現場の作動条件は、工場で完全に
は試験することができない程劣悪な、例えば、低下した
供給電圧または高い温度であってもよい。ＰＭＯＳトラ
ンジスタ１１０４は、ブリッジ１１００の検出アームに
おけるインピーダンス１１０６の値を低下させるために
使用される。構造１１０２の展開は次の如くになろう。
【００２９】すなわち、工場での試験中、ＰＭＯＳ装置
１１０４は、「ＯＦＦ」となり、フューズ３０２は、溶
断されてインピーダンス１１０６に比較して大きな値と
なるということが決定される。このことは、フューズ３
０２の抵抗が、インピーダンス１１０６のそれよりも一
層大きいということを意味する。現場では、ＭＡＲＧＩ
Ｎ信号１１０８が発生されて、これによりＰＭＯＳトラ
ンジスタ１１０４は、更にフューズ３０２の抵抗値から
ずれるようにインピーダンス１１０６の値を減少させ
る。こうして、フューズ３０２の抵抗値は、規定量だけ
「再成長」し、作動電圧検出回路が機能する状態で残る
ことができる。この変形例は、環境条件の変化をカバー
し、回路の連続機能動作を考慮もしている。
１１０４は、「ＯＦＦ」となり、フューズ３０２は、溶
断されてインピーダンス１１０６に比較して大きな値と
なるということが決定される。このことは、フューズ３
０２の抵抗が、インピーダンス１１０６のそれよりも一
層大きいということを意味する。現場では、ＭＡＲＧＩ
Ｎ信号１１０８が発生されて、これによりＰＭＯＳトラ
ンジスタ１１０４は、更にフューズ３０２の抵抗値から
ずれるようにインピーダンス１１０６の値を減少させ
る。こうして、フューズ３０２の抵抗値は、規定量だけ
「再成長」し、作動電圧検出回路が機能する状態で残る
ことができる。この変形例は、環境条件の変化をカバー
し、回路の連続機能動作を考慮もしている。
【００３０】図１１（ｂ）は、本発明の他の実施例によ
る差動電圧検出回路の抵抗ブリッジ１２００を示す。こ
の抵抗ブリッジ１２００は、この検出アームにおけるイ
ンピーダンスの値を低下させる構造１２０２を有してい
る。この抵抗ブリッジ１２００は、ＰＭＯＳ装置１２０
４が、この抵抗ブリッジ１２００の検出アームにおける
インピーダンス設定装置として動作する点を除き、図１
１（ａ）に関して上に記載したブリッジに似た機能を行
う。
る差動電圧検出回路の抵抗ブリッジ１２００を示す。こ
の抵抗ブリッジ１２００は、この検出アームにおけるイ
ンピーダンスの値を低下させる構造１２０２を有してい
る。この抵抗ブリッジ１２００は、ＰＭＯＳ装置１２０
４が、この抵抗ブリッジ１２００の検出アームにおける
インピーダンス設定装置として動作する点を除き、図１
１（ａ）に関して上に記載したブリッジに似た機能を行
う。
【００３１】もちろん、回路は、上方アームのフューズ
および検出抵抗を有するブリッジとして記載されたが、
フューズと検出抵抗が下方アームに存在し、ＰＭＯＳ装
置がブリッジの上方アーム用の整合抵抗として使用され
る場合にも、明らかに、この概念は同じである。ＣＭＯ
Ｓ差動増幅／ラッチは、全てのＮＭＯＳトランジスタを
ＰＭＯＳに変更することにより、または逆に変更するこ
とによって変形される。論理方向も反転される。
および検出抵抗を有するブリッジとして記載されたが、
フューズと検出抵抗が下方アームに存在し、ＰＭＯＳ装
置がブリッジの上方アーム用の整合抵抗として使用され
る場合にも、明らかに、この概念は同じである。ＣＭＯ
Ｓ差動増幅／ラッチは、全てのＮＭＯＳトランジスタを
ＰＭＯＳに変更することにより、または逆に変更するこ
とによって変形される。論理方向も反転される。
【００３２】上記に鑑みて、本発明は、低電源電圧にお
いてＣＭＯＳフューズの状態を検出する検出技術におい
てかなりの進歩を提供するものであるということが理解
できよう。更に、本発明は、データ通信技術の当業者に
対して新規な原理を利用するために必要な情報を提供す
ると共に、必要とされるこのような特殊化した要素を構
成し使用するためにかなり詳細に記載された。上記に鑑
みて、明らかに、本発明は、構成と動作において従来技
術とは大きく異なるものを表現する。本発明の特定実施
例は、詳細にここに記載したが、種々の変形例および置
換例は特許請求の範囲に記載した本発明の主旨および範
囲から決して逸脱せずになし得るということが理解され
るべきである。
いてＣＭＯＳフューズの状態を検出する検出技術におい
てかなりの進歩を提供するものであるということが理解
できよう。更に、本発明は、データ通信技術の当業者に
対して新規な原理を利用するために必要な情報を提供す
ると共に、必要とされるこのような特殊化した要素を構
成し使用するためにかなり詳細に記載された。上記に鑑
みて、明らかに、本発明は、構成と動作において従来技
術とは大きく異なるものを表現する。本発明の特定実施
例は、詳細にここに記載したが、種々の変形例および置
換例は特許請求の範囲に記載した本発明の主旨および範
囲から決して逸脱せずになし得るということが理解され
るべきである。
【００３３】また、ここに使用された図面は、特定の実
施例を明示するが、本発明の他の実施例は、明細書の記
載に述べたように考慮される。全ての場合に、本開示
は、代表としての本発明の例示の実施例を提供するので
あって本発明の制限をするものではない。本発明の範囲
および原理の主旨内に入る数多くの他の変形例および実
施例を当業者は考案することができよう。
施例を明示するが、本発明の他の実施例は、明細書の記
載に述べたように考慮される。全ての場合に、本開示
は、代表としての本発明の例示の実施例を提供するので
あって本発明の制限をするものではない。本発明の範囲
および原理の主旨内に入る数多くの他の変形例および実
施例を当業者は考案することができよう。
【００３４】以上の説明に関してさらに以下の項を開示
する。 （１）溶融される上方脚、抵抗性の上方脚、前記溶融さ
れる上方脚に接続された第１の切り替え下方脚、および
前記抵抗性の上方脚に接続された第２の切り替え下方脚
を備えた抵抗ブリッジと、前記上方脚が前記下方脚と連
結された前記抵抗ブリッジの前記第１と第２の切り替え
下方脚の間の電圧差を検出するよう動作する比較器と、
前記電圧差に関連した電圧状態情報をラッチするように
動作するラッチと、前記電圧状態情報がラッチされるま
で前記抵抗ブリッジの前記切り替え下方脚がオフするの
を防止するよう動作する組み合わせ要素とを備えた差動
電圧検出回路。
する。 （１）溶融される上方脚、抵抗性の上方脚、前記溶融さ
れる上方脚に接続された第１の切り替え下方脚、および
前記抵抗性の上方脚に接続された第２の切り替え下方脚
を備えた抵抗ブリッジと、前記上方脚が前記下方脚と連
結された前記抵抗ブリッジの前記第１と第２の切り替え
下方脚の間の電圧差を検出するよう動作する比較器と、
前記電圧差に関連した電圧状態情報をラッチするように
動作するラッチと、前記電圧状態情報がラッチされるま
で前記抵抗ブリッジの前記切り替え下方脚がオフするの
を防止するよう動作する組み合わせ要素とを備えた差動
電圧検出回路。
【００３５】（２）前記溶融される上方脚がポリシリサ
イドフューズを有する第１項記載の差動電圧検出回路。 （３）前記抵抗性の上方脚は、ＣＭＯＳ処理のドープト
シリコンのＮ井戸を有する第１項記載の差動電圧検出回
路。 （４）前記抵抗性の上方脚は、ＣＭＯＳ処理のドープト
シリコンのＰ井戸を有する第１項記載の差動電圧検出回
路。 （５）前記抵抗性の上方脚は、ポリ−ケイ化物抵抗を有
する第１項記載の差動電圧検出回路。 （６）前記比較器は、読み取り信号に応答して前記電圧
差を検出するよう更に動作する第１項記載の差動電圧検
出回路。
イドフューズを有する第１項記載の差動電圧検出回路。 （３）前記抵抗性の上方脚は、ＣＭＯＳ処理のドープト
シリコンのＮ井戸を有する第１項記載の差動電圧検出回
路。 （４）前記抵抗性の上方脚は、ＣＭＯＳ処理のドープト
シリコンのＰ井戸を有する第１項記載の差動電圧検出回
路。 （５）前記抵抗性の上方脚は、ポリ−ケイ化物抵抗を有
する第１項記載の差動電圧検出回路。 （６）前記比較器は、読み取り信号に応答して前記電圧
差を検出するよう更に動作する第１項記載の差動電圧検
出回路。
【００３６】（７）前記組み合わせ要素は、ＮＯＲゲー
トである第１項記載の差動電圧検出回路。 （８）前記抵抗ブリッジ、比較器、ラッチおよび組み合
わせ要素は、高度サブミクロンＣＭＯＳプロセスと両立
する第１項記載の差動電圧検出回路。 （９）前記抵抗ブリッジの各下方脚は、前記比較器から
高切り替え電圧レベルを絶縁するよう動作する絶縁装置
を更に有する第１項記載の差動電圧検出回路。 （１０）前記抵抗ブリッジの前記抵抗性の上方脚は、Ｃ
ＭＯＳトランジスタのみを有する第１項記載の差動電圧
検出回路。 （１１）前記抵抗ブリッジの前記抵抗性の上方脚は、抵
抗のみを有する第１項記載の差動電圧検出回路。
トである第１項記載の差動電圧検出回路。 （８）前記抵抗ブリッジ、比較器、ラッチおよび組み合
わせ要素は、高度サブミクロンＣＭＯＳプロセスと両立
する第１項記載の差動電圧検出回路。 （９）前記抵抗ブリッジの各下方脚は、前記比較器から
高切り替え電圧レベルを絶縁するよう動作する絶縁装置
を更に有する第１項記載の差動電圧検出回路。 （１０）前記抵抗ブリッジの前記抵抗性の上方脚は、Ｃ
ＭＯＳトランジスタのみを有する第１項記載の差動電圧
検出回路。 （１１）前記抵抗ブリッジの前記抵抗性の上方脚は、抵
抗のみを有する第１項記載の差動電圧検出回路。
【００３７】（１２）前記抵抗ブリッジの前記抵抗性の
上方脚は、制御インピーダンスを有する第１項記載の差
動電圧検出回路。 （１３）前記制御インピーダンスは、マージン信号に応
答して前記抵抗のインピーダンスを変えるように動作す
る抵抗およびＣＭＯＳトランジスタを有する第１２項記
載の差動電圧検出回路。 （１４）前記制御インピーダンスは、抵抗として設定さ
れた第１のＣＭＯＳトランジスタと、マージン信号に応
答して前記第１のＣＭＯＳトランジスタのインピーダン
スを変えるように動作する第２のＣＭＯＳトランジスタ
とを有する第１２項記載の差動電圧検出回路。
上方脚は、制御インピーダンスを有する第１項記載の差
動電圧検出回路。 （１３）前記制御インピーダンスは、マージン信号に応
答して前記抵抗のインピーダンスを変えるように動作す
る抵抗およびＣＭＯＳトランジスタを有する第１２項記
載の差動電圧検出回路。 （１４）前記制御インピーダンスは、抵抗として設定さ
れた第１のＣＭＯＳトランジスタと、マージン信号に応
答して前記第１のＣＭＯＳトランジスタのインピーダン
スを変えるように動作する第２のＣＭＯＳトランジスタ
とを有する第１２項記載の差動電圧検出回路。
【００３８】（１５）１方の上方脚のフューズと、他方
の上方脚の検出要素と、各下方脚のスイッチとを有する
抵抗ブリッジを備え、前期上方脚は共通の供給電圧に接
続され、前記ブリッジは、両前記スイッチ、前記フュー
ズおよび前記検出要素を通して電流を流す両前記スイッ
チに共通なスイッチ入力信号に応答して差動電圧を発生
するよう動作し、前記差動電圧はフューズ状態情報を提
供する極性を有し、前記フューズ状態情報を記憶するよ
う動作するラッチが設けられている、差動電圧検出回
路。
の上方脚の検出要素と、各下方脚のスイッチとを有する
抵抗ブリッジを備え、前期上方脚は共通の供給電圧に接
続され、前記ブリッジは、両前記スイッチ、前記フュー
ズおよび前記検出要素を通して電流を流す両前記スイッ
チに共通なスイッチ入力信号に応答して差動電圧を発生
するよう動作し、前記差動電圧はフューズ状態情報を提
供する極性を有し、前記フューズ状態情報を記憶するよ
う動作するラッチが設けられている、差動電圧検出回
路。
【００３９】（１６）前記差動電圧を検出すると共に、
前記スイッチ入力信号を開始する入力信号に応答して前
記フューズ状態情報を発生するよう動作する比較器を更
に有する第１５項記載の差動電圧検出回路。 （１７）前記抵抗ブリッジ、前記比較器および前記ラッ
チは、高度サブミクロンＣＭＯＳプロセスと両立する供
給電圧で動作可能である第１６項記載の差動電圧検出回
路。 （１８）前記フューズ状態情報がラッチされるまで前記
スイッチ電流を流すよう動作する組み合わせ要素を更に
有する第１６項記載の差動電圧検出回路。 （１９）前記組み合わせ要素は、ＮＯＲゲートである第
１８項記載の差動電圧検出回路。
前記スイッチ入力信号を開始する入力信号に応答して前
記フューズ状態情報を発生するよう動作する比較器を更
に有する第１５項記載の差動電圧検出回路。 （１７）前記抵抗ブリッジ、前記比較器および前記ラッ
チは、高度サブミクロンＣＭＯＳプロセスと両立する供
給電圧で動作可能である第１６項記載の差動電圧検出回
路。 （１８）前記フューズ状態情報がラッチされるまで前記
スイッチ電流を流すよう動作する組み合わせ要素を更に
有する第１６項記載の差動電圧検出回路。 （１９）前記組み合わせ要素は、ＮＯＲゲートである第
１８項記載の差動電圧検出回路。
【００４０】（２０）前記抵抗ブリッジ、前記比較器、
前記ラッチおよび前記組み合わせ要素は、高度サブミク
ロンＣＭＯＳプロセスと両立する供給電圧で動作可能で
ある第１８項記載の差動電圧検出回路。 （２１）前記フューズは、シリサイドポリフューズを有
する第１５項記載の差動電圧検出回路。 （２２）前記検出要素は、シリサイドポリ抵抗を有する
第１５項記載の差動電圧検出回路。 （２３）前記検出要素は、ＣＭＯＳ処理のドープトシリ
コンのＮ井戸を有する第１５項記載の差動電圧検出回
路。
前記ラッチおよび前記組み合わせ要素は、高度サブミク
ロンＣＭＯＳプロセスと両立する供給電圧で動作可能で
ある第１８項記載の差動電圧検出回路。 （２１）前記フューズは、シリサイドポリフューズを有
する第１５項記載の差動電圧検出回路。 （２２）前記検出要素は、シリサイドポリ抵抗を有する
第１５項記載の差動電圧検出回路。 （２３）前記検出要素は、ＣＭＯＳ処理のドープトシリ
コンのＮ井戸を有する第１５項記載の差動電圧検出回
路。
【００４１】（２４）前記検出要素は、ＣＭＯＳ処理の
ドープトシリコンのＰ井戸を有する第１５項記載の差動
電圧検出回路。 （２５）前記抵抗ブリッジの各下方脚は、前記比較器か
ら高切り替え電圧レベルを絶縁するよう動作する絶縁装
置を更に有する第１５項記載の差動電圧検出回路。 （２６）前記抵抗ブリッジの前記抵抗性の上方脚は、Ｃ
ＭＯＳトランジスタのみを有する第１５項記載の差動電
圧検出回路。 （２７）前記抵抗ブリッジの前記抵抗性の上方脚は、抵
抗のみを有する第１５項記載の差動電圧検出回路。
ドープトシリコンのＰ井戸を有する第１５項記載の差動
電圧検出回路。 （２５）前記抵抗ブリッジの各下方脚は、前記比較器か
ら高切り替え電圧レベルを絶縁するよう動作する絶縁装
置を更に有する第１５項記載の差動電圧検出回路。 （２６）前記抵抗ブリッジの前記抵抗性の上方脚は、Ｃ
ＭＯＳトランジスタのみを有する第１５項記載の差動電
圧検出回路。 （２７）前記抵抗ブリッジの前記抵抗性の上方脚は、抵
抗のみを有する第１５項記載の差動電圧検出回路。
【００４２】（２８）前記抵抗ブリッジの前記抵抗性の
上方脚は、制御インピーダンスのみを有する第１項記載
の差動電圧検出回路。 （２９）前記制御インピーダンスは、マージン信号に応
答して前記検出要素のインピーダンスを変えるように動
作する抵抗およびＣＭＯＳトランジスタを有する第２８
項記載の差動電圧検出回路。 （３０）前記制御インピーダンスは、インピーダンス装
置として設定された第１のＣＭＯＳトランジスタと、マ
ージン信号に応答して前記第１のＣＭＯＳトランジスタ
のインピーダンスを変えるように動作する第２のＣＭＯ
Ｓトランジスタとを有する第２８項記載の差動電圧検出
回路。
上方脚は、制御インピーダンスのみを有する第１項記載
の差動電圧検出回路。 （２９）前記制御インピーダンスは、マージン信号に応
答して前記検出要素のインピーダンスを変えるように動
作する抵抗およびＣＭＯＳトランジスタを有する第２８
項記載の差動電圧検出回路。 （３０）前記制御インピーダンスは、インピーダンス装
置として設定された第１のＣＭＯＳトランジスタと、マ
ージン信号に応答して前記第１のＣＭＯＳトランジスタ
のインピーダンスを変えるように動作する第２のＣＭＯ
Ｓトランジスタとを有する第２８項記載の差動電圧検出
回路。
【００４３】（３１）供給電圧に接続された少なくとも
１つの溶融される脚を有する抵抗ブリッジと、前記抵抗
ブリッジと関連する電圧差であってフューズ状態情報を
示す極性を備えた電圧差を検出する手段と、前記フュー
ズ情報をラッチする手段とを有する差動電圧検出回路。 （３２）前記少なくとも１つの溶融される脚がシリサイ
ドポリフューズを有する第３１項記載の差動電圧検出回
路。 （３３）前記抵抗ブリッジは、前記供給電圧に接続され
た検出脚を更に有する第３１項記載の差動電圧検出回
路。
１つの溶融される脚を有する抵抗ブリッジと、前記抵抗
ブリッジと関連する電圧差であってフューズ状態情報を
示す極性を備えた電圧差を検出する手段と、前記フュー
ズ情報をラッチする手段とを有する差動電圧検出回路。 （３２）前記少なくとも１つの溶融される脚がシリサイ
ドポリフューズを有する第３１項記載の差動電圧検出回
路。 （３３）前記抵抗ブリッジは、前記供給電圧に接続され
た検出脚を更に有する第３１項記載の差動電圧検出回
路。
【００４４】（３４）前記検出脚は、シリサイドポリ抵
抗を有する第３３項記載の差動電圧検出回路。 （３５）前記検出脚は、制御インピーダンスを有する第
３３項記載の差動電圧検出回路。 （３６）前記制御インピーダンスは、マージン信号に応
答して前記検出要素のインピーダンスを変えるように動
作する抵抗およびＣＭＯＳトランジスタを有する第３５
項記載の差動電圧検出回路。 （３７）前記制御インピーダンスは、インピーダンス装
置として設定された第１のＣＭＯＳトランジスタと、マ
ージン信号に応答して前記第１のＣＭＯＳトランジスタ
のインピーダンスを変えるように動作する第２のＣＭＯ
Ｓトランジスタとを有する第３５項記載の差動電圧検出
回路。
抗を有する第３３項記載の差動電圧検出回路。 （３５）前記検出脚は、制御インピーダンスを有する第
３３項記載の差動電圧検出回路。 （３６）前記制御インピーダンスは、マージン信号に応
答して前記検出要素のインピーダンスを変えるように動
作する抵抗およびＣＭＯＳトランジスタを有する第３５
項記載の差動電圧検出回路。 （３７）前記制御インピーダンスは、インピーダンス装
置として設定された第１のＣＭＯＳトランジスタと、マ
ージン信号に応答して前記第１のＣＭＯＳトランジスタ
のインピーダンスを変えるように動作する第２のＣＭＯ
Ｓトランジスタとを有する第３５項記載の差動電圧検出
回路。
【００４５】（３８）前記抵抗ブリッジは、共通接地点
に接続された１対のスイッチ要素脚を更に有する第３３
項記載の差動電圧検出回路。 （３９）前記少なくとも１つの溶融される脚は、シリサ
イドポリフューズを有する第３８項記載の差動電圧検出
回路。 （４０）各スイッチ要素の脚は、ＣＭＯＳスイッチを有
し、これらのＣＭＯＳスイッチは、整合するスイッチ特
性を有する第３９項記載の差動電圧検出回路。 （４１）前記抵抗ブリッジの各スイッチ要素は、前記検
出手段から高スイッチ電圧レベルを絶縁するよう動作す
る絶縁要素を更に有する第４０項記載の差動電圧検出回
路。
に接続された１対のスイッチ要素脚を更に有する第３３
項記載の差動電圧検出回路。 （３９）前記少なくとも１つの溶融される脚は、シリサ
イドポリフューズを有する第３８項記載の差動電圧検出
回路。 （４０）各スイッチ要素の脚は、ＣＭＯＳスイッチを有
し、これらのＣＭＯＳスイッチは、整合するスイッチ特
性を有する第３９項記載の差動電圧検出回路。 （４１）前記抵抗ブリッジの各スイッチ要素は、前記検
出手段から高スイッチ電圧レベルを絶縁するよう動作す
る絶縁要素を更に有する第４０項記載の差動電圧検出回
路。
【００４６】（４２）前記検出手段は、電圧比較器を有
する第３１項記載の差動電圧検出回路。 （４３）前記フューズ状態情報がラッチされるまで前記
電圧差を維持するよう動作する組み合わせ要素を更に有
する第３１項記載の差動電圧検出回路。 （４４）前記組み合わせ要素は、ＮＯＲゲートである第
４３項記載の差動電圧検出回路。
する第３１項記載の差動電圧検出回路。 （４３）前記フューズ状態情報がラッチされるまで前記
電圧差を維持するよう動作する組み合わせ要素を更に有
する第３１項記載の差動電圧検出回路。 （４４）前記組み合わせ要素は、ＮＯＲゲートである第
４３項記載の差動電圧検出回路。
【００４７】（４５）（ａ）高度サブミクロンＣＭＯＳ
プロセスと両立する電圧を持つ電圧源を提供するステッ
プと、（ｂ）前記電圧源に接続されて、少なくとも１つ
の脚にフューズを備えた抵抗ブリッジを提供するステッ
プと、（ｃ）前記抵抗ブリッジの２つの脚の間の電圧差
に関連した極性が第１の入力信号に応答してフューズ状
態情報を提供するように前記電圧差を発生するステップ
と、（ｄ）前記フューズ状態情報をラッチするステップ
とを有する、ＣＭＯＳプロセスと両立するフューズ状態
情報を決定する方法。
プロセスと両立する電圧を持つ電圧源を提供するステッ
プと、（ｂ）前記電圧源に接続されて、少なくとも１つ
の脚にフューズを備えた抵抗ブリッジを提供するステッ
プと、（ｃ）前記抵抗ブリッジの２つの脚の間の電圧差
に関連した極性が第１の入力信号に応答してフューズ状
態情報を提供するように前記電圧差を発生するステップ
と、（ｄ）前記フューズ状態情報をラッチするステップ
とを有する、ＣＭＯＳプロセスと両立するフューズ状態
情報を決定する方法。
【００４８】（４６）第２の入力信号に応答して前記電
圧差を検出し、前記フューズ状態情報をラッチする前に
前記電圧差から前記フューズ状態情報を発生するステッ
プを更に有する第４５項記載の方法。 （４７）前記ラッチしたフューズ状態情報を検出し、こ
のラッチしたフューズ状態情報から前記第１の入力信号
を発生するステップを更に有する第４６項記載の方法。 （４８）前記フューズ状態情報のラッチに続いて前期抵
抗ブリッジに電流がもはや流れないように前記第１の入
力信号を除去するステップを更に有する第４７項記載の
方法。 （４９）差動電圧検出回路は、抵抗ブリッジの上方脚に
配置のフューズを有し、残りの上方脚（検出脚）は、抵
抗を使用している。この抵抗は、ドープトポリシリコン
またはポリシリサイド、またはＣＭＯＳプロセスでＮ井
戸またはＰ井戸を形成するドープトシリコンで構成され
ている。下方脚は、各々１対の整合したスイッチのうち
から選択されたスイッチを有している。比較器、ラッチ
および組み合わせ論理回路は、前記抵抗ブリッジの前記
フューズの状態を検出し、前記スイッチが動作して前記
抵抗ブリッジの電流の流れを停止できるようになる前に
前記状態情報をラッチする。前記差動電圧検出回路は、
高度ＣＭＯＳプロセスと両立する低電圧レベルで動作可
能である。
圧差を検出し、前記フューズ状態情報をラッチする前に
前記電圧差から前記フューズ状態情報を発生するステッ
プを更に有する第４５項記載の方法。 （４７）前記ラッチしたフューズ状態情報を検出し、こ
のラッチしたフューズ状態情報から前記第１の入力信号
を発生するステップを更に有する第４６項記載の方法。 （４８）前記フューズ状態情報のラッチに続いて前期抵
抗ブリッジに電流がもはや流れないように前記第１の入
力信号を除去するステップを更に有する第４７項記載の
方法。 （４９）差動電圧検出回路は、抵抗ブリッジの上方脚に
配置のフューズを有し、残りの上方脚（検出脚）は、抵
抗を使用している。この抵抗は、ドープトポリシリコン
またはポリシリサイド、またはＣＭＯＳプロセスでＮ井
戸またはＰ井戸を形成するドープトシリコンで構成され
ている。下方脚は、各々１対の整合したスイッチのうち
から選択されたスイッチを有している。比較器、ラッチ
および組み合わせ論理回路は、前記抵抗ブリッジの前記
フューズの状態を検出し、前記スイッチが動作して前記
抵抗ブリッジの電流の流れを停止できるようになる前に
前記状態情報をラッチする。前記差動電圧検出回路は、
高度ＣＭＯＳプロセスと両立する低電圧レベルで動作可
能である。
【図１】ａは、従来技術で知られた差動電圧検出回路を
示す略図。ｂは、フューズセルが読み取られた後に直流
電流通路を遮断するように変形された図１に示した差動
電圧検出回路。
示す略図。ｂは、フューズセルが読み取られた後に直流
電流通路を遮断するように変形された図１に示した差動
電圧検出回路。
【図２】従来技術のシングルエンデッド電圧検出回路を
示す略図。
示す略図。
【図３】その１方の脚がシリサイドポリフューズを有す
る抵抗ブリッジを示す略図。
る抵抗ブリッジを示す略図。
【図４】本発明の１実施例による、１方の上方脚におけ
るＣＭＯＳ処理と両立する抵抗フューズ、差動増幅器お
よびラッチを備えた抵抗ブリッジを有する差動電圧検出
回路の略図。
るＣＭＯＳ処理と両立する抵抗フューズ、差動増幅器お
よびラッチを備えた抵抗ブリッジを有する差動電圧検出
回路の略図。
【図５】図４に示した差動電圧検出回路で使用するに適
当な本発明の１実施例による抵抗ブリッジの略図。
当な本発明の１実施例による抵抗ブリッジの略図。
【図６】図４に示した差動電圧検出回路で使用するに適
当な本発明のもっとも好適な実施例による抵抗ブリッジ
の略図。
当な本発明のもっとも好適な実施例による抵抗ブリッジ
の略図。
【図７】本発明の１実施例による差動電圧検出回路を示
す略図。
す略図。
【図８】本発明のもっとも好適な実施例による差動電圧
検出回路を示す略図。
検出回路を示す略図。
【図９】本発明の他の実施例による図８に示したブリッ
ジの下方脚のトランジスタのゲート酸化物を損傷から保
護するように動作すると共に図８に示した差動電圧検出
回路で使用するに適した抵抗ブリッジを示す略図。
ジの下方脚のトランジスタのゲート酸化物を損傷から保
護するように動作すると共に図８に示した差動電圧検出
回路で使用するに適した抵抗ブリッジを示す略図。
【図１０】本発明の他の実施例によるブリッジの検出脚
にＰＭＯＳ装置のみを有すると共に図８に示した差動電
圧検出回路で使用するに適した抵抗ブリッジを示す略
図。
にＰＭＯＳ装置のみを有すると共に図８に示した差動電
圧検出回路で使用するに適した抵抗ブリッジを示す略
図。
【図１１】ａは、本発明の他の実施例によるブリッジの
検出脚に抵抗制御構造を有すると共に図８に示した差動
電圧検出回路で使用するに適した抵抗ブリッジを示す略
図。ｂは、本発明の他の実施例によるブリッジの検出脚
に更に別の抵抗制御構造を有すると共に図８に示した差
動電圧検出回路で使用するに適した抵抗ブリッジを示す
略図。
検出脚に抵抗制御構造を有すると共に図８に示した差動
電圧検出回路で使用するに適した抵抗ブリッジを示す略
図。ｂは、本発明の他の実施例によるブリッジの検出脚
に更に別の抵抗制御構造を有すると共に図８に示した差
動電圧検出回路で使用するに適した抵抗ブリッジを示す
略図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ベイハー ハロウン アメリカ合衆国 テキサス、アレン、イー ストン レイン 607 Ｆターム(参考） 2G132 AA08 AD01 AH04 AH07 AK07 AK09 5B003 AA06 AB01 AC01 AC08 AD02 5B015 HH01 HH03 JJ02 KB52 QQ15 5H410 CC02 DD02 EA11 EA35 FF05 LL05 LL11 5L106 AA08 CC04 CC08 CC13 CC17 CC21 CC32 GG05
Claims (2)
- 【請求項１】 溶融される上方脚、抵抗性の上方脚、前
記溶融される上方脚に接続された第１の切り替え下方
脚、および前記抵抗性の上方脚に接続された第２の切り
替え下方脚を備えた抵抗ブリッジと、 前記上方脚が前記下方脚と連結された前記抵抗ブリッジ
の前記第１と第２の切り替え下方脚間の電圧差を検出す
るよう動作する比較器と、 前記電圧差に関連した電圧状態情報をラッチするように
動作するラッチと、 前記電圧状態情報がラッチされるまで前記抵抗ブリッジ
の前記切り替え下方脚がオフするのを防止するよう動作
する組み合わせ要素とを備えた差動電圧検出回路。 - 【請求項２】 ａ）高度サブミクロンＣＭＯＳプロセス
と両立する電圧を持つ電圧源を提供するステップと、 ｂ）前記電圧源に接続されて、少なくとも１つの脚にフ
ューズを備えた抵抗ブリッジを提供するステップと、 ｃ）前記抵抗ブリッジの２つの脚の間の電圧差に関連し
た極性が第１の入力信号に応答してフューズ状態情報を
提供するように前記電圧差を発生するステップと、 ｄ）前記フューズ状態情報をラッチするステップとを有
する、ＣＭＯＳプロセスと両立するフューズ状態情報を
決定する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US680811 | 1991-04-09 | ||
| US09/680,811 US6384664B1 (en) | 2000-10-05 | 2000-10-05 | Differential voltage sense circuit to detect the state of a CMOS process compatible fuses at low power supply voltages |
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| Publication Number | Publication Date |
|---|---|
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| JP2002208296A5 JP2002208296A5 (ja) | 2005-06-23 |
Family
ID=24732610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001309432A Pending JP2002208296A (ja) | 2000-10-05 | 2001-10-05 | 低電源電圧でｃｍｏｓプロセスと両立するフューズの状態を検出する差動電圧検出回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6384664B1 (ja) |
| EP (1) | EP1195771B1 (ja) |
| JP (1) | JP2002208296A (ja) |
| KR (1) | KR100864741B1 (ja) |
| AT (1) | ATE287120T1 (ja) |
| DE (1) | DE60108328T2 (ja) |
| TW (1) | TW563129B (ja) |
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