KR100525914B1 - 파워업 리셋 회로 - Google Patents

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KR100525914B1 KR10-2003-0021064A KR20030021064A KR100525914B1 KR 100525914 B1 KR100525914 B1 KR 100525914B1 KR 20030021064 A KR20030021064 A KR 20030021064A KR 100525914 B1 KR100525914 B1 KR 100525914B1
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Abstract

파워 업 시 제 1 노드를 저 전위로 만들기 위해 제 1 노드와 접지 간에 전류통로를 제공하는 제 1 플래시 메모리 셀; 제 1 노드의 전위에 따라 턴온되어 제 2 노드의 전위를 상승시키기 위한 제 1 수단; 제 2 노드의 전위를 상승시키기 위해 전원과 제 2 노드간에 전류 통로를 제공하는 제 2 플래시 메모리 셀; 제 2 노드의 전위에 따라 제 1 노드의 전위를 상승시키기 위한 제 2 수단; 제 1 노드의 전위에 따라 제 3 노드의 전위를 가변시키기 위한 제 3 수단; 제 3 노드의 전압을 조정하기 위해 제 3 수단과 접지 간에 전류통로를 제공하는 직렬 접속된 다수의 제 3 플래시 메모리 셀들; 제 1 노드의 전위 및 제 3 노드의 전위에 따라 파워 업 리셋트 신호를 생성하는 제 4 수단; 플래시 메모리의 문턱 전압을 검출하고, 그 검출 결과를 출력하는 문턱 전압 확인 회로; 문턱 전압 확인 회로의 출력에 따라 제 1 내지 제 3 플래시 메모리 셀들의 콘트롤 게이트에 공급되는 게이트 전압을 생성하는 문턱 전압 제어회로; 및 제 2 노드의 전위에 따라 제 2 노드의 전위를 설정된 전위로 유지하는 제 5 수단을 포함하여 구성된 것을 특징으로 하는 파워 업 리셋트 회로가 개시된다.

Description

파워업 리셋 회로{Power up reset circuit}
본 발명은 파워 업 리셋 회로에 관한 것으로, 특히 낸드 플래시 스트링 구조를 채용한 파워 업 리셋 회로에 관한 것이다.
반도체 장치의 각 디바이스에 있어서, 각 디바이스에 전원이 공급될 때 그 디바이스의 내부 회로들, 예를 들어 래치 또는 플립 플롭의 초기화를 위해 파업 업 리셋 회로가 사용된다.
이러한 종래의 파워 업 리셋 회로를 도 1 및 도 2를 참조하여 설명하기로 한다.
파워 업 시 Vdd는 도 2에 도시된 바와 같이 서서히 Vcc(예를 들어 3V)로 상승하게 된다. 초기에 노드(bb)의 전위는 트랜지스터(N1)를 통해 상승하게 되지만 노드(bb)와 접지간에 직렬 접속되며, 게이트 단자가 접지에 접속된 네이티브(native) NMOS 트랜지스터(N2 내지 N10)의 전류 통로를 통해 접지로 전류가 빠지게 되어 제로(zero)전위를 유지하게 된다. 그러므로 인버터(I1)의 출력은 상승하게 되어 노드(MN1)의 전위가 상승하게 된다. 노드(MN1)의 전위 상승에 따라 NMOS랜지스터(N11)의 게이트 전위도 서서히 상승하게 되지만, PMOS트랜지스터(P1 및 P2,P5)에 의해 상승되는 노드(cc)의 전위는 완전하게 접지 전위로 내려가지 않으므로 인버터(I2)를 경유한 출력에 의해 NMOS트랜지스터(N12)가 열리게 된다. 그러므로, 인버터(I4)의 출력인 파워 업 바 신호(PURSTb)는 상승하게 된다(도 2의 0~40ns 구간). 노드(MN1)의 전위가 NMOS트랜지스터(N11)를 턴온시킬 수 있을 정도로 상승되면 PMOS트랜지스터(P3) 및 NMOS트랜지스터(N13)가 턴온되는 반면, NMOS트랜지스터(N12)는 턴오프된다. 그러므로 파워 업 바 신호(purstb)는 로우로 떨어진다(도 2의 40~65ns 구간).
한편, 노느(bb)의 전위가 떨어지면 PMOS트랜지스터(P4)가 턴온되어 노드(aa)의 전위는 서서히 상승하게 된다. 또한, 노드(aa)의 전위는 전원(Vdd)과 노드(aa)간에 직렬 접속되고, 게이트 단자가 노드(aa)에 접속되는 네티브 NMOS트랜지스터(N14 내지 N23)에 의해 상승된다. 노드(aa)의 전위가 NMOS트랜지스터(N24)의 문턱 전압 이상으로 올라가면 NMOS트랜지스터(N24)턴온된다. 그러므로 노드(aa)의 전위는 일정하게 유지된다. 노드(aa)의 전위에 따라 전원과 노드(bb)간에 직렬접속되고 게이트가 노드(aa)에 접속되는 PMOS트랜지스터(P5 내지 P10)가 턴온되어 노드(bb)의 전위가 상승하게 된다. 노드(bb)의 전위가 상승되면 노드(MN1)의 전위는 떨어지게되므로 NMOS트랜지터(N12)가 다시 턴온되고 인버터(I4)의 출력, 즉 파워 업 바신호는 하이 상태로 올라가게 된다.
이러한 종래 회로에 있어서, 파워 업 바신호(purstb)는 저항(R)값을 조정하여 세트하므로 온도 및 공정등에 많은 영향을 받게 된다. 또한 네이티브 트랜지스터를 사용하게 되므로 특정노드를 최적화하는 것이 불가능하게 된다.
따라서, 본 발명은 온도등에 영향을 받지 않고 출력값을 자유로히 세트 할 수 있는 파워 업 리셋트 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 파워 업 리셋트 회로는 파워 업 시 제 1 노드를 저 전위로 만들기 위해 제 1 노드와 접지 간에 전류통로를 제공하는 제 1 플래시 메모리 셀; 제 1 노드의 전위에 따라 턴온되어 제 2 노드의 전위를 상승시키기 위한 제 1 수단; 제 2 노드의 전위를 상승시키기 위해 전원과 제 2 노드간에 전류 통로를 제공하는 제 2 플래시 메모리 셀; 제 2 노드의 전위에 따라 제 1 노드의 전위를 상승시키기 위한 제 2 수단; 제 1 노드의 전위에 따라 제 3 노드의 전위를 가변시키기 위한 제 3 수단; 제 3 노드의 전압을 조정하기 위해 제 3 수단과 접지 간에 전류통로를 제공하는 직렬 접속된 다수의 제 3 플래시 메모리 셀들; 제 1 노드의 전위 및 제 3 노드의 전위에 따라 파워 업 리셋트 신호를 생성하는 제 4 수단; 플래시 메모리의 문턱 전압을 검출하고, 그 검출 결과를 출력하는 문턱 전압 확인 회로; 문턱 전압 확인 회로의 출력에 따라 제 1 내지 제 3 플래시 메모리 셀들의 콘트롤 게이트에 공급되는 게이트 전압을 생성하는 문턱 전압 제어회로; 및 제 2 노드의 전위에 따라 제 2 노드의 전위를 설정된 전위로 유지하는 제 5 수단을 포함하여 구성된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 3 은 본 발명에 따른 파워 업 리셋트 회로도로써 도 4를 참조하여 상세히 설명하기로 한다.
파워 업 시 Vdd는 도 4에 도시된 바와 같이 서서히 Vcc(예를 들어 3V)로 상승하게 된다. 초기에 제1 노드(bb)의 전위는 트랜지스터(N1)를 통해 상승하게 되지만 제1 노드(bb)와 접지간에 접속된 플래시 메모리 셀(f1)의 전류 통로를 통해 접지로 전류가 빠지게 되어 제로(zero)전위를 유지하게 된다. 플래시 메모리 셀(f1)은 오버 이레이즈 상태이므로 콘트롤 게이트에 인가되는 게이트 전압에 따라 문턱 전압이 달라지게 된다. 그러므로 인버터(I1)의 출력은 상승하게 되어 노드(MN1)의 전위가 상승하게 된다. 노드(MN1)의 전위 상승에 따라 NMOS트랜지스터(N11)의 게이트 전위도 서서히 상승하게 되지만, PMOS트랜지스터(P1 및 P2, P5)에 의해 상승되는 제3 노드(cc)의 전위는 완전하게 접지 전위로 내려가지 않으므로 인버터(I2)를 경유한 출력에 의해 NMOS트랜지스터(N12)가 턴 온 된다. 그러므로, 인버터(I4)의 출력인 파워 업 바 신호(purstb)는 상승하게 된다(도 2의 0~40ns 구간). 노드(MN1)이 전위가 NMOS트랜지스터(N11)를 턴온시킬 수 있을 정도로 상승되면 PMOS트랜지스터(P3) 및 NMOS트랜지스터(N13)가 턴온되는 반면, NMOS트랜지스터(N12)는 턴오프된다. 그러므로 파워 업 바 신호(PURSTb)는 로우로 떨어진다(도 4의 45~58ns 구간).
한편, 제1 노드(bb)의 전위가 떨어지면 PMOS트랜지스터(P4)가 턴온되어 제2 노드(aa)의 전위는 서서히 상승하게 된다. 또한, 제2 노드(aa)의 전위는 전원과 제2 노드(aa)간에 접속된 플래시 메모리셀(f2)에 의해 상승된다. 플래시 메모리 셀(f2)은 오버 이레이즈 상태이므로 콘트롤 게이트에 인가되는 게이트 전압에 따라 문턱 전압이 달라지게 된다. 제2 노드(aa)의 전위가 NMOS트랜지스터(N24)의 문턱 전압 이상으로 올라가면 NMOS트랜지스터(N24)가 턴온된다. 그러므로 제2 노드(aa)의 전위는 일정하게(즉, 설정된 전위로) 유지된다. 제2 노드(aa)의 전위에 따라 전원(Vdd)과 제1 노드(bb)간에 직렬접속되고 게이트가 제2 노드(aa)에 접속되는 PMOS트랜지스터(P5 내지 P10)가 턴온되어 제1 노드(bb)의 전위가 상승하게 된다. 제1 노드(bb)의 전위가 상승되면 노드(MN1)의 전위는 떨어지게 되므로 NMOS트랜지터(N12)가 다시 턴온되고 인버터(I4)의 출력, 즉 파워 업 바신호는 하이 상태로 올라가게 된다.
또한, 제3 노드(cc)의 전위를 자유로히 세트하기 위해 NMOS트랜지스터(N30)와 NMOS트랜지스터(N31)간에 다수의 플래시 메모리 소자(f3 내지 f10)가 직렬접속된다. 플래시 메모리 셀(f3 내지 f10)은 최초에 오버 이레이즈 상태를 유지하게 되는데, 콘트롤 게이트에 입력되는 게이트 전압에 따라 플래시 메모리 셀에 의해 구동되는 전류량이 변하게 되므로 접지로 흐르는 전류의 양을 조절할 수 있게 된다.
전술한 플래시 메모리 셀(f1 내지 f10)의 문턱 전압은 센스 증폭기 등으로 구성된 문턱 전압 확인 회로(10)에 의해 센싱되며, 센싱 결과는 문턱 전압 제어 회로(20)에 제공된다. 문턱 전압 제어 회로(20)는 펌프 회로를 포함하여 구성되며 문턱 전압 확인 회로(10)의 출력에 따라 플래시 메모리 셀(f1 내지 f10)의 각 콘트롤 게이트에 공급될 게이트 전압을 결정하게 된다.
본 발명의 실시예에서는 플래시 메모리 셀(f3 내지 f10)의 각 콘트롤 게이트를 공동 접속하였지만, 각각의 콘트롤 게이트를 별개로 구성하고 문턱 전압 제어 회로(20)를 이용하여 각각의 콘트롤 게이트에 게이트 전압을 별도로 공급할 수도 있다.
상술한 바와 같이 본 발명에 의하면, 종래의 직렬 접속 구성을 갖는 다수의 네이티브 트랜지스터 대신에 플래시 메모리 셀을 사용하게 되므로 전압 조정이 자유롭고, 또한 직렬 연결된 다수의 플래시 메모리 셀을 이용하여 온도 또는 공정 조건에 관계 없이 파워 업 리셋트 회로의 최적의 조건을 자유로히 세트할 수 있다.
본 발명은 실시예를 중심으로 하여 설명되었으나 당 분야의 통상의 지식을 가진 자라면 이러한 실시예를 이용하여 다양한 형태의 변형 및 변경이 가능하므로 본 발명은 이러한 실시예에 한정되는 것이 아니라 다음의 특허 청구 범위에 의해 한정된다.
도 1 은 종래 기술에 따른 파워 업 리셋 회로도이다.
도 2 는 도 1의 특성을 설명하기 위한 파형도이다.
도 3 은 본 발명에 따른 파워 업 리셋 회로도이다.
도 4 는 도 4의 특성을 설명하기 위한 파형도이다.
* 도면의 주요 부분에 대한 부호의 설명
10: 문턱 전압 확인 회로 20:문턱 전압 제어 회로
f1 내지 f10:플래시 메모리 셀

Claims (3)

  1. 파워 업 시 제 1 노드를 저 전위로 만들기 위해 상기 제 1 노드와 접지 간에 전류통로를 제공하는 제 1 플래시 메모리 셀;
    상기 제 1 노드의 전위에 따라 턴온되어 제 2 노드의 전위를 상승시키기 위한 제 1 수단;
    상기 제 2 노드의 전위를 상승시키기 위해 전원과 상기 제 2 노드간에 전류 통로를 제공하는 제 2 플래시 메모리 셀;
    상기 제 2 노드의 전위에 따라 상기 제 1 노드의 전위를 상승시키기 위한 제 2 수단;
    상기 제 1 노드의 전위에 따라 제 3 노드의 전위를 가변시키기 위한 제 3 수단;
    상기 제 3 노드의 전압을 조정하기 위해 상기 제 3 수단과 접지 간에 전류통로를 제공하는 직렬 접속된 다수의 제 3 플래시 메모리 셀들;
    상기 제 1 노드의 전위 및 상기 제 3 노드의 전위에 따라 파워 업 리셋트 신호를 생성하는 제 4 수단;
    상기 플래시 메모리의 문턱 전압을 검출하고, 그 검출 결과를 출력하는 문턱 전압 확인 회로;
    상기 문턱 전압 확인 회로의 출력에 따라 상기 제 1 내지 제 3 플래시 메모리 셀들의 콘트롤 게이트에 공급되는 게이트 전압을 생성하는 문턱 전압 제어회로; 및
    상기 제 2 노드의 전위에 따라 상기 제 2 노드의 전위를 설정된 전위로 유지하는 제 5 수단을 포함하여 구성된 것을 특징으로 하는 파워 업 리셋트 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 내지 제 3 플래시 메모리 셀들은 오버 이레이즈 상태인 것을 특징으로 하는 파워 업 리셋트 회로.
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