KR0164385B1 - 센스앰프회로 - Google Patents

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KR0164385B1
KR0164385B1 KR1019950012691A KR19950012691A KR0164385B1 KR 0164385 B1 KR0164385 B1 KR 0164385B1 KR 1019950012691 A KR1019950012691 A KR 1019950012691A KR 19950012691 A KR19950012691 A KR 19950012691A KR 0164385 B1 KR0164385 B1 KR 0164385B1
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Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야
메모리의 데이터 비트를 감지증폭하는 센스앰프회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
하나의 센스앰프를 사용하여 다수의 레벨 상태를 순차적으로 감지하며 집적회로의 구현시 차지하는 면적을 작게할 수 있는 페이지 구조의 반도체 메모리 소자에 적합한 감지회로를 제공함에 있다.
3. 발명의 해결방법의 요지
제1 및 제2출력노드(N10,N20)사이에 드레인-소오스통로가 연결되고 등화신호(EQ)를 게이트 단자로 수신하는 등화 트랜지스터(Q9)와, 래치구조를 가지는 차동증폭회로(60)를 포함한다.
4. 발명의 중요한 용도
반도체 메모리 소자의 센스앰프로서 사용된다.

Description

센스앰프회로
제1도는 종래기술로서 엔코드회로를 포함하는 센스앰프의 회로도.
제2도는 본 발명에 따르는 센스앰프의 회로도.
제3도는 제2도의 센스앰프의 동작을 보여주는 입출력 전압레벨의 시간 대 전압파형도.
본 발명은 반도체 메모리장치내의 메모리셀에 저장된 데이터의 전압레벨을 감지증폭하는 센스앰프에 관한 것으로, 특히 2진 데이터 뿐만 아니라 다수상태 데이터를 저장할 수 있는 메모리 셀을 가지는 불휘발성 반도체 메모리에서 사용할 수 있는 광역 입력범위(Wide Input Range)의 특성을 가지는 센스앰프회로에 관한 것이다.
최근에 반도체 메모리장치는 제조기술의 발달과 더불어 다양하게 진보되고 있는데, 이러한 진보중의 하나로서 메모리셀의 고집적화 및 고속동작에 따른 센싱기술이 본 분야에서 꾸준히 연구되어 오고 있다. 비트라인에 접속된 메모리 셀로부터 독출되는 데이터의 전압레벨을 센싱하고 증폭하는 센스앰프는 본 분야에서 다양한 형태로 개시되었다.
기존의 기술로서 널리 알려진 초기의 센스앰프회로는 입력신호의 전압 레벨이 센스앰프 입력초단에 위치한 엔채널트랜지스터의 문턱전압(Threshold Voltatge)의 레벨보다 큰 경우에 대해서만 감지동작을 수행할 수 있으므로, 상기 엔채널트랜지스터의 문턱전압보다 작은 입력신호에 대해서는 감지동작을 할 수 없었다. 또한, 전원전압 레벨에 근접하는 높은 입력신호가 센스앰프의 입력단에 인가될 경우에는 부하트랜지스터(통산적으로 피채널트랜지스터)와 입력트랜지스터(통상적으로 엔채널트랜지스터)가 동시에 많은 전류를 흘려주므로, 하이상태의 출력이 전원전압 레벨까지 얻어지지 않고 전원전압의 70% 내지 80%까지만 얻어졌다. 따라서 센스앰프 입력단에 인가할 수 있는 전압마진이 작다는 문제점이 있었다. 특히, 이러한 종래의 센스앰프를 하나의 메모리셀에 다수의 비트정보를 저장하는 다수상태 메모리 소자에 이용할 경우, 메모리셀의 동작범위는 센스앰프가 감지할 수 있는 입력범위에 의해 제한을 받게 되므로 메모리 셀에 저장된 각각의 상태간의 전압 허용범위가 더욱 작아진다.
이러한 것을 해결하기 위해 종래에는 제1도에서와 같이 각각의 입력범위에 해당하는 센스앰프를 따로 설계하여 다수의 센스앰프를 사용하고 있는데, 이 경우 감지회로가 메모리 소자에서 차지하는 면적이 크기 때문에 집적도가 낮아진다. 이하에서는 본 발명의 이해를 보다 완전히 하고자 도시된 제1도를 참조하여 종래의 기술을 설명한다.
제1도는 하나의 메모리 셀에 다수의 비트 정보를 저장하는 다수상태를 갖는 롬(ROM) 메모리 소자에 이용되고 있는 종래의 회로이다. 센스앰프부(30)를 구성하는 각 센스앰프(31,32,33)의 비반전입력단자(+)에는 각기 다른 레벨을 가지는 기준전압으로서 각각 REF1, REF2, REF3가 인가되며, 반전입력단자(-)에는 메모리셀(10)과 부하회로(20)에 의해 결정된 비트라인 전압(VB)이 공통 입력신호로서 인가된다. 각 센스앰프(31,32,33)는 상기 각각의 기준전압으로써 상기 비트라인 전압을 비교하는 감지동작을 동시에 수행하며, 그 각각의 출력은 게이트 소자(41,42,43,44)로 이루어진 엔코드회로(40)를 거친 다음 입출력단자(50,51)를 통하여 최상위 비트(Most Significant Bit)와 최하위 비트(Least Significant Bit) 데이터로서 각기 출력된다.
상기한 제1도에서와 같이 다수의 센스앰프를 이용한 다수상태 감지회로는 다수의 센스앰프 및 엔코드회로를 구비하고 있으므로, 이를 반도체 집적회로로 단일칩상에 구현할 경우 점유하는 면적이 크게됨을 알 수 있다. 따라서, 이를 각 비트라인 당 또는 수개의 비트라인 당 각각의 감지회로를 요구하는 낸드형 플래시 이이피롬(NAND FLASH EEPROM)등의 페이지(Page)구조를 갖는 불휘발성 반도체 메모리 소자에 적용할 경우에 메모리의 사이즈를 보다 콤팩트하게 설계할 수 없는 문제점이 있다.
따라서 본 발명의 목적은 상기한 종래의 문제점들을 해소할 수 있는 회로를 제공함에 있다.
본 발명의 다른 목적은 데이터 입력신호가 접지와 전원전압 사이의 어떠한 값을 가지고 인가되더라도 감지동작을 수행할 수 있는 센스앰프를 제공하는데 있다.
본 발명의 또다른 목적은 하나의 센스앰프를 사용하여 다수의 레벨 상태를 순차적으로 감지하며 집적회로의 구현시 차지하는 면적을 작게할 수 있는 페이지 구조의 반도체 메모리 소자에 적합한 감지회로를 제공함에 있다.
본 발명의 또 다른 목적은 출력전압의 로우상태는 접지레벨의 근방까지, 하이상태는 전원전압 레벨의 근방까지 얻을 수 있는 센스앰프를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 센스앰프는, 제1 및 제2출력노드와 풀다운노드를 가지며, 상기 제1출력노드와 상기 풀다운노드 사이에 드레인-소오스 통로가 각각 병렬로 접속된 N채널의 제1 및 제2트랜지스터와 P채널의 제1트랜지스터가 접속되고, 상기 제2출력노드와 상기 풀다운노드 사이에 드레인-소오스 통로가 각각 병렬로 접속된 N채널의 제3 및 제4트랜지스터와 P채널의 제2트랜지스터가 접속되고, 상기 N채널의 제1트랜지스터와 상기 P채널의 제2트랜지스터의 게이트들은 기준전압단자와 접속되고, 상기 N채널의 제3트랜지스터와 상기 P채널 제1트랜지스터의 게이트들은 데이터 입력단자와 접속되고, 상기 N채널의 제4트랜지스터의 게이트와 상기 N채널의 제2트랜지스터의 게이트들은 각각 상기 제1 및 제2출력노드와 접속되고, 상기 풀다운 노드와 접지단자 사이에는 인에이블 신호에 응답하는 풀다운 트랜지스터의 드레인-소오스통로가 접속되고, 전원공급단자와 제1 및 제2출력노오드 사이에는 P채널의 제3 및 제4트랜지스터가 각각 접속되고 이들의 게이트들은 각각 상기 제2 및 제1출력노드와 접속됨을 특징으로 한다. 또한, 상기 제1출력노드와 상기 제2출력노드 사이에는 드레인-소오스 통로가 접속되고 등화신호에 응답하는 P채널의 등화 트랜지스터가 접속가능하며, 다수 레벨 메모리 소자에 센스 앰프를 채용할 시 상기 기준전압단자에는 상기 데이터 입력단자에 인가되는 전압레벨의 설정범위에 대응되는 전압이 단계별로 제공될 수 있다.
이하에서는 본 발명의 바람직한 일 실시예에 따른 센스앰프회로의 구조가 첨부된 도면과 함께 설명될 것이다. 다음의 설명에서, 그러한 구성에 대한 상세한 항목들이 본 발명의 보다 철저한 이해를 제공하기 위해 자세하게 설명된다. 그러나, 당해 기술분야에 숙련된 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 실시될 수 있다는 것이 명백할 것이다. 또한, 잘 알려진 트랜지스터의 특징 및 기능들과 그이 제조과정은 본 발명을 모호하지 않게 하기 위해 상세히 설명하지 않는다. 또한, 설명에서 나타나는 동일 참조번호는 가능한한 어느곳에서든지 동일소자 또는 동일 신호를 가리키고 있다.
본 명세서내에 사용되는 센스 앰프라는 용어는 반도체 메모리 소자내의 메모리셀의 데이터 출력라인에 제공되는 전압레벨을 센싱하고 설정된 증폭율로 증폭하여 출력버퍼에 인가하는 기능을 가지는 전자적 소자이므로 그때 마다의 편의적인 표현을 위해 감지 회로 또는 센스 앰프회로라는 용어와 혼용된다. 또한, 풀다운 노드는 풀다운 트랜지스터의 드레인-소오스 통로의 도통에 의해 노드전압의 레벨이 접지레벨과 실질적으로 동일하게 되는 노드를 가리킨다.
이하 본 발명에 따른 센스앰프의 일예를 도시된 제2도 및 제3도를 참조하여 설명한다. 제2도는 EEPROM(Electrically Erasable Programmable Read Only Memory)에서 사용될 수 있는 센스앰프의 회로로서, 제1 및 제2출력노드(N10,N20)사이에 드레인-소오스통로가 연결되고 등화신호(EQ)를 게이트 단자로 수신하는 등화 트랜지스터(Q9)와, 래치구조를 가지는 차동증폭회로(60)로 구성된다.
상기 차동증폭회로(60)는 제1 및 제2출력노드(N10,N20)와 풀다운노드(N30)를 가지며, 상기 제1출력노드(N10)와 상기 풀다운노드(N30) 사이에 드레인-소오스 통로가 각각 병렬로 접속된 N채널의 제1 및 제2트랜지스터(Q1,Q5)와 P채널의 제1트랜지스터(Q3)가 접속되고, 상기 제2출력노드(N20)와 상기 풀다운노드(N30) 사이에 드레인-소오스 통로가 각각 병렬로 접속된 N채널의 제3 및 제4트랜지스터(Q4,Q6)와 P채널의 제2트랜지스터(Q2)가 접속되고, 상기 N채널의 제1트랜지스터(Q1)와 상기 P채널의 제2트랜지스터(Q2)의 게이트들은 기준전압단자(REF)와 접속되고, 상기 N채널의 제3트랜지스터(Q4)와 상기 P채널 제1트랜지스터(Q3)의 게이트들은 데이터 입력단자(DATA)와 접속되고, 상기 N채널의 제4트랜지스터(Q6)의 게이트와 상기 N채널의 제2트랜지스터(Q5)의 게이트들은 각각 상기 제1 및 제2출력노드(N10,N20)와 접속되고, 상기 풀다운 노드(N30)와 접지단자(GND) 사이에는 인에이블 신호(EN)에 응답하는 풀다ㄴ운 트랜지스터(Q10)의 드레인 소오스 통로가 접속되고, 전원공급단자(Vcc)와 제1 및 제2출력노드(N10,N20)사이에는 P채널의 제3 및 제4트랜지스터(Q7,Q8)가 각각 접속되고 이들의 게이트들은 각각 상기 제2 및 제1출력노드(N20,N10)와 접속된다.
제3도는 제2도의 센스앰프의 동작을 보여주는 입출력 전압레벨의 시간대 전압 파형도로서, 3가지의 경우로 인가되는 기준전압 및 데이터 입력에 대한 출력특성을 각기 3a,3b,3c로서 나타내었다.
이하에서는 본 발명에 따른 센스앰프의 동작이 제2도와 제3도를 참조하여 설명될 것이다.
제2도를 참조하면, 엔채널 트랜지스터(Q1)의 게이트는 피채널 트랜지스터(Q2)의 게이트와 함께 기준전압 단자(REF)에 연결되고, 엔채널 트랜지스터(Q4)의 게이트는 피채널 트랜지스터(Q3)의 게이트와 함께 데이터 입력단자(DATA)에 연결되어 있으므로, 본 발명의 실시예에서는 전원전압(Vcc)의 전압이나 접지상태(GND)근방의 전압이 상기 데이터 입력단자로 입력되더라도 감지(센싱)동작이 가능하게 됨을 알 수 있다. 상기 차동증폭기(60)의 감지동작은 하이상태로 가는 인에이블신호(EN)에 의해 활성화 된다.
예를들어, 상기 차동증폭기(60)내에 있는 엔채널 트랜지스터(Q1,Q4)의 문턱전압을 Vth(n)이라 하고, 기준전압V(REF)과 입력데이터 전압V(DATA) 그리고 Vth(n)사이의 전압관계가 Vth(n)V(REF)V(DATA)와 같고, 피채널 트랜지스터(Q2,Q3)가 온으로 될정도의 낮은전압이 입력단자에 가해지면 PMOS(Q2,Q3) 및 NMOS(Q1,Q4)가 모두 입력 트랜지스터로서 동작한다. 이때의 회로동작을 설명한다. 엔채널 트랜지스터(Q10)가 인에이블신호(EN)에 의해 온상태를 유지하는 동안에, 엔채널 트랜지스터 Q1과 Q4 및 피채널 트랜지스터 Q2와 Q3의 드레인-소오스 통로가 각기 도통되어 각기 전류를 상기 풀다운노드로 통과시키는 정도에 따라 상기 제1, 2출력노드(N10,20)의 출력상태는 결정된다. 따라서, 이 경우에는 상기 엔채널 트랜지스터 Q1 보다 엔채널 트랜지스터 Q4가 더 많은 전류를 흘려주고, PMOS Q3보다 Q2가 더 많은 전류를 흘려주므로, 제2출력단자의 출력전압은 제1출력단자의 출력 전압 OUTPUT과 비교할 때 훨씬 낮은 전압상태를 유지함을 알 수 있다. 따라서, 상기 전압단자의 전압상태가 낮아지면 엔채널 트랜지스터(Q5)는 전류 차단상태로 가게되며, 피채널 트랜지스터(Q7)는 피채널트랜지스터(Q8)보다 훨씬 더 많은 전류를 흘러주게 되어 OUTPUT단자 전압을 전원전압 상태까지 높여준다. 상기 OUTPUT단자의 전압상태가 높아질수록 엔채널 트랜지스터(Q6)는 더 많은 전류를 흘려서 엔채널 트랜지스터(Q4)와 함께단자의 전압상태를 접지레벨로 완전히 낮추게 된다. 제3도의 3b도는 상기한 경우에 대응하여 엔채널 트랜지스터의 문턱전압보다는 크고 전원 전압레벨보다는 작은 중간 레벨의 입력이 각기 기준전압 및 입력 데이터 전압으로서 인가된 경우에 출력되는 전압의 상태들을 보여준다. 또한 제3c도는 전원전압 근처의 높은 입력레벨이 각기 인가된 경우의 결과를 보여주고 있다. 이때 PMOS 트랜지스터 Q2, Q3는 오프 상태가 되며 엔채널 모오스 트랜지스터(Q1,Q4)가 입력 트랜지스터로서 동작 된다. 각각의 경우에 하이상태의 출력전압은 전원전압 레벨에 근접(전원전압이 3.3볼트인 경우에 약 3.25볼트로 나타남)하고, 로우상태의 출력전압은 모두 접지 레벨로 얻어져 거의 완전한 시모스(CMOS) 레벨의 출력을 보여주고 있다.
그리고, 기준전압 V(REF)과 입력데이터 전압V(DATA) 그리고 Vth(n)사이의 관계가 V(REF)V(DATA)Vth(n)와 같을때의 회로 동작은 다음과 같다. 엔채널 트랜지스터(Q10)가 인에이블신호(EN)에 의하여 온상태가 되면 엔채널 트랜지스터(Q1,Q4)는 입력신호가 인가되어도 전류차단상태에 있고 피채널 트랜지스터(Q2)가 피채널 트랜지스터(Q3)보다 더 많은 전류를 흘려주게 되므로,단자전압의 상태가 OUTPUT단자전압에 비하여 훨씬 낮은 전압상태를 유지하게 된다.단자의 전압상태가 낮아지면 엔채널 트랜지스터(Q5)는 전류차단 상태가 되며, 피채널 트랜지스터(Q7)은 피채널 트랜지스터(Q8)보다 훨씬 더 많은 전류를 흘러주게 되어 OUTPUT단자 전압을 전원전압상태까지 높여주며, OUTPUT단자의 전압상태가 높아질 수록 엔채널 트랜지스터(Q6)는 더 많은 전류를 흘러주어단자전압 상태를 접지레벨로 낮춘다. 상기 엔채널 트랜지스터(Q6,Q6)를 가짐에 의해, 입력 데이터전압이 전원전압 근방의 레벨로서 인가되더라도 OUTPUT단자 전압에는 드레쉬홀드 전압에 대한 강하가 거의 없게된다.
제3도의 제3a도는 상기의 경우에 대응하여 얻어진 컴퓨터 시뮬레이션 결과에 대한 입출력 파형이다. 제3a도에서도 마찬가지로, 접지레벨에 가까운 낮은 입력전압이 센스앰프의 데이터 입력단에 인가되었을때 얻어지는 하이상태의 출력전압은 전원전압 레벨에 근접하고, 로우상태의 출력전압은 모두 접지 레벨로 얻어짐을 알 수 있다.
엔채널 트랜지스터(Q1,Q4)의 문턱전압보다 낮은 입력전압이 인가될때, OUTPUT단자 전압이나단자전압이 로우상태에서 하이상태로 바뀌는 경우에는 엔채널 트랜지스터(Q5) 또는 엔채널 트랜지스터(Q6)가 없어도 전원전압 근처의 높은 전압레벨을 얻을 수 있지만, OUTPUT이나단자전압이 하이상태에서 로우상태로 바뀔 경우에는 엔채널 트랜지스터(Q5) 또는 엔채널 트랜지스터(Q6)가 없으면, 엔채널 트랜지스터(Q1)과 엔채널 트랜지스터(Q4)가 전류차단상태이고, 피채널 트랜지스터(Q2)와 피채널 트랜지스터(Q3)만이 전류를 흘리게 되므로 OUTPUT이나단자전압이 접지레벨까지 낮아지지 않고 │피채널 트랜지스터(Q3)의 문턱전압│+입력데이터전압V(DATA) 또는 │피채널 트랜지스터(Q2)의 문턱전압│+기준전압(V(REF)) 레벨까지만 낮아지므로, 로우상태의 출력전압을 접지레벨로 낮추기 위해서는 OUTPUT이나단자전압을 접지레벨까지 낮출 수 있는 엔채널 트랜지스터(Q5)와 엔채널 트랜지스터(Q6)가 필요하다.
상기한 두가지 이외의 신호가 인가된 경우에도 OUTPUT-Q8--Q5 또는-Q7-OUTPUT-Q6의 피이드백 루프가 형성되는데 이때 피채널 트랜지스터(Q7)와 피채널 트랜지스터(Q8)는 일반적인 랫치형 차동증폭기의 동작과 마찬가지로 OUTPUT과중 한쪽 단자의 상태를 전원전압 상태로 끌어 올리는 역할을 하게되며, 엔채널 트랜지스터(Q5)와 엔채널 트랜지스터(Q6)는 엔채널 트랜지스터(Q1)과 엔채널 트랜지스터(Q4)와 함께 OUTPUT과중 한쪽 단자의 상태를 접지상태로 끌어내리는 작용을 한다. 따라서 OUTPUT단자와단자의 출력전압 상태를 접지레벨과 전원전압 레벨을 얻게되며, 이렇게 얻어진 CMOS(Complementary metal Oxide Semiconductor)레벨 출력은 차동증폭기의 출력단에 연결된 회로의 입력단이 로직하이(Logic High) 또는 로직로우(Logic Low) 입력전압 상태에 민감한 반응을 보이지 않게 되어, 전원전압이 변화하는 경우에도 충분한 감지허용범위(Sensing Margin)를 확보하게 된다. 본 발명의 동작에 따른 검증결과에서, 실제의 센싱마진은 수 밀리볼트단위로서 확인되었다.
피채널 트랜지스터(Q9)는 등화회로(Equalizer)의 기능을 수행하며 게이트를 통해 등화신호(EQ)를 받아들이고, 소오스는단자와 연결되고 드레인은 OUTPUT 단자에 연결되어 있다. 등화신호(EQ)가 로우일때 OUTPUT 단자와단자의 전압레벨이 같도록 하여 감지속도를 빠르게 한다. 즉, 피채널 트랜지스터(Q9)가 없는 경우에, 처음에 감지한 OUTPUT 전압이 전원전압 상태이고 다음에 감지결과 접지상태가 될때의 상태변화 시간이 오래 걸리지만, 피채널 트랜지스터(Q9)가 있는 경우에는 피채널 트랜지스터(Q9)가 OUTPUT 전압과전압의 상태를 접지와 전원전압의 중간 상태로 만들어 주기 때문에 로우상태에서 하이 상태로 바뀔때나 하이상태에서 로우상태로 바뀔때 감지속도가 빨라지게 되는 것이다.
상술한 바와같은 본 발명에 의한 센스 앰프 회로를 다수상태 감지 기억소자에 적용시키면 감지회로의 입력범위가 충분히 크기 때문에, 종래에는 필요했던 각 기준전압 상태에 해당하는 센스앰프를 따로 구성할 필요가 없으며, 하나의 센스앰프만을 이용하여 메모리 셀에 저장되어 잇는 다수상태의 정보를 순차적으로 감지할 수 있다. 또한, 상기와 같이 구성된 센스앰프는 집적회로의 구현시 차지하는 면적을 작게할 수 있는 효과가 있다.
더구나, 본 발명에 의한 센스 앰프회로는 하나의 메모리 셀에 2개 이상의 비트정보를 저장하는 다수상태 플래쉬 메모리소자에도 적용이 가능함은 물론이다.
상기한 본 발명은 도면을 중심으로 예를들어 설명되고 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (4)

  1. 반도체 메모리장치에 적합한 센스앰프에 있어서; 제1 및 제2출력노드와 풀다운노드를 가지며, 상기 제1출력노드와 상기 풀다운노드 사이에 드레인-소오스 통로가 각각 병렬로 접속된 N채널의 제1 및 제2트랜지스터와 P채널의 제1트랜지스터가 접속되고, 상기 제2출력노드와 상기 풀다운노드 사이에 드레인-소오스 통로가 각각 병렬로 접속된 N채널의 제3 및 제4트랜지스터와 P채널의 제2트랜지스터가 접속되고, 상기 N채널의 제1트랜지스터와 상기 P채널의 제2트랜지스터의 게이트들은 기준전압단자와 접속되고, 상기 N채널의 제3트랜지스터와 상기 P채널 제1트랜지스터의 게이트들은 데이터 입력단자와 접속되고, 상기 N채널의 제4트랜지스터의 게이트와 상기 N채널의 제2트랜지스터의 게이트들은 각각 상기 제1 및 제2출력노드와 접속되고, 상기 풀다운 노드와 접지단자 사이에는 인에이블 신호에 응답하는 풀다운 트랜지스터의 드레인-소오스통로가 접속되고, 전원공급단자와 제1 및 제2출력노오드 사이에는 P채널의 제3 및 제4트랜지스터가 각각 접속되고 이들의 게이트들은 각각 상기 제2 및 제1출력노드와 접속됨을 특징으로 하는 센스앰프.
  2. 제1항에 있어서, 상기 제1출력노드와 상기 제2출력노드 사이에 드레인-소오스 통로가 접속되고 등화신호에 응답하는 P채널의 등화 트랜지스터를 더 구비함을 특징으로 하는 센스앰프.
  3. 제1항에 있어서, 상기 기준전압단자에는 상기 데이터 입력단자에 인가되는 전압레벨의 설정범위에 대응되는 전압이 제공되는 것을 특징으로 하는 센스앰프.
  4. 제3항에 있어서, 상기 대응되는 전압은 적어도 3단계이상의 설정범위로 구분되어 인가되어 다수상태 메모리에 적용되는 것을 특징으로 하는 센스앰프.
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